專利名稱:半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種半導(dǎo)體器件及其制造方法,特別地涉及具有溝槽型元件隔離結(jié)構(gòu)的半導(dǎo)體器件及其制造方法。
背景技術(shù):
在半導(dǎo)體集成電路中,為了在工作時元件間不存在電氣干擾而在各個元件完全獨立的狀態(tài)下進(jìn)行控制,就必須形成具有元件隔離區(qū)域的元件隔離結(jié)構(gòu)。形成這種元件隔離區(qū)域的方法之一,眾所周知有溝槽隔離法,并正在考慮各種改進(jìn)方法。
溝槽隔離法是在基板上形成溝槽并在該溝槽內(nèi)部填充絕緣物的方法,由于幾乎不會發(fā)生鳥嘴狀,故可以說是微細(xì)化半導(dǎo)體集成電路方面不可缺少的元件隔離方法。另一方面,指明了隨著元件的微細(xì)化,隔著填埋的氧化膜,鄰接的元件的電位對其它的節(jié)點會造成影響。因此,作為對應(yīng)于此的方法,提出了在溝槽內(nèi)填埋導(dǎo)電膜。
在此,使用圖39~圖44,說明現(xiàn)有的在溝槽內(nèi)填埋導(dǎo)電膜的半導(dǎo)體器件及其制造方法。如圖39、圖40所示,在現(xiàn)有的半導(dǎo)體器件中,在形成于半導(dǎo)體基板101內(nèi)的溝槽102內(nèi),隔著氧化硅膜103填充有多晶硅膜104。在溝槽102內(nèi)的多晶硅膜104上形成覆蓋氧化膜111。此外,在元件有源區(qū)中,隔著柵極絕緣膜106形成柵電極107,隔著該柵電極107之下的溝道區(qū)域形成源漏擴(kuò)散層108。此外,在柵電極107的側(cè)面上,形成側(cè)墻115。
接著,說明現(xiàn)有的半導(dǎo)體器件的制造方法。首先,在半導(dǎo)體基板101上按此順序形成氧化硅膜109、氮化硅膜110。接著,以使用照相制版技術(shù)及干法蝕刻技術(shù)形成的照相制版圖形為掩膜,依次構(gòu)圖氮化硅膜110、氧化硅膜109,如圖40所示,在半導(dǎo)體基板101上形成溝槽102。
接著,在形成溝槽102后,通過進(jìn)行該溝槽102的內(nèi)壁表面的熱氧化來去除該溝槽102的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖41所示,在溝槽102的內(nèi)壁上形成氧化硅膜103,并且利用CVD(化學(xué)汽相淀積,chemicalvapor deposition)法在半導(dǎo)體基板101的整個表面上淀積摻雜了磷的氧化硅膜104。接著,通過各向異性蝕刻,如圖42所示,去除氮化硅膜110上及溝槽102內(nèi)的一部分多晶硅膜104。
然后,通過執(zhí)行氧化熱處理,將溝槽102內(nèi)的多晶硅104氧化,如圖43所示,形成覆蓋氧化膜111。接著,去除氮化硅膜110,并且去除氧化硅膜109,由此,如圖44所示,完成溝槽型元件隔離。此后,按照公知的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管,Metal Oxide Semiconductor Field EffectTransistor)的形成工序,利用離子注入法,形成阱區(qū)、溝道截止區(qū)、用于控制閾值電壓的溝道雜質(zhì)層。然后,在半導(dǎo)體基板101上,形成柵極絕緣膜106,在該柵極絕緣膜106上形成柵電極107。然后,利用離子注入法,形成源漏擴(kuò)散層108,并且形成側(cè)墻115,由此完成圖39所示的半導(dǎo)體器件。
專利文獻(xiàn)1特開平6-232248號公報專利文獻(xiàn)2特開2001-148418號公報但是,根據(jù)上述現(xiàn)有技術(shù),為了避免填充到半導(dǎo)體基板101內(nèi)的多晶硅膜104和柵電極107的短路,而對多晶硅膜104的表面進(jìn)行氧化處理以形成覆蓋氧化膜111。在該氧化處理中,不僅對多晶硅膜104的表面氧化,還向橫方向即與半導(dǎo)體基板101的面內(nèi)方向近似平行的方向進(jìn)行氧化,半導(dǎo)體基板101也會被氧化。向此半導(dǎo)體基板101的橫方向的氧化,就會成為所謂的鳥嘴,使元件的有源區(qū)減少,引起接觸和有源區(qū)的接觸邊界的下降,并降低晶體管的驅(qū)動能力。
此外,氧化處理會引起半導(dǎo)體基板101、多晶硅膜104的體積變化,在半導(dǎo)體基板101及多晶硅膜104中將產(chǎn)生應(yīng)力。此應(yīng)力的產(chǎn)生會引起晶格缺陷的產(chǎn)生,或因帶隙的變化引起結(jié)漏電電流的產(chǎn)生,導(dǎo)致元件的制造成品率下降。
而且,在現(xiàn)有技術(shù)中,在溝槽102的溝槽寬度較寬的區(qū)域中,在多晶硅膜104的各向異性蝕刻時,溝槽底部的多晶硅膜104也會被去除。其結(jié)果,在后工序的氧化處理時,就會在其形狀上反映出來,產(chǎn)生臺階。此臺階在形成后面的柵電極時會導(dǎo)致蝕刻殘渣的發(fā)生,并降低制造成品率。為了避免這些缺點,就需要一種沒有形成較寬的溝槽寬度的溝槽的布圖,導(dǎo)致布圖受到限制。
此外,電位固定導(dǎo)電膜的情況下,需要通過接觸與布線層連接,雖然溝槽102需要較寬溝槽寬度的區(qū)域,但根據(jù)上述理由,就難于形成具有較寬溝槽寬度的溝槽。此外,溝槽寬度較寬的區(qū)域,僅溝槽內(nèi)的側(cè)壁殘存著多晶硅膜104,通過此后的氧化處理,還從多晶硅膜104側(cè)壁引起氧化,存在多晶硅膜104變薄、消失這樣的問題。
此外,作為元件隔離法,例如,在組合場氧化膜和元件隔離溝的元件隔離方法等中,有在溝內(nèi)填埋多晶硅的結(jié)構(gòu)(例如,參照專利文獻(xiàn)1)。但是,由于這種半導(dǎo)體器件組合了場氧化膜,所以就不能取向于微細(xì)化,不能用于提高了集成度的現(xiàn)有半導(dǎo)體集成電路。此外,覆蓋層的氧化引起的體積膨脹會引起晶格缺陷,具有與上述相同的課題。此外,還存在需要形成、去除用于防止鳥嘴擴(kuò)大的氧化硅膜并因工序增加而增加成本的問題。
此外,作為使用了溝槽隔離法的現(xiàn)有的半導(dǎo)體器件,具備溝槽隔離結(jié)構(gòu),該溝槽隔離結(jié)構(gòu)具有例如在半導(dǎo)體基板的表面內(nèi)配設(shè)的溝槽;配設(shè)在此溝槽內(nèi)的、在比源漏層的最深部還要深的位置處具有最上部的導(dǎo)體;配設(shè)在導(dǎo)體的側(cè)面和溝槽之間的絕緣膜;和在導(dǎo)體的上部處填埋溝槽的絕緣物(例如,參照專利文獻(xiàn)2)。但是,在這種半導(dǎo)體器件中,由于在溝槽的側(cè)壁部,導(dǎo)體的上端位于高濃度的源漏區(qū)域下端的更下端,不能充分抑制高濃度區(qū)域之間的電位的干擾。此外,完全沒有涉及在溝槽寬度較寬的元件隔離區(qū)域處導(dǎo)體變薄、消失的問題。
發(fā)明內(nèi)容
鑒于上述內(nèi)容而進(jìn)行本發(fā)明,其目的在于獲得一種由溝槽型元件隔離可靠地進(jìn)行元件隔離、并且能夠有效地防止鄰接元件的電位對其它節(jié)點的影響的半導(dǎo)體器件及能夠以良好的成品率制造此半導(dǎo)體器件的半導(dǎo)體裝置的制造方法。
為了解決上述問題、實現(xiàn)上述目的,根據(jù)本發(fā)明的半導(dǎo)體器件的制造方法,其中,在半導(dǎo)體基板上形成溝槽型的元件隔離,其特征在于,包括在基板上形成第1層的第1層形成工序;蝕刻第1層和基板以形成溝槽的溝槽形成工序;熱氧化溝槽的內(nèi)壁的熱氧化工序;在包含溝槽內(nèi)的基板上淀積該溝槽的溝槽寬度的1/2以上膜厚的第1導(dǎo)電膜的導(dǎo)電膜淀積工序;利用CMP法,去除第1層上的第1導(dǎo)電膜、僅在溝槽內(nèi)殘留第1導(dǎo)電膜的導(dǎo)電膜去除工序;各向異性蝕刻溝槽內(nèi)的第1導(dǎo)電膜,將該導(dǎo)電膜的高度調(diào)整得比基板的表面高度低的調(diào)整工序;利用CVD法,在第1導(dǎo)電膜上淀積絕緣膜,填埋溝槽內(nèi)的第1導(dǎo)電膜上部的絕緣膜淀積工序;利用CMP法,對絕緣膜進(jìn)行平坦化的平坦化工序;和去除第1層的去除工序。
根據(jù)本發(fā)明,不使用熱氧化,而使用CVD法在導(dǎo)電膜上形成絕緣膜。并且,在本發(fā)明中,在包含溝槽內(nèi)的基板上淀積最小溝槽寬度的1/2以上膜厚的導(dǎo)電膜。由此,就不會產(chǎn)生鳥嘴,不會產(chǎn)生起因于熱氧化的基板及導(dǎo)電膜的應(yīng)力,可防止鳥嘴引起的有源區(qū)寬度的減少。此外,能夠減少起因于基板及導(dǎo)電膜的應(yīng)力產(chǎn)生而引起晶格缺陷的產(chǎn)生及結(jié)漏電電流的產(chǎn)生。此外,即使在具有較寬溝槽寬度的溝槽中,也可沿溝槽的內(nèi)側(cè)壁可靠地確保導(dǎo)電膜,防止導(dǎo)電膜的氧化引起的薄膜化及消失。其結(jié)果,就能夠可靠地防止鄰接的元件的電位對其它節(jié)點的影響。
此外,根據(jù)本發(fā)明,由于在絕緣膜的形成中使用通過CVD法進(jìn)行的氧化膜的淀積和通過CMP法進(jìn)行的平坦化技術(shù),所以能夠使絕緣膜的表面可靠地為平坦的狀態(tài),而不會產(chǎn)生臺階。
根據(jù)本發(fā)明就會獲得以下效果,能夠獲得穩(wěn)定地、可靠地執(zhí)行元件隔離,且可有效地防止鄰接的元件的電位對其它節(jié)點的影響的半導(dǎo)體器件以及能夠以良好的成品率制造此半導(dǎo)體器件的半導(dǎo)體器件的制造方法。
圖1是表示實施方式1的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖2是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖3是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖4是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖5是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖6是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖7是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖8是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖9是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖10是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖11是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖12是說明實施方式1的半導(dǎo)體器件的制造工序的剖面圖。
圖13是表示實施方式2的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖14是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖15是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖16是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖17是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖18是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖19是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖20是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖21是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖22是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖23是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖24是說明實施方式2的半導(dǎo)體器件的制造工序的剖面圖。
圖25是表示實施方式3的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖26是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖27是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖28是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖29是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖30是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖31是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖32是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖33是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖34是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖35是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖36是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖37是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖38是說明實施方式3的半導(dǎo)體器件的制造工序的剖面圖。
圖39是表示實施方式4的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖40是表示實施方式5的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖41是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖42是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖43是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖44是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖45是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖46是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖47是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖48是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖49是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖50是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖51是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖52是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖53是說明實施方式5的半導(dǎo)體器件的制造工序的剖面圖。
圖54是表示實施方式6的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖55是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖56是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖57是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖58是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖59是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖60是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖61是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖62是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖63是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖64是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖65是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖66是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖67是說明實施方式6的半導(dǎo)體器件的制造工序的剖面圖。
圖68是表示實施方式7的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖69是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖70是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖71是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖72是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖73是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖74是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖75是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖76是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖77是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖78是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖79是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖80是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖81是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖82是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖83是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖84是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖85是說明實施方式7的半導(dǎo)體器件的制造工序的剖面圖。
圖86是表示現(xiàn)有的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。
圖87是說明現(xiàn)有的半導(dǎo)體器件的制造工序的剖面圖。
圖88是說明現(xiàn)有的半導(dǎo)體器件的制造工序的剖面圖。
圖89是說明現(xiàn)有的半導(dǎo)體器件的制造工序的剖面圖。
圖90是說明現(xiàn)有的半導(dǎo)體器件的制造工序的剖面圖。
圖91是說明現(xiàn)有的半導(dǎo)體器件的制造工序的剖面圖。
符號說明1硅基板 2溝槽3氧化硅膜 4多晶硅膜5氧化硅膜 6柵極絕緣膜7柵電極 8源漏擴(kuò)散層9氧化硅膜 10氮化硅膜11覆蓋氧化膜12層間絕緣膜13接觸孔14布線層15側(cè)墻 30溝槽型元件隔離
30′溝槽型元件隔離 40溝槽型元件隔離101半導(dǎo)體基板102溝槽103氧化硅膜 104多晶硅膜106柵極絕緣膜107柵電極108源漏擴(kuò)散層109氧化硅膜110氮化硅膜 111覆蓋氧化膜115側(cè)墻具體實施方式
下面,根據(jù)附圖詳細(xì)地說明本發(fā)明的半導(dǎo)體器件及其制造方法。再有,本發(fā)明不限于以下的記述,在不脫離本發(fā)明的宗旨的范圍內(nèi)能夠進(jìn)行適當(dāng)變更。
實施方式1圖1是表示本發(fā)明實施方式1的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,具有在設(shè)置于作為半導(dǎo)體基板的硅基板1內(nèi)的溝槽2內(nèi)隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶硅膜4的薄型溝槽型元件隔離30、30′。在此,在溝槽型元件隔離30中,配置在溝槽2內(nèi)的多晶硅膜4,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置。此外,在溝槽型元件隔離30′中,配置在溝槽2內(nèi)的多晶硅膜4,僅配置在溝槽2內(nèi)的底面上的側(cè)壁側(cè),未配置在溝槽2內(nèi)的底面上的大致中央部附近。
在溝槽型元件隔離30中,多晶硅膜4的高度比硅基板1的表面低。此外,在溝槽型元件隔離30′中,多晶硅膜4橫方向的膜厚固定,且多晶硅膜4的高度比硅基板1的表面低。此外,在溝槽型元件隔離30′中,多晶硅膜4橫方向的膜厚至少具有溝槽2的最小溝槽寬度的1/2以上的膜厚。并且,溝槽型元件30、30′中的多晶硅膜4的高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離30、30′中幾乎固定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常存在所殘留的多晶硅膜4的高度發(fā)生±10%左右的偏差的情況。
此外,在溝槽型元件隔離30、30′中,在多晶硅膜4上,形成由利用CVD法形成的由氧化硅膜制成的覆蓋氧化膜11。因此,此溝槽型元件隔離30、30′中,在覆蓋氧化膜11中就不會存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成了柵電極7,并形成了由隔著柵電極7之下的溝道區(qū)域相對于柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比該雜質(zhì)擴(kuò)散層還深的位置處且相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層構(gòu)成的源漏擴(kuò)散層8。在此,填充到溝槽內(nèi)的多晶硅膜4的表面高度比基板表面更低,且在溝槽的側(cè)壁部比高濃度的源漏擴(kuò)散層8的下端更高。
在以上這樣的本實施方式的半導(dǎo)體器件中,由于覆蓋氧化膜11不是熱氧化形成的,而是使用CVD法形成的,所以,在覆蓋氧化膜11中就不會存在鳥嘴。由此,防止由向覆蓋氧化膜11的橫方向的擴(kuò)展所引起的有源區(qū)寬度的減少。其結(jié)果,使得預(yù)先設(shè)定的半導(dǎo)體器件的形狀圖形和實際制造出的半導(dǎo)體器件的形狀圖形的轉(zhuǎn)換差變得非常小,防止了接觸和有源區(qū)的接觸邊緣的減少、晶體管的驅(qū)動能力下降等的發(fā)生,實現(xiàn)了工作速度的提高、制造成品率的提高。因此,在此半導(dǎo)體器件中,可實現(xiàn)高品質(zhì)的半導(dǎo)體器件。
此外,由于本實施方式的半導(dǎo)體器件中未使用氧化處理而形成覆蓋氧化膜11,所以在半導(dǎo)體基板1及多晶硅膜4中就不會存在因氧化處理引起的半導(dǎo)體基板1及多晶硅膜4的應(yīng)力。由此,在本實施方式的半導(dǎo)體器件中,能夠防止起因于半導(dǎo)體基板1及多晶硅膜4的氧化處理的應(yīng)力而導(dǎo)致的晶格缺陷的產(chǎn)生、和起因于該應(yīng)力的產(chǎn)生的帶隙變化而導(dǎo)致的結(jié)漏電電流的產(chǎn)生。因此,在此半導(dǎo)體器件中,能夠提高半導(dǎo)體元件的制造成品率。即,可實現(xiàn)品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
而且,由于在本實施方式的半導(dǎo)體器件中,通過采用CVD法的氧化膜的淀積而形成覆蓋氧化膜11,所以即使在具有較寬的溝槽寬度的溝槽內(nèi),也能夠防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失的元件隔離能力的下降,可實現(xiàn)能夠穩(wěn)定地、有效地進(jìn)行元件隔離的高品質(zhì)的半導(dǎo)體器件。
并且,在溝槽元件隔離30′中,由于多晶硅膜4的橫方向的膜厚至少具有溝槽2的最小溝槽寬度的1/2以上的膜厚,所以即使在具有較寬的溝槽寬度的溝槽中,也可以防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失的元件隔離能力的下降,可實現(xiàn)能夠穩(wěn)定地、有效地進(jìn)行元件隔離的高品質(zhì)的半導(dǎo)體器件。
并且,在本實施方式的半導(dǎo)體器件中,由于多晶硅膜4的表面高度在溝槽側(cè)壁部比源漏擴(kuò)散層8的下端高,所以在鄰接的高濃度的源漏擴(kuò)散層的電位不同的情況下,來自一個擴(kuò)散層的電場的影響能夠有效地抑制另一方的擴(kuò)散層中電位的變化。再有,在本實施方式中,所謂高濃度是雜質(zhì)擴(kuò)散層作為源漏起作用的濃度,例如,如果是NMOS,則砷、磷的濃度最好為1×1020/cm3以上,如果是PMOS,硼的濃度最好為1×1020/cm3以上,所謂低濃度是比此低一個數(shù)量級的濃度。
接著,使用附圖,說明上述本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖2所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖2所示,在該氧化硅膜9上,形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖3所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜,進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,去除光刻膠21。圖4中示出了光刻膠21去除后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
溝槽2形成后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖5所示,在溝槽2的內(nèi)壁上形成內(nèi)壁氧化膜即氧化硅膜3,作為保護(hù)膜。這種氧化硅膜3例如以5nm~30nm左右的膜厚形成。
接著,如圖6所示,在溝槽2的內(nèi)壁上及氮化硅膜10上,例如通過CVD法,以溝槽2的最小溝槽寬度1/2以上的膜厚淀積摻磷的多晶硅膜4。在此,在多晶硅膜4的膜厚為溝槽2的最小溝槽寬度的1/2以上的情況下,如圖6所示,在溝槽的溝槽寬度小的元件隔離30的區(qū)域中完全地填充多晶硅膜4。另一方面,在溝槽的溝槽寬度比多晶硅的膜厚的2倍大的元件隔離30′的區(qū)域中,如圖6所示,在溝槽的底部和側(cè)壁部淀積多晶硅膜4。在此,在本實施方式中,按比溝槽2的深度與氮化硅膜10的膜厚和氧化硅膜9的膜厚的總厚度更薄的膜厚,淀積多晶硅膜4。此情況下,在溝槽2的大致中央部不填充多晶硅膜4,構(gòu)成形成空隙的狀態(tài)。
例如,在溝槽2的最小溝槽寬度為200nm的情況下,按120nm~200nm左右的膜厚淀積摻磷的多晶硅膜4。此外,例如,淀積的多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度為300nm以下的溝槽2中的溝區(qū)域中,完全地填充多晶硅膜4。另一方面,例如在多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度為300nm以上的溝槽2中,在溝槽部的底部和側(cè)壁上淀積多晶硅膜4。然后,在此情況下,在溝槽2的大致中央部處不填充多晶硅膜4,構(gòu)成形成空隙的狀態(tài)。
淀積多晶硅膜4后,使用CMP法對多晶硅膜4的表面進(jìn)行研磨,如圖7所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻進(jìn)行蝕刻,如圖8所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。在本實施方式中,按比溝槽2的深度與氮化硅膜10的膜厚和氧化硅膜9的膜厚的總厚度更薄的膜厚淀積多晶硅膜4。由此,在本實施方式中,如圖8所示,在溝槽的溝槽寬度比多晶硅膜厚的2倍大的元件隔離30′的區(qū)域處,在溝槽2的大致中央部處不填充多晶硅膜4,構(gòu)成露出溝槽底面的氧化硅膜3的狀態(tài)。接著,利用CVD(化學(xué)汽相淀積,chemical vapor deposition)法,如圖9所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如可使用高密度等離子體(High-density plasma)CVD(化學(xué)汽相淀積,chemical vapor deposition)法(以下稱為HDP CVD法)。
然后,在淀積氧化硅膜5后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖10所示,在進(jìn)行氧化硅膜5的平坦化的同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。此時,在溝槽2的溝槽寬度比多晶硅膜4的2倍寬的元件隔離30′的區(qū)域中,還在由存在于溝槽2的內(nèi)側(cè)壁的多晶硅膜4形成的溝槽部2′中填充覆蓋氧化膜11。即,氧化硅膜5和氧化硅膜3在溝槽2底面的大致中央部相連。
接著,為了調(diào)節(jié)溝槽型元件隔離30、30′的高度,例如,如圖11所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸去除氮化硅膜10。并且,例如,如圖12所示,通過使用氫氟酸去除氧化硅膜9來完成溝槽型元件隔離30、30′。
然后,在完成溝槽型元件隔離30、30′后,按照現(xiàn)有公知的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管,Metal Oxide Semiconductor Field EffectTransistor)的形成工序,利用離子注入法,形成阱區(qū)、溝道截止區(qū)域、用于控制閾值電壓的溝道雜質(zhì)層。此后,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。然后,采用離子注入法,調(diào)整注入量和注入能量,由此相對于柵電極7自對準(zhǔn)地形成低濃度的雜質(zhì)擴(kuò)散層,并且,在柵電極7的側(cè)壁上形成側(cè)墻15后,在直至比低濃度的雜質(zhì)擴(kuò)散層更深的位置處形成高濃度的雜質(zhì)擴(kuò)散層,來形成源漏擴(kuò)散層8。在此,本實施方式中,調(diào)整源漏區(qū)域的下端,以使其在溝槽的側(cè)壁部比填充到溝槽內(nèi)的多晶硅膜4的表面高度更低。由此,就能夠制造出圖1所示的半導(dǎo)體器件。
在上述本實施方式的半導(dǎo)體器件的制造方法中,對多晶硅膜4上的覆蓋氧化膜11(氧化硅膜5)的形成不采用熱氧化,而使用CVD法。由此,就如使用現(xiàn)有的氧化處理形成覆蓋氧化膜的情況那樣,不會產(chǎn)生向橫方向、即與硅基板1的面內(nèi)方向大致平行方向的覆蓋氧化膜,即可防止因向覆蓋氧化膜的橫方向的氧化而導(dǎo)致的有源區(qū)寬度的減少。其結(jié)果,預(yù)先設(shè)定的半導(dǎo)體器件的形狀圖形和實際制造出的半導(dǎo)體器件的形狀圖形的轉(zhuǎn)換差就會變得非常小,能夠防止接觸和有源區(qū)的接觸邊緣的減少、晶體管的驅(qū)動能力的下降,并可提高工作速度,提高制造成品率。因此,就能夠制造出品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中沒有采用氧化處理,所以就不會引起半導(dǎo)體基板1及多晶硅膜4的體積變化而產(chǎn)生應(yīng)力,沒有起因于氧化而產(chǎn)生半導(dǎo)體基板1及多晶硅膜4的應(yīng)力。由此,在本實施方式的半導(dǎo)體器件的制造方法中,就能夠防止起因于半導(dǎo)體基板1及多晶硅膜4中應(yīng)力的發(fā)生而產(chǎn)生晶格缺陷,并能夠防止起因于該應(yīng)力的產(chǎn)生而產(chǎn)生帶隙變化而導(dǎo)致的結(jié)漏電電流。因此,在此半導(dǎo)體器件的制造方法中,就能夠抑制晶格缺陷的產(chǎn)生,減少結(jié)漏電電流的產(chǎn)生,并能夠提高半導(dǎo)體元件的制造成品率。即,能夠制造出品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中使用通過CVD法來淀積氧化膜,所以能夠在具有較寬的溝槽寬度的溝槽中防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失而使元件隔離能力下降,能夠穩(wěn)定地、有效地進(jìn)行元件隔離。因此,能夠制造出高品質(zhì)的半導(dǎo)體器件。
而且,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中,采用通過CVD法來淀積氧化膜和采用通過CMP法的平坦化技術(shù),所以,能夠可靠地使覆蓋氧化膜11的表面為平坦?fàn)顟B(tài),不會產(chǎn)生臺階。由此,能夠可靠地防止在后工序的柵電極的形成時起因于覆蓋氧化膜11的表面形狀而產(chǎn)生蝕刻殘渣等,能夠有效地防止柵電極的短路。因此,不需要用于防止柵電極短路而限制溝槽2的布圖,能夠?qū)崿F(xiàn)溝槽2的布圖自由度大的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,在多晶硅膜4的去除中組合使用CMP法和各向異性蝕刻。由此,與現(xiàn)有的方法相比,就能夠減少各向異性蝕刻的去除量,能夠降低因溝槽2的底部的蝕刻所引起的損傷,能夠制造出可靠性高的半導(dǎo)體器件。
而且,在本實施方式的半導(dǎo)體器件的制造方法中,由于在溝槽型元件隔離30′中,多晶硅膜4橫方向的膜厚至少為溝槽2的最小溝槽寬度的1/2以上的膜厚,所以即使在具有較寬的溝槽寬度的溝槽中,也能夠防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠更加可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失而降低元件隔離能力,能夠制造出可穩(wěn)定、有效地進(jìn)行元件隔離的高品質(zhì)的半導(dǎo)體器件。
并且,在本實施方式的半導(dǎo)體器件的制造方法中,由于高濃度的源漏擴(kuò)散層8的下端形成得比在溝槽的側(cè)壁部填充在溝槽內(nèi)的多晶硅膜4的表面高度低,所以當(dāng)鄰接的高濃度的源漏擴(kuò)散層的電位不同的時候,來自一個擴(kuò)散層的電場的影響就能夠通過多晶硅膜有效地抑制另一方的擴(kuò)散層中電位的變化。
再有,在上述說明中,作為填充在溝槽2內(nèi)的導(dǎo)電膜,雖然例舉了摻磷的多晶硅膜來進(jìn)行說明,但本發(fā)明中的導(dǎo)電膜不限定于此,也能夠使用摻硼或砷或銻的多晶硅膜(添加了摻雜劑的非單晶硅膜),鎢或鈦等的金屬膜,氮化鈦或氮化鎢等的金屬氮化膜的導(dǎo)電膜等,即使在此情況下也能夠獲得和上述相同的效果。
實施方式2圖13是表示本發(fā)明實施方式2的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,具有在作為半導(dǎo)體基板的硅基板1內(nèi)設(shè)置的溝槽2內(nèi)隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶硅膜4的薄型的溝槽型元件隔離40。在此,在溝槽型元件隔離40中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。
在溝槽型元件隔離40中,多晶硅膜4的高度比硅基板1的表面低。此外,在溝槽型元件隔離40中的多晶硅膜4的高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離40中幾乎恒定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。
此外,在溝槽型元件隔離40中,在多晶硅膜4上,形成由利用CVD法形成的氧化硅膜構(gòu)成的覆蓋氧化膜11。因此,此溝槽型元件隔離40中,在覆蓋氧化膜11中,就不會存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,并形成了由隔著柵電極7之下的溝道區(qū)域且相對柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比此深的位置且相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層構(gòu)成的源漏擴(kuò)散層8。在此,填充到溝槽內(nèi)的多晶硅膜4的表面高度比基板表面低,且在溝槽的側(cè)壁部處比高濃度的源漏擴(kuò)散層8的下端高。再有,在圖13及以下所示出的附圖中,對于與在上述實施方式1中說明的圖1的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在如上所述的本實施方式的半導(dǎo)體器件中,由于覆蓋氧化膜11不是熱氧化形成而是使用CVD法形成的,所以,在覆蓋氧化膜11中就不會存在鳥嘴。由此,就防止了由向覆蓋氧化膜11的橫方向的擴(kuò)展引起的有源區(qū)寬度的減少。其結(jié)果,使得預(yù)先設(shè)定的半導(dǎo)體器件的形狀圖形和實際制造出的半導(dǎo)體器件的形狀圖形的轉(zhuǎn)換差就會變得非常小,防止了接觸和有源區(qū)的接觸邊緣的減少、晶體管驅(qū)動能力下降等的發(fā)生,實現(xiàn)了工作速度的提高、制造成品率的提高。因此,在此半導(dǎo)體器件中,可實現(xiàn)高品質(zhì)的半導(dǎo)體器件。
此外,由于本實施方式的半導(dǎo)體器件中未使用氧化處理而形成覆蓋氧化膜11,所以在半導(dǎo)體基板1及多晶硅膜4中就不存在因氧化處理所引起的半導(dǎo)體基板1及多晶硅膜4的應(yīng)力。由此,在本實施方式的半導(dǎo)體器件中,就能夠防止起因于半導(dǎo)體基板1及多晶硅膜4的氧化處理的應(yīng)力而導(dǎo)致的晶格缺陷的產(chǎn)生,和起因于該應(yīng)力的產(chǎn)生使帶隙的變化而導(dǎo)致的結(jié)漏電電流的產(chǎn)生。因此,在此半導(dǎo)體器件中,就能夠提高半導(dǎo)體元件的制造成品率。即,可實現(xiàn)品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
而且,由于在本實施方式的半導(dǎo)體器件中通過采用CVD法的氧化膜的淀積來形成覆蓋氧化膜11,所以即使在具有較寬的溝槽寬度的溝槽內(nèi),也能夠防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失所導(dǎo)致元件隔離能力的下降,可實現(xiàn)能夠穩(wěn)定地、有效地進(jìn)行元件隔離的高品質(zhì)的半導(dǎo)體器件。
并且,在本實施方式的半導(dǎo)體器件中,在溝槽元件隔離40中,配置在溝槽2內(nèi)的多晶硅膜4遍及溝槽2內(nèi)的底面上的整個溝槽寬度,在整個表面上進(jìn)行配置。由此,能夠完全地防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。
并且,在本實施方式的半導(dǎo)體器件中,由于多晶硅膜4的表面高度在溝槽的側(cè)壁部處比源漏擴(kuò)散層8的下端高,所以在鄰接的高濃度的源漏擴(kuò)散層的電位不同的情況下,來自一個擴(kuò)散層的電場的影響就能夠有效地抑制另一個擴(kuò)散層中電位的變化。
接著,使用附圖,說明如上所述的本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖14所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖14所示,在該氧化硅膜9上形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖15所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,去除光刻膠21。圖16中示出了去除光刻膠21后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
形成溝槽2之后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化,去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖17所示,在溝槽2的內(nèi)壁上,形成內(nèi)壁氧化膜即氧化硅膜3作為保護(hù)膜。這種氧化硅膜3例如以5nm~30nm左右的膜厚形成。
接著,例如通過CVD法,在溝槽2的內(nèi)壁上及氮化硅膜10上,淀積摻磷的多晶硅膜4。在此,在本實施方式中,按比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總厚度更厚的膜厚,淀積多晶硅膜4。由此,在本實施方式中,如圖18所示,變成利用多晶硅膜4填充具有各種溝槽寬度的所有溝槽2。因此,在本實施方式中,如上述實施方式1的情況那樣,就不會成為在溝槽2的大致中央部沒有填充多晶硅膜4而形成空隙的狀態(tài),遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置多晶硅膜4。
淀積多晶硅膜4后,使用CMP法對多晶硅膜4的表面進(jìn)行研磨,如圖19所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻進(jìn)行蝕刻,如圖20所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。接著,利用CVD法,如圖21所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如可使用HDP CVD法。
然后,在淀積了氧化硅膜5后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖22所示,在進(jìn)行氧化硅膜5的平坦化的同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。
接著,為了調(diào)節(jié)溝槽型元件隔離40的高度,例如,如圖23所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸,去除氮化硅膜10。并且,例如,如圖24所示,通過使用氫氟酸去除氧化硅膜9來完成溝槽型元件隔離40。
然后,在完成溝槽型元件隔離40后,按照現(xiàn)有公知的MOSFET的形成工序,通過離子注入法形成阱區(qū)、溝道截止區(qū)域、用于控制閾值電壓的溝道雜質(zhì)層。此后,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。然后,采用離子注入法調(diào)整注入量和注入能量,由此,相對于柵電極7自對準(zhǔn)地形成低濃度的雜質(zhì)擴(kuò)散層,并且,在柵電極7的側(cè)壁上形成側(cè)墻15后,通過直至比低濃度的雜質(zhì)擴(kuò)散層深的位置處形成高濃度的雜質(zhì)擴(kuò)散層,來形成源漏擴(kuò)散層8。在此,本實施方式中,調(diào)整源漏區(qū)域的下端,以使其在溝槽的側(cè)壁部處比填充到溝槽內(nèi)的多晶硅膜4的表面高度低。由此,就能夠制造出圖13所示的半導(dǎo)體器件。
在上述本實施方式的半導(dǎo)體器件的制造方法中,與實施方式1的情況相同,對多晶硅膜4上的覆蓋氧化膜11(氧化硅膜5)的形成不采用熱氧化,而使用CVD法。由此,就如使用現(xiàn)有的氧化處理形成覆蓋氧化膜的情況那樣,就不會產(chǎn)生向橫方向、即與硅基板1的面內(nèi)方向基本上平行方向的覆蓋氧化膜的產(chǎn)生,防止了因向覆蓋氧化膜的橫方向的氧化而導(dǎo)致的有源區(qū)寬度的減少。其結(jié)果,使得預(yù)先設(shè)定的半導(dǎo)體器件的形狀圖形和實際制造出的半導(dǎo)體器件的形狀圖形的轉(zhuǎn)換差就會變得非常小,能夠防止接觸與有源區(qū)的接觸邊緣的減少、晶體管的驅(qū)動能力的下降,可提高工作速度,提高制造成品率。因此,能夠制造出品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中沒有采用氧化處理,所以就不會引起半導(dǎo)體基板1及多晶硅膜4的體積變化而產(chǎn)生應(yīng)力,沒有起因于半導(dǎo)體基板1及多晶硅膜4的應(yīng)力的發(fā)生。由此,在本實施方式的半導(dǎo)體器件的制造方法中,能夠防止起因于半導(dǎo)體基板1及多晶硅膜4中的應(yīng)力的發(fā)生而產(chǎn)生晶格缺陷,或起因于該應(yīng)力的產(chǎn)生的帶隙變化而導(dǎo)致的結(jié)漏電電流的產(chǎn)生。因此,在此半導(dǎo)體器件的制造方法中,能夠抑制晶格缺陷的產(chǎn)生,減少結(jié)漏電電流的產(chǎn)生,能夠提高半導(dǎo)體元件的制造成品率。即,能夠制造出品質(zhì)及生產(chǎn)性優(yōu)異的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中使用CVD法進(jìn)行氧化膜的淀積,所以能夠在具有較寬的溝槽寬度的溝槽中防止存在于溝槽的內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。由此,能夠可靠地防止起因于溝槽內(nèi)的多晶硅膜的薄膜化或消失而導(dǎo)致元件隔離能力的下降,能夠穩(wěn)定地、有效地進(jìn)行元件隔離。因此,能夠制造出高品質(zhì)的半導(dǎo)體器件。
而且,在本實施方式的半導(dǎo)體器件的制造方法中,由于在覆蓋氧化膜11的形成中,采用通過CVD法的氧化膜的淀積和通過CMP法的平坦化技術(shù),所以,能夠可靠地使覆蓋氧化膜11的表面為平坦?fàn)顟B(tài),并不會產(chǎn)生臺階。由此,能夠可靠地防止在后工序的柵電極的形成時起因于覆蓋氧化膜11的表面形狀的蝕刻殘渣等的產(chǎn)生,能夠有效地防止柵電極的短路。因此,不需要用于防止柵電極短路而使溝槽2的布圖受到限制,能夠?qū)崿F(xiàn)溝槽2的布圖自由度大的半導(dǎo)體器件。
此外,在本實施方式的半導(dǎo)體器件的制造方法中,多晶硅膜4的去除也與實施方式1的情況相同,組合使用CMP法和各向異性蝕刻。由此,與現(xiàn)有的方法相比,能夠減少各向異性蝕刻的去除量,能夠降低溝槽2的底部的蝕刻引起的損傷,并能夠制造出可靠性高的半導(dǎo)體器件。
此外,本實施方式的半導(dǎo)體器件的制造方法中,在溝槽型元件隔離40的形成中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度,在整個表面上配置了多晶硅膜4。由此,能夠完全地防止存在于溝槽內(nèi)側(cè)壁的多晶硅膜的薄膜化或消失。
并且,在本實施方式的半導(dǎo)體器件的制造方法中,由于高濃度的源漏擴(kuò)散層8的下端形成得比在溝槽的側(cè)壁部填充在溝槽內(nèi)的多晶硅膜4的表面高度低,所以,當(dāng)鄰接的高濃度的源漏擴(kuò)散層的電位不同的時候,來自一個擴(kuò)散層的電場的影響就能夠通過多晶硅膜有效地抑制另一個擴(kuò)散層中電位的變化。
實施方式3圖25是表示本發(fā)明實施方式3的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,具有在設(shè)置于作為半導(dǎo)體基板的硅基板1內(nèi)的溝槽2內(nèi)隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶硅膜4的薄型的溝槽型元件隔離40。在此,在溝槽型元件隔離40中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。
在溝槽型元件隔離40中,多晶硅膜4的高度比硅基板1的表面低。此外,在溝槽型元件隔離40中的多晶硅膜4的高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離40中幾乎恒定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。
此外,在溝槽型元件隔離40中,在多晶硅膜4上,形成由利用CVD法形成的由氧化硅膜構(gòu)成的覆蓋氧化膜11。因此,此溝槽型元件隔離40中,在覆蓋氧化膜11中,就不會存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,隔著柵電極7之下的溝道區(qū)域形成了源漏擴(kuò)散層8。此外,在溝槽型元件隔離40上、柵電極7之上及源漏擴(kuò)散層8之上,形成層間絕緣膜12,通過在該層間絕緣層12中形成的接觸13,使它們與布線層14連接。再有,在圖25及以下所示出的附圖中,對于與在上述實施方式2中說明的圖13的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在如上所述的本實施方式的半導(dǎo)體器件中,具有與上述實施方式2中的半導(dǎo)體器件相同的效果。而且,在此半導(dǎo)體器件中,由于遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4,所以還具有能夠容易地進(jìn)行布線層14和多晶硅膜4的連接這樣的優(yōu)點。由此,就能夠可靠地進(jìn)行作為導(dǎo)電膜的多晶硅膜4的電位固定。作為施加電位,例如為了提高微細(xì)的N溝道MOS的隔離特性,優(yōu)選從0V起施加負(fù)方向的電位,但由于擔(dān)心隔著溝槽2內(nèi)的氧化硅膜3在基板和導(dǎo)電膜間發(fā)生漏電的擔(dān)心,故優(yōu)先施加電位直至約-1V,當(dāng)絕對值與電源電壓(1.0V或1.2V)相等時,就不必進(jìn)行升壓,所以更加理想。
此外,由于作為導(dǎo)電膜的多晶硅膜4的表面高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離40中幾乎恒定,所以,到達(dá)導(dǎo)電膜的連接孔(接觸13)也能夠針對任何的隔離區(qū)域來形成。而且,在連接到隔離區(qū)域的源漏擴(kuò)散層8中寄生并產(chǎn)生的電容也不依賴于溝槽型元件隔離的寬度,所以具有所謂能夠降低工作速度的偏差的效果。
接著,使用附圖,說明如上所述的本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖26所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖26所示,在該氧化硅膜9上形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖27所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,去除光刻膠21。圖28中示出了光刻膠21去除后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
形成溝槽2之后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化,去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖29所示,在溝槽2的內(nèi)壁上形成作為保護(hù)膜的內(nèi)壁氧化膜即氧化硅膜3。例如,以5nm~30nm左右的膜厚形成這種氧化硅膜3。
接著,例如通過CVD法,在溝槽2的內(nèi)壁上及氮化硅膜10上淀積摻磷的多晶硅膜4。在此,在本實施方式中,按比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總膜厚更厚的膜厚,淀積多晶硅膜4。由此,在本實施方式中,如圖30所示,變成利用多晶硅膜4填充具有各種溝槽寬度的所有溝槽2。
淀積多晶硅膜4后,使用CMP法對多晶硅膜4的表面進(jìn)行研磨,如圖31所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻,進(jìn)行蝕刻,如圖32所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。接著,利用CVD法,如圖33所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如,可使用HDP CVD法。
然后,在淀積氧化硅膜5后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖34所示,在進(jìn)行氧化硅膜5的平坦化的同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。
接著,為了調(diào)節(jié)溝槽型元件隔離40的高度,例如,如圖35所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸,去除氮化硅膜10。并且,例如,如圖36所示,通過使用氫氟酸,去除氧化硅膜9來完成溝槽型元件隔離40。
然后,在完成溝槽型元件隔離40后,按照現(xiàn)有公知的MOSFET的形成工序,通過離子注入法形成阱區(qū)、溝道截止區(qū)域、用于控制閾值電壓的溝道雜質(zhì)層。此后,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。然后,采用離子注入法形成源漏擴(kuò)散層8,如圖37所示,形成側(cè)墻15。
接著,在硅基板1上,形成由氧化硅膜、或氧化硅膜和氮化硅膜的層疊膜構(gòu)成的層間絕緣膜12,如圖38所示,形成深至柵電極7、源漏擴(kuò)散層8、填充在溝槽型元件隔離40內(nèi)的多晶硅膜4的接觸孔13。然后,在接觸孔13內(nèi)填充例如鎢作為插塞材料,通過鑲嵌法形成布線層14,由此,就能夠制造出圖25所示的半導(dǎo)體器件。
在上述本實施方式的半導(dǎo)體器件的制造方法中,具有與實施方式2的半導(dǎo)體器件的制造方法相同的效果。此外,在此半導(dǎo)體器件中,由于遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置多晶硅膜4,所以還具有能夠容易地進(jìn)行布線層14和多晶硅膜4的連接這樣的優(yōu)點。由此,就能夠容易地進(jìn)行導(dǎo)電膜的電位固定。而且,由于作為導(dǎo)電膜的多晶硅膜4的表面高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離40中幾乎恒定,所以,就能夠針對任何隔離區(qū)域,形成到達(dá)導(dǎo)電膜的連接孔(接觸13)。
再有,在上述說明中,雖然說明了在溝槽的底面上的整個區(qū)域處設(shè)置了導(dǎo)電膜的情況,但即使在實施方式1說明的在溝槽的底面上的整個區(qū)域中不設(shè)置導(dǎo)電膜的情況也能夠獲得大致相同的效果。
實施方式4
圖39是表示本發(fā)明實施方式4的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,具有在設(shè)置于作為半導(dǎo)體基板的硅基板1內(nèi)的溝槽2內(nèi)隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶硅膜4的薄型的溝槽型元件隔離50。在此,溝槽型元件隔離50遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。
此外,在溝槽型元件隔離50中,在多晶硅膜4之上,形成由利用CVD法形成的氧化硅膜構(gòu)成的覆蓋氧化膜11。因此,此溝槽型元件隔離50中,就不會在覆蓋氧化膜11中存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,形成了由隔著柵電極7之下的溝道區(qū)域相對柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比此深的位置處相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層構(gòu)成的源漏擴(kuò)散層8。
再有,在圖39中,對于與在上述實施方式1中說明的圖1的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在此,在溝槽型元件隔離50中,填充在溝槽2內(nèi)的多晶硅膜4,相對于溝槽2的側(cè)壁被形成為凹狀,沿溝槽2的側(cè)壁部存在的該多晶硅膜4的表面高度比硅基板1的表面低,且比源漏擴(kuò)散層8的下端高。此外,溝槽型元件隔離50中的多晶硅膜4的平坦部分的高度不依賴于溝槽型元件隔離50的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離50中幾乎恒定。但是,由于成膜或CMP、蝕刻等中的制造方法上的偏差,通常會存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。
如上所述的本實施方式的半導(dǎo)體器件基本上能夠按照在上述實施方式2中說明的半導(dǎo)體器件的制造方法來制作。但是,如圖20所示,在通過各向異性蝕刻執(zhí)行多晶硅膜4的蝕刻來調(diào)整多晶硅膜4的表面高度以使其比硅基板1的表面高度低的工序中,某種程度地減弱各向異性的蝕刻,并進(jìn)行增強(qiáng)各向同性的蝕刻。具體地,例如通過使用添加氟的蝕刻氣體,執(zhí)行多晶硅膜4的蝕刻,就能夠?qū)崿F(xiàn)。由此,就能夠制造出圖39所示的本實施方式的半導(dǎo)體器件。
在如上所述的實施方式的半導(dǎo)體器件的制造方法中,在作為溝槽2內(nèi)的導(dǎo)電膜的多晶硅膜4的平坦部的上部,與沿溝槽2的側(cè)壁部存在的多晶硅膜4的上部相比較,存在膜厚更厚的覆蓋氧化膜11。由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式2中說明的效果之外,與實施方式2那樣的溝槽2內(nèi)的多晶硅膜4的高度固定的情況比較,在溝槽型元件隔離50上形成布線層的情況下,還能夠減少寄生電容。其結(jié)果,能夠更高速地工作。因此,根據(jù)本實施方式的半導(dǎo)體器件,就能夠?qū)崿F(xiàn)可進(jìn)一步提高工作速度的高品質(zhì)的半導(dǎo)體器件。
此外,在如上所述的本實施方式的半導(dǎo)體器件的制造方法中,在溝槽2內(nèi)的多晶硅膜4的平坦部的上部,形成與沿溝槽2的側(cè)壁部存在的多晶硅膜4的上部相比膜厚更厚的覆蓋氧化膜11。由此,在本實施方式的半導(dǎo)體器件的制造方法中,除上述實施方式2中說明的效果之外,與實施方式2那樣的溝槽2內(nèi)的多晶硅膜4的高度固定的情況比較,在溝槽型元件隔離50上形成布線層的情況下,還能夠減少寄生電容。其結(jié)果,就能夠制造出可更高速工作的半導(dǎo)體器件。因此,根據(jù)本實施方式的半導(dǎo)體器件,就能夠制作出可進(jìn)一步提高工作速度的高品質(zhì)的半導(dǎo)體器件。
實施方式5圖40是表示本發(fā)明的實施方式5的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,在半導(dǎo)體基板中形成導(dǎo)入了p型雜質(zhì)的p阱區(qū)16及導(dǎo)入了n型雜質(zhì)的n阱區(qū)17。在設(shè)置于p阱區(qū)16內(nèi)及n阱區(qū)17內(nèi)的溝槽2之內(nèi),具有隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶膜4的薄型的溝槽型元件隔離60。在溝槽型元件隔離60中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。
此外,在溝槽型元件隔離60中,在多晶硅膜4之上,形成由利用CVD法形成的氧化硅膜構(gòu)成的覆蓋氧化膜11。因此,此溝槽型元件隔離60中,就不會在覆蓋氧化膜11中存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,并形成了由隔著柵電極7之下的溝道區(qū)域相對柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比此深的位置處相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層而構(gòu)成的源漏擴(kuò)散層8。按照以上結(jié)構(gòu),在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。
而且,在圖40及以下示出的附圖中,對于與在上述實施方式1中說明的圖1的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在此,在溝槽型元件隔離60中,填充在溝槽2內(nèi)的多晶硅膜4的表面高度比硅基板1的表面低,且在溝槽2的側(cè)壁部比高濃度的源漏擴(kuò)散層8的下端高。此外,溝槽型元件隔離60中的多晶硅膜4的高度(多晶硅膜4的橫方向的膜厚)不依賴于溝槽型元件隔離60的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離60中幾乎恒定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常會存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。此外,詳細(xì)地說,在p阱區(qū)16的溝槽2內(nèi)形成的多晶硅膜4是p型導(dǎo)電膜即p型多晶硅膜4′,詳細(xì)地說,在n阱區(qū)17的溝槽2內(nèi)形成的多晶硅膜是n型導(dǎo)電膜即n型多晶硅膜4”。
在如上所述的本實施方式的半導(dǎo)體器件中,p阱區(qū)16的溝槽2內(nèi)的多晶硅是p型摻雜的p型多晶硅膜4′,n型區(qū)域17的溝槽2內(nèi)的多晶硅是n型摻雜的n型多晶硅膜4”。由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式2中說明的效果之外,還不容易使半導(dǎo)體基板1內(nèi)的溝槽2的底部及側(cè)壁部反轉(zhuǎn),能夠提高元件隔離能力。因此,根據(jù)本實施方式的半導(dǎo)體器件,就可實現(xiàn)元件隔離能力更優(yōu)異的高品質(zhì)的半導(dǎo)體器件。
接著,使用附圖,說明如上所述的本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖41所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖41所示,在該氧化硅膜9上形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖42所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,并去除光刻膠21。圖43中示出了光刻膠21去除后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
形成溝槽2之后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化,去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖44所示,在溝槽2的內(nèi)壁上形成內(nèi)壁氧化膜即氧化硅膜3作為保護(hù)膜。例如以5nm~30nm左右的膜厚形成這種氧化硅膜3。
接著,如圖45所示,例如通過CVD法,在溝槽2的內(nèi)壁上及氮化硅膜10上以比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總膜厚更厚的膜厚,淀積未摻雜雜質(zhì)的多晶硅膜4。在此,在溝槽2的整個的溝槽寬度中完全地填充多晶硅膜。
淀積多晶硅膜4之后,使用CMP法,對多晶硅膜4的表面進(jìn)行研磨,如圖46所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻進(jìn)行蝕刻,如圖47所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。接著,利用CVD(化學(xué)氣相淀積,chemical vapor deposition)法,如圖48所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如可使用高密度等離子體(High-density plasma)CVD(chemicalvapor deposition)法(下面稱HDP CVD法)。
然后,在淀積氧化硅膜5之后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖49所示,進(jìn)行氧化硅膜5的平坦化,同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。
接著,為了調(diào)節(jié)溝槽型元件隔離60的高度,例如,如圖50所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸,去除氮化硅膜10。并且,例如,如圖51所示,通過使用氫氟酸去除氧化硅膜9來完成溝槽型元件隔離60。
接著,使用照相制版技術(shù),如圖52所示,形成開口成為p阱區(qū)16的區(qū)域的抗蝕劑22。然后,將該抗蝕劑作為掩膜,改變能量多段注入硼(B)離子。此時,作為注入條件的一個例子,例如條件為在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通過此注入,形成其下端比溝槽2的下表面更深的p阱區(qū)16。此外,此時,由于同時還在p阱區(qū)16的多晶硅膜4中注入硼(B)離子,所以就形成了多晶硅膜4′。
接著,使用照相制版技術(shù),如圖53所示,形成開口成為n阱區(qū)17的區(qū)域抗蝕劑23。然后,將該抗蝕劑作為掩膜,改變能量多段注入磷(P)離子。此時,作為注入條件的一個例子,例如條件為在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通過此注入,形成其下端比溝槽2的下表面更深的n阱區(qū)17。此外,此時,由于同時還在n阱區(qū)17的多晶硅膜4中注入磷(P)離子,所以就形成了多晶硅膜4”。
然后,完成p阱區(qū)16、n阱區(qū)17之后,按照現(xiàn)有公知的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管,Metal Oxide Semiconductor Field Effect Transistor)的形成工序,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。
然后,采用離子注入法,調(diào)整注入量和注入能量,由此相對于柵電極7自對準(zhǔn)地形成低濃度的雜質(zhì)擴(kuò)散層,并且,在柵電極7的側(cè)壁上形成側(cè)墻15后,通過直至比低濃度的雜質(zhì)擴(kuò)散層更深的位置處形成高濃度的雜質(zhì)擴(kuò)散層,來形成源漏擴(kuò)散層8。在此,本實施方式中,調(diào)整源漏區(qū)域的下端,以使其在溝槽2的側(cè)壁部比填充到溝槽2內(nèi)的多晶硅膜4的表面高度低。此外,此時,使用照相制版技術(shù),通過區(qū)分導(dǎo)入的雜質(zhì)的導(dǎo)電類型,在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。由此,就能夠制造出圖40所示的半導(dǎo)體器件。
在如上所述的本實施方式的半導(dǎo)體器件的制造方法中,用p型摻雜的p型多晶硅膜4′來形成p阱區(qū)16的溝槽2內(nèi)的多晶硅,用n型摻雜的n型多晶硅膜4”來形成n阱區(qū)17的溝槽2內(nèi)的多晶硅。由此,在本實施方式的半導(dǎo)體器件的制造方法中,除上述實施方式2中說明的效果之外,還不容易使半導(dǎo)體基板1內(nèi)的溝槽2的底部及側(cè)壁部反轉(zhuǎn),能夠?qū)崿F(xiàn)元件隔離能力的提高。因此,根據(jù)本實施方式的半導(dǎo)體器件的制造方法,就可制作出元件隔離能力更優(yōu)異的高品質(zhì)的半導(dǎo)體器件。并且,在本實施方式的半導(dǎo)體器件的制造方法中,由于向溝槽內(nèi)的多晶硅膜的不同的多種雜質(zhì)的導(dǎo)入兼為阱形成工序,所以就不會增加制造工序數(shù)量。
實施方式6圖54是表示本發(fā)明的實施方式6的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,在半導(dǎo)體基板中形成導(dǎo)入了p型雜質(zhì)的p阱區(qū)16及導(dǎo)入了n型雜質(zhì)的n阱區(qū)17。在p阱區(qū)16內(nèi)及n阱區(qū)17內(nèi)設(shè)置的溝槽2內(nèi),具有隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶膜4的薄型的溝槽型元件隔離70、70′、70”。在此,在溝槽型元件隔離70′、70”中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。此外,在溝槽型元件隔離70中,配置在溝槽2內(nèi)的多晶硅膜4(4′、4”)僅被配置在溝槽2內(nèi)的底面上的側(cè)壁側(cè)上,而在溝槽2內(nèi)的底面上的大致中央部附近處不進(jìn)行配置。
此外,在溝槽型元件隔離70、70′、70”中,在多晶硅膜4之上,形成由利用CVD法形成的氧化硅膜構(gòu)成的覆蓋氧化膜11。因此,此溝槽型元件隔離70、70′、70”中,就不會在覆蓋氧化膜11中存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,形成由隔著柵電極7之下的溝道區(qū)域相對于柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比此深的位置處相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層構(gòu)成的源漏擴(kuò)散層8。按照以上結(jié)構(gòu),就在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。
再有,在圖54及以下示出的附圖中,對于與在上述實施方式1中說明的圖1的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在此,在溝槽型元件隔離70、70′、70”中,填充在溝槽2內(nèi)的多晶硅膜4的表面高度比硅基板1的表面低,且在溝槽的側(cè)壁部比高濃度的源漏擴(kuò)散層8的下端高。此外,溝槽型元件隔離70、70′、70”中的多晶硅膜4的高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離70、70′、70”中幾乎恒定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常會存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。此外,詳細(xì)地,在p阱區(qū)16的溝槽2內(nèi)形成的多晶硅膜4就是p型導(dǎo)電膜即p型多晶硅膜4′,詳細(xì)地,在n阱區(qū)17的溝槽2內(nèi)形成的多晶硅膜4就是n型導(dǎo)電膜即n型多晶硅膜4”。
在如上所述的本實施方式的半導(dǎo)體器件中,p阱區(qū)16的溝槽2內(nèi)的多晶硅是p型摻雜的p型多晶硅膜4′,n型區(qū)域17的溝槽2內(nèi)的多晶硅是n型摻雜的n型多晶硅膜4”。而且,在溝槽型元件隔離70中,導(dǎo)電類型不同的多晶硅膜4′和多晶硅膜4”在溝槽2內(nèi)被完全隔離。由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式3、5中說明的效果之外,還防止了各個導(dǎo)電膜彼此即多晶硅膜4′和多晶硅膜4”的干擾,能夠提高晶體管元件的穩(wěn)定性。因此,根據(jù)本實施方式的半導(dǎo)體器件,就能夠?qū)崿F(xiàn)工作穩(wěn)定性優(yōu)異的高品質(zhì)的半導(dǎo)體器件。
接著,使用附圖,說明如上所述的本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖55所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖55所示,在該氧化硅膜9上形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖56所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜,進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,并去除光刻膠21。圖57中示出了光刻膠21去除后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
形成溝槽2之后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化,去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖58所示,在溝槽2的內(nèi)壁上形成內(nèi)壁氧化膜即氧化硅膜3作為保護(hù)膜。這種氧化硅膜3例如以5nm~30nm左右的膜厚形成。
接著,如圖59所示,例如通過CVD法,在溝槽2的內(nèi)壁上及氮化硅膜10上以溝槽2的最小溝槽寬度的1/2以上的膜厚淀積沒有摻雜雜質(zhì)的多晶硅膜4。在此,在多晶硅膜4的膜厚為溝槽2的最小溝槽寬度的1/2以上的情況下,如圖59所示,在溝槽的溝槽寬度小的元件隔離70′、70”的區(qū)域中完全地填充多晶硅膜4。另一方面,在溝槽的溝槽寬度比多晶硅的膜厚的2倍大的元件隔離70的區(qū)域中,如圖59所示,在溝槽的底部和側(cè)壁部處淀積多晶硅膜4。在此,在本實施方式中,以比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總厚度更薄的膜厚淀積多晶硅膜4。此情況下,在溝槽2的大致中央部處不填充多晶硅膜4,成為形成空隙的狀態(tài)。
例如,在溝槽2的最小溝槽寬度為200nm的情況下,以120~200nm左右的膜厚淀積摻磷的多晶硅膜4。此外,例如當(dāng)?shù)矸e的多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度300nm以下的溝槽2中的溝區(qū)域中,完全地填充多晶硅膜4。另一方面,例如,在多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度300nm以上的溝槽2中,在溝槽部的底部和側(cè)壁上淀積多晶硅膜4。而且,此情況下,在溝槽2的大致中央部處不填充多晶硅膜4,成為形成空隙的狀態(tài)。
淀積多晶硅膜4之后,使用CMP法,對多晶硅膜4的表面進(jìn)行研磨,如圖60所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻進(jìn)行蝕刻,如圖61所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。此時,由于在溝槽寬度寬的溝槽部去除了底部中央的多晶硅膜4,所以僅在溝槽的側(cè)壁部殘留多晶硅膜4。即,在本實施方式中,以比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總厚度更薄的膜厚淀積多晶硅膜4。由此,在本實施方式中,如圖61所示,在溝槽的溝槽寬度比多晶硅的膜厚的2倍大的元件隔離70的區(qū)域中,成為在溝槽2的大致中央部沒有填充多晶硅膜4,露出溝槽底面的氧化硅膜3的狀態(tài)。
接著,利用CVD(化學(xué)汽相淀積,chemical vapor deposition)法,如圖62所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如可使用高密度等離子體(High-density plasma)CVD(chemical vapor deposition)法(在下文中,稱為HDP CVD法)。
然后,在淀積氧化硅膜5之后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖63所示,在進(jìn)行氧化硅膜5的平坦化的同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。此時,在溝槽2的溝槽寬度比多晶硅膜4的2倍寬的元件隔離70的區(qū)域中,在由存在于溝槽2內(nèi)側(cè)壁的多晶硅膜4形成的溝槽2′中也填充覆蓋氧化膜11。即,變成氧化硅膜5和氧化硅膜3在溝槽2底面的大致中央部相連。
接著,為了調(diào)節(jié)溝槽型元件隔離高度,例如,如圖64所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸去除氮化硅膜10。并且,例如,如圖65所示,通過使用氫氟酸去除氧化硅膜9來完成溝槽型元件隔離70、70′、70”。
接著,使用照相制版技術(shù),如圖66所示,形成開口成為p阱區(qū)16區(qū)域的抗蝕劑22。然后,將該抗蝕劑作為掩膜,改變能量,多段地注入硼(B)離子。作為此時的注入條件的一個例子,例如條件為在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通過此注入,就形成了其下端比溝槽2的下面更深的p阱區(qū)16。此外,此時,由于同時還在p阱區(qū)16的多晶硅膜4中注入硼(B)離子,所以形成多晶硅膜4′。
接著,使用照相制版技術(shù),如圖67所示,形成開口成為n阱區(qū)17區(qū)域的抗蝕劑23。然后,將該抗蝕劑作為掩膜,改變能量,多段地注入磷(P)離子。作為此時的注入條件的一個例子,例如條件為在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通過此注入,就形成了其下端比溝槽2的下面更深的n阱區(qū)17。此外,此時,由于同時還在n阱區(qū)17的多晶硅膜4中注入磷(P)離子,所以形成多晶硅膜4”。
而且,完成p阱區(qū)16、n阱區(qū)17之后,按照現(xiàn)有公知的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管,Metal Oxide Semiconductor Field Effect Transistor)的形成工序,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。
然后,采用離子注入法調(diào)整注入量和注入能量,由此相對于柵電極7自對準(zhǔn)地形成低濃度的雜質(zhì)擴(kuò)散層,并且,在柵電極7的側(cè)壁上形成側(cè)墻15后,通過直到比低濃度的雜質(zhì)擴(kuò)散層深的位置形成高濃度的雜質(zhì)擴(kuò)散層,來形成源漏擴(kuò)散層8。在此,本實施方式中,調(diào)整源漏區(qū)域的下端,以使其在溝槽2的側(cè)壁部比填充到溝槽2內(nèi)的多晶硅膜4的表面高度低。此外,此時,使用照相制版技術(shù),通過區(qū)分導(dǎo)入的雜質(zhì)的導(dǎo)電類型,在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。由此,就能夠制造出圖54所示的半導(dǎo)體器件。
在如上所述的本實施方式的半導(dǎo)體器件的制造方法中,作為p型摻雜的p型多晶硅膜4′形成p阱區(qū)16的溝槽2內(nèi)的多晶硅,作為n型摻雜的n型多晶硅膜4”形成n阱區(qū)17的溝槽2內(nèi)的多晶硅。而且,在溝槽型元件隔離70中,在溝槽2內(nèi)完全隔離、形成導(dǎo)電類型不同的多晶硅膜4′和多晶硅膜4”。由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式1、5中說明的效果之外,還防止了各個導(dǎo)電膜彼此即多晶硅膜4′和多晶硅膜4”的干擾,能夠提高晶體管元件的穩(wěn)定性。因此,根據(jù)本實施方式的半導(dǎo)體器件的制造方法,能夠制造出工作的穩(wěn)定性優(yōu)異的高品質(zhì)的半導(dǎo)體器件。
實施方式7圖68是表示本發(fā)明的實施方式7的半導(dǎo)體器件的簡略結(jié)構(gòu)的剖面圖。在此半導(dǎo)體器件中,在半導(dǎo)體基板中形成導(dǎo)入了p型雜質(zhì)的p阱區(qū)16及導(dǎo)入了n型雜質(zhì)的n阱區(qū)17。在設(shè)置于p阱區(qū)16內(nèi)及n阱區(qū)17內(nèi)溝槽2內(nèi),具有隔著氧化硅膜3配置了作為導(dǎo)電膜的多晶膜4的薄型的溝槽型元件隔離70、70′、70”。在此,在溝槽型元件隔離70′、70”中,遍及溝槽2內(nèi)的底面上的整個溝槽寬度在整個表面上配置了多晶硅膜4。此外,在溝槽型元件隔離70中,配置在溝槽2內(nèi)的多晶硅膜4(4′、4”)僅被配置在溝槽2內(nèi)的底面上的側(cè)壁側(cè)上,而不在溝槽2內(nèi)的底面上的大致中央部附近進(jìn)行配置。
此外,在溝槽型元件隔離70、70′、70”中,在多晶硅膜4之上,形成由利用CVD法形成的氧化硅膜制成的覆蓋氧化膜11。因此,此溝槽型元件隔離70、70′、70”中,就不會在覆蓋氧化膜11中存在鳥嘴。
此外,在元件的有源區(qū)中,在硅基板1上隔著柵極絕緣膜6形成柵電極7,并形成了由隔著柵電極7之下的溝道區(qū)域相對于柵電極自對準(zhǔn)地形成的低濃度的雜質(zhì)擴(kuò)散層、和直至比此深的位置相對于柵電極和側(cè)墻自對準(zhǔn)地形成的高濃度的雜質(zhì)擴(kuò)散層構(gòu)成的源漏擴(kuò)散層8。按照以上結(jié)構(gòu),在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。
然后,在溝槽型元件隔離70、70′、70”上、柵電極7上及源漏擴(kuò)散層8上形成層間絕緣膜12,通過在該層間絕緣膜12上形成的接觸13,它們與布線層14連接。
再有,在圖68及以下示出的附圖中,對于與在上述實施方式6中說明的圖54的半導(dǎo)體器件相同的部件,為了便于理解,賦予相同的符號,并省略詳細(xì)的說明。
在此,在溝槽型元件隔離70、70′、70”中,填充在溝槽2內(nèi)的多晶硅膜4的表面高度比硅基板1的表面低,且在溝槽的側(cè)壁部比高濃度的源漏擴(kuò)散層8的下端高。此外,溝槽型元件隔離70、70′、70”中的多晶硅膜4的高度不依賴于溝槽型元件隔離的寬度即溝槽2的溝槽寬度,在整個溝槽型元件隔離70、70′、70”中幾乎恒定。但是,由于后述的成膜或CMP、蝕刻等中的制造方法上的偏差,通常存在所殘留的多晶硅膜4的高度偏差±10%左右的情況。此外,詳細(xì)地,在p阱區(qū)16的溝槽2內(nèi)形成的多晶硅膜4就是p型導(dǎo)電膜即p型多晶硅膜4′,詳細(xì)地,在n阱區(qū)17的溝槽2內(nèi)形成的多晶硅膜4就是n型導(dǎo)電膜即n型多晶硅膜4”。
在如上所述的本實施方式的半導(dǎo)體器件中,p阱區(qū)16的溝槽2內(nèi)的多晶硅是p型摻雜的p型多晶硅膜4′,n型區(qū)域17的溝槽2內(nèi)的多晶硅是n型摻雜的n型多晶硅膜4”。而且,在溝槽型元件隔離70中,導(dǎo)電類型不同的多晶硅膜4′和多晶硅膜4”在溝槽2內(nèi)被完全隔離。由此,這些多晶硅膜4(4′、4”)通過各個接觸13連接到布線層14,能夠固定為不同的電位。
由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式3、5、6中說明的效果之外,還能在p阱區(qū)16內(nèi)的溝槽型元件隔離、n阱區(qū)17內(nèi)的溝槽型元件隔離中分別施加最合適的電壓,能夠進(jìn)一步實現(xiàn)溝槽型元件隔離的隔離特性。因此,根據(jù)本實施方式的半導(dǎo)體器件,就可實現(xiàn)隔離特性更優(yōu)異的高品質(zhì)的半導(dǎo)體器件。
再有,作為施加電位,例如在NMOS晶體管的情況下,優(yōu)選0~-1V左右,在PMOS晶體管的情況下,優(yōu)選0~1V左右,如實施方式3所述,優(yōu)選絕對值與電源電壓相等或在電源電壓以下。
接著,使用附圖,說明如上所述的本實施方式的半導(dǎo)體器件的制造方法。
首先,如圖69所示,對硅基板1的上表面進(jìn)行熱氧化,以例如5nm~30nm左右的膜厚形成氧化硅膜9。接著,如圖69所示,在該氧化硅膜9上形成例如50nm~200nm左右膜厚的氮化硅膜10。然后,使用照相制版技術(shù)及干法蝕刻技術(shù),如圖70所示,對將形成溝槽的部分加以開口的光刻膠21進(jìn)行構(gòu)圖。此后,將該光刻膠21用作掩膜進(jìn)行氮化硅膜10、氧化硅膜9及硅基板1的各向異性蝕刻,形成溝槽2,并去除光刻膠21。圖71中示出了光刻膠21去除后的狀態(tài)。在此,溝槽2的深度例如距基板表面深約150nm~500nm。
形成溝槽2之后,通過執(zhí)行該溝槽2的內(nèi)壁表面的熱氧化,去除該溝槽2的內(nèi)壁、即內(nèi)側(cè)面及底面的損傷部分,同時,如圖72所示,在溝槽2的內(nèi)壁上形成內(nèi)壁氧化膜即氧化硅膜3作為保護(hù)膜。這種氧化硅膜3例如以5nm~30nm左右的膜厚形成。
接著,如圖73所示,例如通過CVD法,在溝槽2的內(nèi)壁上及氮化硅膜10上以溝槽2的最小溝槽寬度的1/2以上的膜厚淀積沒有摻雜雜質(zhì)的多晶硅膜4。在此,在多晶硅膜4的膜厚為溝槽2的最小溝槽寬度的1/2以上的情況下,如圖73所示,在溝槽的溝槽寬度小的元件隔離70′、70”的區(qū)域中完全地填充多晶硅膜4。另一方面,在溝槽的溝槽寬度比多晶硅的膜厚的2倍大的元件隔離70的區(qū)域中,如圖73所示,在溝槽的底部和側(cè)壁部淀積多晶硅膜4。在此,在本實施方式中,以比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總厚度更薄的膜厚淀積多晶硅膜4。此情況下,在溝槽2的大致中央部不填充多晶硅膜4,成為形成空隙的狀態(tài)。
例如,在溝槽2的最小溝槽寬度為200nm的情況下,以120~200nm左右的膜厚淀積摻磷的多晶硅膜4。此外,例如淀積的多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度300nm以下的溝槽2中的溝區(qū)域中,完全地填充多晶硅膜4。另一方面,例如,在多晶硅膜4的膜厚為150nm的情況下,在溝槽寬度300nm以上的溝槽2中,在溝槽部的底部和側(cè)壁上淀積多晶硅膜4。而且,此情況下,在溝槽2的大致中央部處就不填充多晶硅膜4,成為形成空隙的狀態(tài)。
淀積多晶硅膜4之后,使用CMP法,對多晶硅膜4的表面進(jìn)行研磨,如圖74所示,去除氮化硅膜10上的多晶硅膜4。
接著,利用各向異性蝕刻進(jìn)行蝕刻,如圖75所示,調(diào)整多晶硅膜4的表面高度,以使其比硅基板1的表面高度低。此時,由于在溝槽寬度寬的溝槽部去除了底部中央的多晶硅膜4,所以僅在溝槽的側(cè)壁部殘留多晶硅膜4。即,在本實施方式中,以比溝槽2的深度和氮化硅膜10的膜厚與氧化硅膜9的膜厚的總厚度更薄的膜厚淀積多晶硅膜4。由此,在本實施方式中,如圖75所示,在溝槽的溝槽寬度比多晶硅的膜厚的2倍大的元件隔離70的區(qū)域中,成為在溝槽2的大致中央部處沒有填充多晶硅膜4、露出溝槽底面的氧化硅膜3的狀態(tài)。
接著,利用CVD(化學(xué)汽相淀積,chemical vapor deposition)法,如圖76所示,淀積氧化硅膜5以便填埋溝槽2。作為CVD法,例如可使用高密度等離子體(High-density plasma)CVD(chemical vapor deposition)法(在下文中,稱為HDP CVD法)。
然后,在淀積氧化硅膜5之后,將氮化硅膜10作為停止層,利用CMP法,對氧化硅膜5的整個表面進(jìn)行研磨,如圖77所示,在進(jìn)行氧化硅膜5的平坦化的同時,通過去除在氮化硅膜10上形成的氧化硅膜5來形成覆蓋氧化膜11。此時,在溝槽2的溝槽寬度比多晶硅膜4的2倍寬的元件隔離70的區(qū)域中,在由存在于溝槽2內(nèi)側(cè)壁的多晶硅膜4形成的溝槽2′中也填充覆蓋氧化膜11。即,變成氧化硅膜5和氧化硅膜3在溝槽2底面的大致中央部相連。
接著,為了調(diào)節(jié)溝槽型元件隔離高度,例如,如圖78所示,通過使用氫氟酸去除溝槽2內(nèi)的覆蓋氧化膜11(氧化硅膜5)表面的一部分,來調(diào)整覆蓋氧化膜11(氧化硅膜5)的表面高度。接著,例如,使用熱磷酸去除氮化硅膜10。并且,例如,如圖79所示,通過使用氫氟酸去除氧化硅膜9來完成溝槽型元件隔離70、70′、70”。
接著,使用照相制版技術(shù),如圖80所示,形成開口成為p阱區(qū)16區(qū)域的抗蝕劑22。然后,將該抗蝕劑作為掩膜,改變能量,多段地注入硼(B)離子。作為此時的注入條件的一個例子,例如條件為在300KeV下1×1013cm2、在100KeV下6×1012cm2、在10KeV下1×1013cm2。通過此注入,形成其下端比溝槽2的下面更深的p阱區(qū)16。此外,此時,由于同時還在p阱區(qū)16的多晶硅膜4中注入硼(B)離子,所以形成多晶硅膜4′。
接著,使用照相制版技術(shù),如圖81所示,形成開口成為n阱區(qū)17的區(qū)域的抗蝕劑23。然后,將該抗蝕劑作為掩膜,改變能量,多段地注入磷(P)離子。作為此時的注入條件的一個例子,例如條件為在600KeV下1×1013cm2、在300KeV下6×1012cm2、在30KeV下1×1013cm2。通過此注入,形成其下端比溝槽2的下面更深的n阱區(qū)17。此外,此時,由于同時還在n阱區(qū)17的多晶硅膜4中注入磷(P)離子,所以形成多晶硅膜4”。
然后,完成p阱區(qū)16、n阱區(qū)17之后,按照現(xiàn)有公知的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管,Metal Oxide Semiconductor Field Effect Transistor)的形成工序,在硅基板1上形成柵極絕緣膜6,在該柵極絕緣膜6上淀積柵電極材料、例如多晶硅或鎢硅化物等,通過構(gòu)圖形成柵電極7。
然后,采用離子注入法,調(diào)整注入量和注入能量,由此,相對于柵電極7自對準(zhǔn)地形成低濃度的雜質(zhì)擴(kuò)散層,并且,在柵電極7的側(cè)壁上形成側(cè)墻15后,通過直到比低濃度的雜質(zhì)擴(kuò)散層深的位置形成高濃度的雜質(zhì)擴(kuò)散層,來形成源漏擴(kuò)散層8。在此,本實施方式中,調(diào)整源漏區(qū)域的下端,以使其在溝槽的側(cè)壁部處比填充到溝槽內(nèi)的多晶硅膜4的表面高度低。然后,如圖82所示,形成側(cè)墻15。此外,此時,使用照相制版技術(shù),通過區(qū)分導(dǎo)入的雜質(zhì)的導(dǎo)電類型,在p阱區(qū)16中形成NMOS晶體管,在n阱區(qū)17中形成PMOS晶體管。
接著,在硅基板1上形成由氧化硅膜、或氧化硅膜和氮化硅膜的層疊膜組成的層間絕緣膜12,如圖83所示,形成深達(dá)柵電極7、源漏擴(kuò)散層8、填充在溝槽型元件隔離70、70′、70”內(nèi)的多晶硅膜4的接觸孔13。然后,在接觸孔13內(nèi)填充例如鎢作為插塞材料,通過鑲嵌法形成布線層14,由此,就能夠制造出圖68所示的半導(dǎo)體器件。
在如上所述的本實施方式的半導(dǎo)體器件的制造方法中,作為p型摻雜的p型多晶硅膜4′形成p阱區(qū)16的溝槽2內(nèi)的多晶硅,作為n型摻雜的n型多晶硅膜4”形成n阱區(qū)17的溝槽2內(nèi)的多晶硅。而且,在溝槽型元件隔離70中,在溝槽2內(nèi)完全隔離、形成導(dǎo)電類型不同的多晶硅膜4′和多晶硅膜4”。并且,通過各個接觸13將這些多晶硅膜4(4′、4”)連接到布線層14,能夠固定為不同的電位。
由此,在本實施方式的半導(dǎo)體器件中,除上述實施方式3、5、6中說明的效果之外,還能在p阱區(qū)16內(nèi)的溝槽型元件隔離、n阱區(qū)17內(nèi)的溝槽型元件隔離中分別施加最合適的電壓,能夠進(jìn)一步實現(xiàn)溝槽型元件隔離的隔離特性。因此,根據(jù)本實施方式的半導(dǎo)體器件的制造方法,能夠制造出隔離特性更優(yōu)異的高品質(zhì)的半導(dǎo)體器件。
再有,就導(dǎo)電層的電位固定區(qū)域而言,也可以執(zhí)行僅p阱區(qū)16區(qū)域內(nèi)的導(dǎo)電層和n阱區(qū)17區(qū)域內(nèi)的導(dǎo)電層的任意一部分的電位固定。此外,對于導(dǎo)電層的電位固定區(qū)域而言,在同一芯片內(nèi),也可以將執(zhí)行電位固定的區(qū)域和成為浮置的區(qū)域集成在一起。例如,在周邊電路的微細(xì)隔離區(qū)域中,執(zhí)行電位固定,在沒有形成接觸的空間的存儲單元區(qū)域中,成為浮置。
圖84是表示溝槽2內(nèi)的導(dǎo)電膜和布線的連接形態(tài)的變化例的剖面圖。在圖84中,連接作為導(dǎo)電層的多晶硅膜4和布線層14的接觸13被形成在作為溝槽2內(nèi)的導(dǎo)電膜的多晶硅膜4上部的至少一部分和該多晶硅膜4的側(cè)壁的一部分之上。由此,就能夠增大構(gòu)成接觸13的插塞材料(導(dǎo)電膜)和作為溝槽2內(nèi)的導(dǎo)電膜的多晶硅膜4的接觸面積,并能夠穩(wěn)定地進(jìn)行電連接。此外,與僅在多晶硅膜4的上面連接接觸13的插塞材料(導(dǎo)電膜)和溝槽2內(nèi)的多晶硅膜4的情況比較,能夠減少接觸13與溝槽2內(nèi)的多晶硅膜4重合的區(qū)域,能夠減少半導(dǎo)體芯片的面積,能夠?qū)崿F(xiàn)半導(dǎo)體芯片的小型化。
此外,圖85是表示接觸13的配置例的平面圖。在圖85中,與圖84的情況相同,連接作為溝槽2內(nèi)的導(dǎo)電層的多晶硅膜4(4′、4”)和布線層14的接觸13被形成在多晶硅膜4(4′、4”)上部的至少一部分和該多晶硅膜4(4′、4”)側(cè)壁的一部分之上。而且,在此例中,接觸13在溝槽2的邊方向上不位于同一線上。即,當(dāng)然在溝槽2的長邊方向(圖85中的X方向)上不位于同一線上,在溝槽2的短邊方向(在圖85中Y方向)上部位于同一線上。通過這樣的結(jié)構(gòu),就能夠減少接觸13的形成導(dǎo)致的區(qū)域惡化(的發(fā)生。再有,在圖85中,是透過布線層14、層間絕緣膜12及覆蓋氧化膜11的一部分所觀看到的附圖。
如上所述,本發(fā)明的半導(dǎo)體器件的制造方法適用于具有溝槽型元件隔離的半導(dǎo)體器件的制造,特別地,適用于為了防止鄰接元件的電位隔著填埋的氧化膜給其它節(jié)點造成影響而將導(dǎo)電膜埋入元件隔離溝內(nèi)的半導(dǎo)體器件的制造。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法,在半導(dǎo)體基板上形成有溝槽型的元件隔離,其特征在于,該制造方法包括在上述基板上形成第1層的第1層形成工序;蝕刻上述第1層和基板以形成溝槽的溝槽形成工序;熱氧化上述溝槽的內(nèi)壁的熱氧化工序;在包含上述溝槽內(nèi)的上述半導(dǎo)體基板上淀積該溝槽的溝槽寬度的1/2以上膜厚的第1導(dǎo)電膜的導(dǎo)電膜淀積工序;利用CMP法去除上述第1層上的第1導(dǎo)電膜、并僅在上述溝槽內(nèi)殘留上述第1導(dǎo)電膜的導(dǎo)電膜去除工序;各向異性蝕刻上述溝槽內(nèi)的上述第1導(dǎo)電膜,將該導(dǎo)電膜的高度調(diào)整得比上述基板的表面高度低的調(diào)整工序;利用CVD法在上述第1導(dǎo)電膜上淀積絕緣膜,并填埋上述溝槽內(nèi)的上述第1導(dǎo)電膜的上部的絕緣膜淀積工序;利用CMP法對上述絕緣膜進(jìn)行平坦化的平坦化工序;和去除上述第1層的去除工序。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,在上述去除工序后還包括對上述半導(dǎo)體基板上進(jìn)行氧化,形成半導(dǎo)體氧化物絕緣膜的工序;在上述半導(dǎo)體氧化物絕緣膜上形成第2導(dǎo)電膜的工序;構(gòu)圖上述第2導(dǎo)電膜和上述半導(dǎo)體氧化物絕緣膜的工序;在距上述半導(dǎo)體基板表面第1深度的區(qū)域,相對于上述第2導(dǎo)電膜自對準(zhǔn)地形成第1濃度的雜質(zhì)擴(kuò)散層的工序;在上述第2導(dǎo)電膜的側(cè)壁上形成側(cè)墻的工序;和在距上述半導(dǎo)體基板表面比第1深度更深的第2深度的區(qū)域中,相對于上述第2導(dǎo)電膜和上述側(cè)墻,自對準(zhǔn)地形成比上述第1濃度更高的第2濃度的雜質(zhì)擴(kuò)散層,使其下端在上述溝槽側(cè)壁部比上述第1導(dǎo)電膜上端的高度低的工序。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,在上述去除工序后還包括在上述半導(dǎo)體基板上形成層間絕緣膜的工序;在上述層間絕緣膜中形成深達(dá)上述第1導(dǎo)電膜的接觸孔的工序;在上述接觸孔中填埋第3導(dǎo)電膜的工序;和在上述層間絕緣膜上形成布線層以便與上述第3導(dǎo)電膜連接的工序。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,上述調(diào)整工序包括通過減弱上述各向異性蝕刻的各向異性,來使上述第1導(dǎo)電膜的上表面成為凹狀的工序。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,在上述平坦化工序和上述去除工序之間包括蝕刻上述絕緣膜以調(diào)整該絕緣膜的高度的工序。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,上述半導(dǎo)體基板是硅基板,上述第1層是氮化硅膜。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件的制造方法,其特征在于,作為上述第1導(dǎo)電膜,使用選自由金屬膜、金屬氮化膜、或添加了摻雜劑的非單晶硅膜組成的組群中的膜。
8.一種半導(dǎo)體器件的制造方法,在半導(dǎo)體基板上形成有溝槽型的元件隔離,其特在于,該制造方法包括在上述半導(dǎo)體基板上形成第1層的第1層形成工序;蝕刻上述第1層和基板以形成溝槽的溝槽形成工序;熱氧化上述溝槽的內(nèi)壁的熱氧化工序;在包含上述溝槽內(nèi)的上述半導(dǎo)體基板上淀積半導(dǎo)體膜以便填埋該溝槽的半導(dǎo)體膜淀積工序;利用CMP法去除上述第1層上的半導(dǎo)體膜、并僅在上述溝槽內(nèi)殘留上述半導(dǎo)體膜的半導(dǎo)體膜去除工序;各向異性蝕刻上述溝槽內(nèi)的上述半導(dǎo)體膜以將該半導(dǎo)體膜的高度調(diào)整得比上述基板的表面高度低的調(diào)整工序;利用CVD法在上述半導(dǎo)體膜上淀積絕緣膜,并填埋上述溝槽內(nèi)的上述半導(dǎo)體膜的上部的絕緣膜淀積工序;利用CMP法對上述絕緣膜進(jìn)行平坦化的平坦化工序;去除上述第1層的去除工序;和在距上述基板表面比上述溝槽的底面深的深度的區(qū)域處形成雜質(zhì)擴(kuò)散層,并將雜質(zhì)導(dǎo)入到上述半導(dǎo)體膜以作為第1導(dǎo)電膜的雜質(zhì)層形成工序。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,在上述去除工序后還包括對上述半導(dǎo)體基板上進(jìn)行氧化以形成半導(dǎo)體氧化物絕緣膜的工序;在上述半導(dǎo)體氧化物絕緣膜上形成第2導(dǎo)電膜的工序;構(gòu)圖上述第2導(dǎo)電膜和上述半導(dǎo)體氧化物絕緣膜的工序;在距上述半導(dǎo)體基板表面第1深度的區(qū)域,相對于上述第2導(dǎo)電膜自對準(zhǔn)地形成第1濃度的雜質(zhì)擴(kuò)散層的工序;在上述第2導(dǎo)電膜的側(cè)壁上形成側(cè)墻的工序;和在距上述半導(dǎo)體基板表面比第1深度更深的第2深度的區(qū)域中,相對于上述第2導(dǎo)電膜和上述側(cè)墻,自對準(zhǔn)地形成比上述第1濃度更高的第2濃度的雜質(zhì)擴(kuò)散層,使其下端在上述溝槽側(cè)壁部比上述第1導(dǎo)電膜上端的高度低的工序。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,上述半導(dǎo)體基板具有第1區(qū)域和第2區(qū)域,上述雜質(zhì)層形成工序包括在上述第1區(qū)域內(nèi)形成第1導(dǎo)電類型的雜質(zhì)擴(kuò)散層的工序;和在上述第2區(qū)域內(nèi)形成第2導(dǎo)電類型的雜質(zhì)擴(kuò)散層的工序。
11.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,上述半導(dǎo)體器件具有第1區(qū)域和第2區(qū)域,上述調(diào)整工序包括通過去除上述溝槽底面上的大致中央部的上述半導(dǎo)體膜來使上述半導(dǎo)體膜殘留在上述溝槽側(cè)壁附近,上述雜質(zhì)層形成工序包括在上述第1區(qū)域內(nèi)形成第1導(dǎo)電類型的雜質(zhì)擴(kuò)散層的工序;和在上述第2區(qū)域內(nèi)形成第2導(dǎo)電類型的雜質(zhì)擴(kuò)散層的工序,使上述第1導(dǎo)電類型的雜質(zhì)擴(kuò)散層和第2導(dǎo)電類型的雜質(zhì)擴(kuò)散層的邊界位于殘留在上述溝槽的側(cè)壁附近的半導(dǎo)體膜之間。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,在上述去除工序后,包括在上述半導(dǎo)體基板上形成層間絕緣膜的工序;在上述層間絕緣膜中形成深達(dá)上述第1導(dǎo)電膜的接觸孔的工序;在上述接觸孔中填埋第3導(dǎo)電膜的工序;和在上述層間絕緣膜上形成布線層以便與上述第3導(dǎo)電膜連接的工序。
13.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,在上述平坦化工序和上述去除工序之間包括蝕刻上述絕緣膜以調(diào)整該絕緣膜的高度的工序。
14.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,上述半導(dǎo)體基板是硅基板,上述第1層是氮化硅膜。
15.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件的制造方法,其特征在于,作為上述半導(dǎo)體膜,使用非單晶硅膜。
16.一種半導(dǎo)體器件,其特征在于,包括半導(dǎo)體基板;設(shè)置在上述半導(dǎo)體基板上的半導(dǎo)體元件;和電隔離上述半導(dǎo)體元件的多個溝槽型的元件隔離,上述元件隔離具有設(shè)置在上述半導(dǎo)體基板表面的溝槽;設(shè)置在上述溝槽的內(nèi)壁面上的第1絕緣膜;在比上述溝槽內(nèi)的上述基板的表面高度低的位置,沿上述溝槽的側(cè)壁隔著上述第1絕緣膜而設(shè)置的導(dǎo)電膜;和在上述導(dǎo)電膜的上部填埋上述溝槽內(nèi)的第2絕緣膜,在上述溝槽底部的大致中央部,隔離上述導(dǎo)電膜,并使上述第1絕緣膜和第2絕緣膜相連。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件,其特征在于,包括在上述半導(dǎo)體基板上覆蓋上述半導(dǎo)體元件及上述溝槽型的元件隔離的層間絕緣膜;設(shè)置在上述層間絕緣膜上的布線層;和設(shè)置在上述層間絕緣膜中的接觸,上述導(dǎo)電膜通過上述接觸連接到上述布線層。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件,其特征在于,連接到上述布線層的上述導(dǎo)電膜的電位被固定;根據(jù)上述導(dǎo)電膜的配置區(qū)域,上述被固定的電位不同。
19.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件,其特征在于,在上述導(dǎo)電膜的側(cè)面連接上述接觸。
20.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件,其特征在于,上述接觸在上述溝槽的邊方向上不位于同一線上。
21.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件,其特征在于,上述導(dǎo)電膜是選自金屬膜、金屬氮化膜或添加了摻雜劑的非單晶硅膜組成的群組的膜。
22.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件,其特征在于,包括在上述半導(dǎo)體基板上由上述溝槽規(guī)定的有源區(qū);在上述有源區(qū)上形成的柵極絕緣膜;在上述柵極絕緣膜上形成的柵電極;隔著上述柵電極下部的溝道區(qū)域,在距上述半導(dǎo)體基板表面第1深度的區(qū)域中相對于上述柵電極自對準(zhǔn)地形成的第1濃度的雜質(zhì)擴(kuò)散層;在上述柵電極的側(cè)壁上形成的側(cè)墻;和在距上述半導(dǎo)體基板表面比上述第1深度更深的第2深度的區(qū)域中,相對于上述柵電極和上述側(cè)墻自對準(zhǔn)地形成的、其下端在上述溝槽側(cè)部比上述第1導(dǎo)電膜上端的高度低的、比上述第1濃度更高的第2濃度的雜質(zhì)擴(kuò)散層。
23.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件,其特征在于,上述半導(dǎo)體器件包括具有第1導(dǎo)電類型的阱區(qū)的第1區(qū)域和具有第2導(dǎo)電類型的阱區(qū)的第2區(qū)域,上述第1區(qū)域和第2區(qū)域的邊界位于殘留在上述溝槽的側(cè)壁附近的導(dǎo)電膜之間。
24.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件,其特征在于,上述導(dǎo)電膜在上述第1區(qū)域處具有第1導(dǎo)電類型,在上述第2區(qū)域處具有第2導(dǎo)電類型。
25.一種半導(dǎo)體器件,其特征在于,包括半導(dǎo)體基板;設(shè)置在上述半導(dǎo)體基板上的半導(dǎo)體元件;和電隔離上述半導(dǎo)體元件的多個溝槽型的元件隔離,上述元件隔離具有設(shè)置在上述基板的表面上的溝槽;設(shè)置在上述溝槽的內(nèi)壁面上的第1絕緣膜;在比上述溝槽內(nèi)的上述半導(dǎo)體基板的表面高度低的位置,以與上述溝槽的溝槽寬度無關(guān)的大致固定的表面高度,隔著上述絕緣膜而設(shè)置的導(dǎo)電膜;和在上述導(dǎo)電膜的上部,填埋上述溝槽內(nèi)的第2絕緣膜,在上述溝槽底面上的整個區(qū)域上設(shè)置了上述導(dǎo)電膜。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件,其特征在于,包括在上述半導(dǎo)體基板上覆蓋上述半導(dǎo)體元件及上述溝槽型的元件隔離的層間絕緣膜;設(shè)置在上述層間絕緣膜上的布線層;和設(shè)置在上述層間絕緣膜中的接觸,上述導(dǎo)電膜通過上述接觸連接到上述布線層。
27.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件,其特征在于,上述導(dǎo)電膜是選自金屬膜、金屬氮化膜或添加了摻雜劑的非單晶硅膜組成的群組的膜。
28.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件,其特征在于,包括在上述半導(dǎo)體基板上由上述溝槽規(guī)定的有源區(qū);在上述有源區(qū)上形成的柵極絕緣膜;在上述柵極絕緣膜上形成的柵電極;隔著上述柵電極下部的溝道區(qū)域,在距上述半導(dǎo)體基板表面第1深度的區(qū)域中相對于上述柵電極自對準(zhǔn)地形成的第1濃度的雜質(zhì)擴(kuò)散層;在上述柵電極的側(cè)壁上形成的側(cè)墻;和在距上述半導(dǎo)體基板表面比上述第1深度更深的第2深度的區(qū)域中,相對于上述柵電極和上述側(cè)墻自對準(zhǔn)地形成的、其下端在上述溝槽側(cè)部比上述第1導(dǎo)電膜上端的高度低的、比上述第1濃度更高的第2濃度的雜質(zhì)擴(kuò)散層。
29.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件,其特征在于,上述半導(dǎo)體器件包括具有第1導(dǎo)電類型的阱區(qū)的第1區(qū)域和具有第2導(dǎo)電類型的阱區(qū)的第2區(qū)域,上述第1區(qū)域和第2區(qū)域的邊界位于上述導(dǎo)電膜上。
30.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件,其特征在于,上述導(dǎo)電膜在上述第1區(qū)域處具有第1導(dǎo)電類型,在上述第2區(qū)域處具有第2導(dǎo)電類型。
全文摘要
一種用于高成品率地制造半導(dǎo)體器件的方法,該半導(dǎo)體器件能夠可靠地通過溝槽型的元件隔離進(jìn)行元件隔離、并且可有效地防止鄰接元件的電位對其它節(jié)點產(chǎn)生影響,該方法包括以下工序在基板上形成第1層的工序;蝕刻第1層和基板以形成溝槽的工序;熱氧化溝槽的內(nèi)壁的工序;在包含溝槽內(nèi)的基板上淀積該溝槽的溝槽寬度的1/2以上膜厚的第1導(dǎo)電膜的工序;利用CMP法去除第1層上的第1導(dǎo)電膜,僅在溝槽內(nèi)殘留第1導(dǎo)電膜的工序;各向異性蝕刻溝槽內(nèi)的第1導(dǎo)電膜,調(diào)整該導(dǎo)電膜的高度使其比基板的表面高度低的工序;利用CVD法在第1導(dǎo)電膜上淀積絕緣膜以便將其埋入溝槽內(nèi)的第1導(dǎo)電膜上部的工序;利用CMP法使絕緣膜平坦化的工序;以及去除第1層的工序。
文檔編號H01L23/52GK101069279SQ200580036518
公開日2007年11月7日 申請日期2005年10月18日 優(yōu)先權(quán)日2004年10月25日
發(fā)明者黑井隆, 堀田勝之, 北澤雅志, 石橋真人 申請人:株式會社瑞薩科技