專利名稱：基于共振隧穿器件的非易失性存儲器和sram的制作方法
背景技術(shù)：
量子力學(xué)規(guī)定量子系統(tǒng)的瞬時狀態(tài)是通過其可觀測量概率描述的。量子層的可觀測量一般包括能量、位置、動量以及角動量。因為瞬時狀態(tài)是用概率來描繪的，所以可觀測量沒有被賦予明確的值。相反，量子力學(xué)使用概率分布來預(yù)測這些值。概率分布給出基于瞬時測量獲得可能的結(jié)果的概率。但是存在與特定可觀測量的明確值相關(guān)聯(lián)的一些狀態(tài)。這些明確值被共同地稱為“特征態(tài)(eigenstate)”。
量子隧穿(tunneling)效應(yīng)是一種量子力學(xué)的過程，在這個過程中，具有較少能量的電子穿過具有較大能量的電場。當(dāng)電子接近具有較大能量的電場時，根據(jù)經(jīng)典力學(xué)理論，電子將被反彈。根據(jù)量子力學(xué)，一旦電子到達(dá)電場，電子定位于電場的另一端是存在著有限的概率的?；谠摳怕剩词闺娮拥哪芗壿^低，電子也將隧穿電場到達(dá)所述電場的另一端。
這些獨特的隧穿特性在現(xiàn)代電子學(xué)中是有用的。例如，一種共振隧穿二極管(以下簡稱“RTD”)已經(jīng)由德州儀器公司開發(fā)出來。這種RTD的隧穿特性允許其工作在幾種電學(xué)狀態(tài)下。因此，可通過單個部件(component)來表達(dá)數(shù)種邏輯狀態(tài)。然而，迄今為止，之前所有與隧穿相關(guān)的研究都集中在III-V族半導(dǎo)體化合物上。
現(xiàn)有技術(shù)圖1圖示了浮動?xùn)艠O晶體管100，所述浮動?xùn)艠O晶體管是另一種利用隧穿的器件。浮動?xùn)艠O晶體管100由源極101和漏極102構(gòu)成。在源極101與漏極102之間是四個不同的層。柵極電極103是頂層。阻擋層104為第二層。浮動?xùn)艠O105是第三層。隧穿氧化物106是第四層。
一般來說，浮動?xùn)艠O晶體管100是通過使電子從源極101到漏極102流動來實現(xiàn)編程的。為了便于編程，可對柵極電極103加載大的電壓，使電子流入浮動?xùn)艠O105。要擦除，在控制柵極103與源極101之間設(shè)置大的電壓差。通過量子隧穿，電子被移出。
如圖所示，浮動?xùn)艠O晶體管100需要高的工作電壓。這種高電壓是一個問題，因為它對隧穿氧化物的完整性形成威脅，并可損害隧穿物質(zhì)。此外，隧穿氧化物易于發(fā)生意外隧穿現(xiàn)象，這使器件不可靠。
現(xiàn)有技術(shù)圖2表示了另一種采用隧穿技術(shù)的器件，叫做“氮化物只讀存儲器(NROM)”器件150。NROM單元(cell)是一種n溝道MOSFET器件，其中的柵極電介質(zhì)被替換成俘獲材料。通過溝道熱空穴注入實現(xiàn)編程。通過帶隧穿熱空穴注入來進(jìn)行擦除。如圖所示，NROM150由與源極152和漏極153耦合的氧化物層156組成。Si3N4層155(俘獲層)夾在氧化物層156與SiO2層154(頂層)之間。氧化物層是隧穿層，并且通常為SiO2。示出的NROM需要高電壓來對儲存裝置編程以及從儲存裝置擦除位(bit)。因此，NROM是有問題的，因為它易受嚴(yán)重的短溝道效應(yīng)的影響。
現(xiàn)有技術(shù)圖3表示一種基于硅-氧化物-氮化物-氧化物-硅(SONOS)的NAND器件。如圖所示，基于SONOS的NAND堆疊(stack)200由夾在Al2O3層202與SiO2層203之間的Si3N4層201組成。Si3N4層201是俘獲層，而SiO2層203是隧穿層。如圖所示，基于SONOS的NAND堆疊200存在與NROM一樣的問題，工作電壓高，易受短溝道效應(yīng)的影響。
另一個已經(jīng)應(yīng)用隧穿的例子是靜態(tài)隨機(jī)存取存儲器器件(以下簡稱“SRAM”)。典型地，SRAM中的每一個位被儲存于四個晶體管上。這些晶體管形成兩個交叉耦合的具有兩個穩(wěn)定狀態(tài)的換向器(inverter)。這兩個穩(wěn)定狀態(tài)對應(yīng)于0和1。雖然這種方法可有效地儲存位，但是使用多個晶體管在空間、功率、速度和價格上來看成本高。
使用縱向集成的多峰值RTD的多值SRAM單元已經(jīng)被用來代替典型的SRAM器件。采用多峰值RTD減小了尺寸和功耗并提高速度。然而，該工藝昂貴，而且多值SRAM單元與基于硅的CMOS不兼容。
所需要的是利用替代性化合物來構(gòu)成共振隧穿器件的器件。進(jìn)一步說，所需要的是執(zhí)行與隧穿氧化物相同功能卻沒有高電壓和不可靠性的器件。此外，所需要的是在低電壓下工作且沒有嚴(yán)重的短溝道效應(yīng)的NMOS器件，所需要的是采用與基于硅的CMOS兼容的工藝的SRAM電路。

發(fā)明內(nèi)容
本發(fā)明教導(dǎo)一種包括替代性化合物的共振隧穿器件。進(jìn)一步說，本發(fā)明教導(dǎo)一種儲存器件、NROM、和基于SONOS的NAND。此外，本發(fā)明教導(dǎo)一種可以使用與基于硅的CMOS兼容的工藝來制造的SRAM電路。
在一個實施方案中，一種共振隧穿器件包括第一帶隙、第二帶隙以及第三帶隙。所述第三帶隙被夾在所述第一帶隙和所述第二帶隙之間。所述第一帶隙和所述第二帶隙比所述第三帶隙大，因而促進(jìn)共振隧穿。
在額外的實施方案中，所述第一和/或第二帶隙可以是SiO2或Ai3O4。所述第三帶隙可以是多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、錫、鈦、ZrN、WN、鉬、MoN或MoSi。在進(jìn)一步的實施方案中，所述第一、第二和第三帶隙可以是各種適于促進(jìn)共振隧穿的材料。
在本發(fā)明的另一個實施方案中，公開了一種儲存器件。該儲存器件包括源極、共振隧穿勢壘、漏極、浮動?xùn)艠O、阻擋層和柵極電極。所述共振隧穿勢壘耦合到所述源極和漏極。所述浮動?xùn)艠O夾在所述共振隧穿勢壘與所述阻擋層之間。所述阻擋層夾在所述浮動?xùn)艠O與所述柵極電極之間。在額外的實施方案中，所述共振隧穿勢壘可與上面公開的實施方案相同，或者可以是任何其他適于促進(jìn)共振隧穿的器件。在進(jìn)一步的實施方案中，所述阻擋層可為薄氧化物膜。并且，在其他實施方案中，所述器件可被用來實現(xiàn)閃存存儲器、NAND、NOR、NROM和/或MirrorBit。
在可替換的實施方案中，本發(fā)明公開了一種SRAM電路。該SRAM電路包括具有源極、柵極和漏極的晶體管。所述SRAM電路還包括耦合到所述晶體管的所述源極的位線(bitline)和耦合到所述晶體管的所述柵極的字線(wordline)。共振隧穿器件被耦合到所述漏極和負(fù)載。在額外的實施方案中，所述共振隧穿器件可與上面公開的實施方案類似，或者可以是任何其他適于促進(jìn)共振隧穿的器件。此外，所述負(fù)載可根據(jù)所述電路意圖和/或期望的使用而不同，并可包括但不限于電阻性負(fù)載、電流源和共振隧穿負(fù)載。
在進(jìn)一步的實施方案中，公開了一種NORM儲存器件。在某個實施方案中，所述NROM器件包括頂層、共振隧穿勢壘層、小帶隙俘獲層、源極和漏極。所述共振隧穿勢壘層耦合到所述源極和所述漏極。另外，所述小帶隙俘獲層夾在所述頂層與所述共振隧穿勢壘層之間。在可替換的實施方案中，所述小帶隙俘獲層可為TaO或BTiO。然而，在進(jìn)一步的實施方案中，所述小帶隙俘獲層可以是任何適于促進(jìn)共振隧穿的材料。另外，在某些實施方案中，所述頂層可為SiO2。在其他實施方案中，所述共振隧穿勢壘層可與上面公開的實施方案類似，或者可以為任何其他適于促進(jìn)共振隧穿的器件。
在額外的實施方案中，本發(fā)明公開了一種基于SONOS的NAND堆疊。該基于SONOS的NAND堆疊包括頂層、共振隧穿勢壘層和小帶隙俘獲層。所述小帶隙俘獲層夾在所述頂層與所述共振隧穿勢壘層之間。在其他實施方案中，所述小帶隙俘獲層可以是TaO或BTiO，而所述頂層可以是SiO2。然而，在進(jìn)一步的實施方案中，所述小帶隙俘獲層可以是任何適于促進(jìn)共振隧穿的材料。在額外的實施方案中，所述共振隧穿勢壘層可與上面公開的實施方案類似，或者可以為任何其他適于促進(jìn)共振隧穿的器件。在再一個實施方案中，所述基于SONOS的NAND器件可以與如上面公開的所述SRAM電路一起被集成電路中。
如前面以及在對于本領(lǐng)域技術(shù)人員來說清楚的可替換的實施方案中所描述的，在各種器件中以各種材料來實現(xiàn)共振隧穿可以解決現(xiàn)有技術(shù)中出現(xiàn)的問題。


圖1圖示現(xiàn)有技術(shù)中的浮動?xùn)艠O晶體管。
圖2圖示現(xiàn)有技術(shù)中的NROM。
圖3圖示現(xiàn)有技術(shù)中的基于SONOS的NAND堆疊。
圖4圖示具有共振隧穿勢壘的浮動?xùn)艠O晶體管。
圖5圖示共振隧穿勢壘。
圖5A圖示共振隧穿勢壘的另一種實施方案。
圖6圖示共振隧穿勢壘與單氧化物層比較的圖。
圖7圖示共振隧穿勢壘的半導(dǎo)體譜帶(band)圖。
圖8圖示具有小帶隙俘獲材料和共振隧穿勢壘的NROM。
圖9圖示基于SONOS的NAND堆疊。
圖10圖示具有電阻性負(fù)載和共振隧穿器件的SRAM電路。
圖11圖示圖10中圖示的SRAM電路的圖。
圖12圖示具有電流源負(fù)載和共振隧穿器件的SRAM電路。
圖13圖示在圖12中圖示的SRAM電路的圖。
圖14圖示具有共振隧穿負(fù)載和共振隧穿器件的SRAM電路。
圖15圖示圖14中所圖示的SRAM電路的圖。
圖16圖示每單元包括兩位的SRAM電路的圖。
圖17圖示電壓調(diào)度圖。
圖18圖示無負(fù)載的SRAM電路。
圖19圖示具有電容器的SRAM電路。
圖20圖示集成電路的框圖。
具體實施例方式
本發(fā)明教導(dǎo)了各種器件、方法，以及本文中描述的或者根據(jù)本教導(dǎo)本領(lǐng)域技術(shù)人員將清楚的其他主題。本發(fā)明進(jìn)一步教導(dǎo)了各種實施方案、方面等，各具鮮明特點。適合于本發(fā)明的本領(lǐng)域技術(shù)人員可以具有電子工程、計算機(jī)科學(xué)、計算機(jī)工程等背景。
本發(fā)明教導(dǎo)了可用于制造共振隧穿器件的替代性化合物。另外，本發(fā)明教導(dǎo)了用共振隧穿勢壘來代替普遍用于閃存存儲器器件中的隧穿氧化物。而且，本發(fā)明教導(dǎo)了將共振隧穿勢壘與NROM和基于SONOS的NAND器件一并使用。此外，本發(fā)明教導(dǎo)了使用與基于硅的CMOS兼容的工藝制造SRAM器件。
圖4圖示了具有共振隧穿勢壘的浮動?xùn)艠O晶體管250。在圖4所圖示的實施方案中，浮動?xùn)艠O晶體管250包括源極251、漏極252、柵極電極253、阻擋層254、浮動?xùn)艠O255以及共振隧穿勢壘257。在圖示的實施方案中，共振隧穿勢壘257包括夾在兩個大帶隙258和260之間的小帶隙259。共振隧穿勢壘257耦合到源極251和漏極252。浮動?xùn)艠O255被夾在阻擋層254和共振隧穿勢壘257之間。柵極電極253位于阻擋層254的頂部。
以實施例和非限制的方式，將圖4中所圖示的實施方案與典型的閃存存儲器單元進(jìn)行比較，片上電壓可以從大約20-25V降低至大約8V。但是，在可替換的實施方案中，取決于制造技術(shù)、已知的和/或方便的化合物的可獲得性、可導(dǎo)性和/或半可導(dǎo)性材料的可獲得性、電路的意圖的和/或期望的使用等，這些近似可能有很大的差異。此外，共振隧穿勢壘的益處包括但不限于提高的可靠性、對氧化物層完整性很少或沒有高電壓威脅、對隧穿材料很少或沒有損傷、很少或無需高電壓電路、簡化的布線和設(shè)計、減小的管芯(die)尺寸。
在可替換的實施方案中，薄氧化物膜可以用來作為阻擋層254。在進(jìn)一步的實施方案中，薄氧化物層可以代替可在閃存存儲器器件中普遍找到的氧化物-氮化物-氧化物膜。該實施方案的益處包括但不僅限于被促進(jìn)的可調(diào)整性(scaling)、更好的柵極到襯底(substrate)控制、用于使能(enable)嵌入式閃存技術(shù)的較少的熱循環(huán)。
圖5圖示了共振隧穿勢壘300。所述共振隧穿勢壘300包括大帶隙301、較小帶隙302以及另一個大帶隙303。較小帶隙302被夾在兩個大帶隙303之間。如圖5示出的實施方案中所圖示的，大帶隙301、303可為SiO2或Al2O3。在可替換的實施方案中，大帶隙可以是任何與當(dāng)前或?qū)淼墓鐲MOS技術(shù)兼容的材料。此外，如所圖示，較小帶隙302可以是多晶硅、高功函數(shù)金屬、高K材料、或任何其他與現(xiàn)有或?qū)淼墓鐲MOS技術(shù)兼容的材料。高功函數(shù)金屬的實施例包括但不限于鉑、銥、鎳、TaN、鍺、鈹和錸等。高K材料的實施例包括但不限于TaO、TaN、BaTiO、BaZrO、ZrO和HfO。僅為了舉例而提供以上材料列表，并且無論如何不想作為窮舉的允許材料列表。
圖5A圖示包括五層的共振隧穿勢壘330。該共振隧穿勢壘330包括第一大帶隙331、第一小帶隙332、第二大帶隙333、第二小帶隙334和第三大帶隙335。第一小帶隙332夾在第一大帶隙331和第二帶隙333之間。第二小帶隙334夾在第二大帶隙333和第三大帶隙335之間。如圖5所示的實施方案中所圖示的，大帶隙331、333和335可以是SiO2或Al2O3。在可替換的實施方案中，大帶隙可以是任何與現(xiàn)有或?qū)淼墓鐲MOS技術(shù)兼容的材料。而且，如所圖示的，小帶隙332和334可以是多晶硅、高功函數(shù)金屬、高K材料或任何其他與現(xiàn)有或?qū)淼墓鐲MOS技術(shù)兼容的材料。高功函數(shù)金屬的實施例包括但不限于鉑、銥、鎳、TaN、鍺、鈹和錸等，高K材料包括但不限于TaO、TaN、BaTiO、BaZrO、ZrO和HfO。僅為了舉例而提供以上材料列表，并且無論如何不想作為窮舉的允許材料列表。
如圖5和5A所圖示的實施方案中所示，共振隧穿勢壘分別包括三層和五層。然而，在可替換的實施方案中，共振隧穿勢壘可為任意奇數(shù)量堆疊的層。例如，可替換的共振隧穿勢壘可包括五個大帶隙和三個小帶隙。
圖6圖示將共振隧穿層358與單個氧化物層359的電流-電壓坐標(biāo)圖(plot)進(jìn)行比較的圖350。隧穿特性(電流-電壓關(guān)系)在圖6所示的實施方案中被圖示，其中y軸上是隧穿電流351，而x軸上是施加的電壓352。如圖示的，如點A 353、B 354和C 355所表示的，共振隧穿勢壘電流隨電壓的增大而迅速上升。隨后如點D 356所表示的，共振隧穿電流在超過點C 355后隨電壓增大而下降。隧穿電流從點D 356隨電壓增大而再次上升，如點E357所表示的。點A、B、C、D和E與圖7圖示的實施方案中表示的相同點相對應(yīng)。
如圖6所圖示，單層氧化物359隨施加電壓352增大而逐漸增加。與共振隧穿勢壘相比，單層氧化物需要實質(zhì)上更大的電壓以生成相等量的隧穿電流。這主要是由于在點C 355處的局部最大值(maxima)，所述局部最大值與如圖7所圖示的中心量子阱的特征能量級相對應(yīng)。
圖7圖示了在不同施加電壓下的共振隧穿勢壘的半導(dǎo)體譜帶圖400。如所圖示，每個譜帶圖404、405、406、407、408具有兩個大的外側(cè)帶隙401和403以及小的中間帶隙402。對應(yīng)于點A 404的譜帶圖示出在低電壓404下沒有由電子409引起的隧穿。但是，隨著電壓增大，如對應(yīng)于點B 406的譜帶圖所表示，隧穿電流也增大了。隨著電壓的進(jìn)一步增大，如對應(yīng)于點C 408的譜帶圖所表示，電子409隧穿該帶隙，并且隧穿電流在相對低的電壓下達(dá)到局部最大值。在進(jìn)一步加大電壓之后，如對應(yīng)于點D 405的譜帶圖所表示，隧穿減少，由此降低了隧穿電流。隨著電壓進(jìn)一步增大，如對應(yīng)于點E 407的譜帶圖所表示，電子再次隧穿，由此隧穿電流上升。如圖6和7圖示的實施方案所示，隧穿電流在相對低的電壓下達(dá)到局部最大值，由此無需高電壓電路，并進(jìn)一步降低片上工作電壓。
圖8圖示了采用共振隧穿的NROM器件450。在圖8所圖示的實施方案中，NROM器件450由多晶硅456構(gòu)成，并且包括源極451、漏極452、頂層453、小帶隙俘獲層454和共振隧穿勢壘層455。如所圖示，共振隧穿勢壘層455耦合到源極451和漏極452。小帶隙俘獲層454夾在頂層453與共振隧穿勢壘層455之間。在所圖示的實施方案中，頂層453為SiO2。然而，在可替換的實施方案中，頂層453可以是任何適于促進(jìn)位的編程和擦除的材料。
在額外的實施方案中，俘獲層可以是任何適合于促進(jìn)共振隧穿的材料。例如，小帶隙材料可包括但不限于Ta2O5或BTiO。此外，共振隧穿勢壘可與上面圖示的實施方案類似，或者可以是任何適合于促進(jìn)共振隧穿的材料和/或結(jié)構(gòu)。由于共振隧穿勢壘，如圖8中圖示的NROM器件工作于實質(zhì)上更低的電壓下，由此減少嚴(yán)重的短溝道效應(yīng)。
圖9圖示了利用共振隧穿勢壘501的基于SONOS的NAND堆疊500。在圖9圖示的實施方案中，基于SONOS的NAND堆疊500包括夾于頂層501與共振隧穿勢壘層503之間的俘獲層502。如所圖示，頂層為Al2O3。然而，在可替換的實施方案中，頂層可以是任何適合于促進(jìn)NAND工作的材料。而且，如所圖示，俘獲層為TaO或BTiO。但是，在可替換的實施方案中，俘獲層可以是任何適于促進(jìn)共振隧穿的小帶隙材料。另外，共振隧穿勢壘層可與上面圖示的實施方案類似，或者可以是任何適于促進(jìn)共振隧穿的材料和/或結(jié)構(gòu)。由于共振隧穿勢壘，如圖9中圖是的基于SONOS的NAND器件工作于實質(zhì)上更低的電壓下，由此可以減少嚴(yán)重的短溝道效應(yīng)。
圖10圖示了具有電阻性負(fù)載553和共振隧穿器件554的SRAM電路550。如圖所示，字線552與位線551交叉。字線耦合到晶體管555的源極557，而位線551耦合到晶體管555的柵級556。晶體管的漏極558耦合到SRAM電阻性負(fù)載553和共振隧穿器件554。電路555具有對應(yīng)于0和1的兩種穩(wěn)定狀態(tài)。由于共振隧穿器件，圖示的電路是產(chǎn)生SRAM功能性的與基于硅的CMOS兼容的工藝。
在可替換的實施方案中，電路的部件和/或結(jié)構(gòu)可以不同。例如，晶體管可以是n型晶體管、p型晶體管、開關(guān)或其他適用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、閃存或任何其他存儲器實現(xiàn)的部件。此外，共振隧穿器件可以是各種不同的部件，包括但不限于共振隧穿二極管。而且，可根據(jù)電路意圖和/或期望的使用來消除、增加或改變負(fù)載。再者，電路的結(jié)構(gòu)可根據(jù)電路意圖和/或期望的使用而不同，包括改變、增加或消除負(fù)載、位線、字線、晶體管和/或共振隧穿器件。
圖11圖示電阻性負(fù)載603和共振隧穿器件604的圖600。如圖所示，y軸是隧穿電流601，而x軸是施加電壓602。隧穿器件604的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生與圖6圖示的實施方案類似的圖。電阻性負(fù)載603的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有恒定負(fù)斜率的直線。如圖示的實施方案中所示，該電路有兩種穩(wěn)定狀態(tài)605。所述穩(wěn)定狀態(tài)中的每一種可以表示0和1。如圖所示，該電路具有SRAM功能性。另外，共振隧穿器件的使用允許制造工藝可以是與基于硅的CMOS兼容的。
圖12圖示具有電流源負(fù)載653和共振隧穿器件654的SRAM電路650。如所圖示，字線652與位線651交叉。字線耦合到晶體管655的源極657，而位線651耦合到晶體管655的柵極656。晶體管的漏極658耦合到電流源負(fù)載653和共振隧穿器件654。電流源負(fù)載還耦合到電壓源659。電路655具有可以對應(yīng)于0和1的兩種穩(wěn)定狀態(tài)。因此，圖示的電路是產(chǎn)生SRAM功能性的與基于硅的CMOS兼容的工藝。
在可替換的實施方案中，電路的部件和/或結(jié)構(gòu)可以不同。例如，晶體管可以是n型晶體管、p型晶體管、開關(guān)或其他適用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、閃存或任何其他類型的存儲器實現(xiàn)的部件。此外，共振隧穿器件可以是各種不同的部件，包括但不限于共振隧穿二極管。而且，可根據(jù)電路意圖和/或期望的使用來消除、增加或改變負(fù)載。再者，電路的結(jié)構(gòu)可根據(jù)電路意圖和/或期望的使用而不同，包括改變、增加或消除負(fù)載、字線、位線、晶體管和/或共振隧穿器件。
圖13圖示了電流源負(fù)載703和共振隧穿元器件704的圖700。如圖所示，y軸是隧穿電流701而x軸是施加電壓702。隧穿器件704的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生類似于圖6圖示的實施方案的圖。電流源負(fù)載703的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有負(fù)斜率的曲線。如圖示的實施方案中所示，該電路在兩條線相交處具有兩種穩(wěn)定狀態(tài)705。兩種狀態(tài)中的每一種可以表示0或1。如圖所示，該電路具有SRAM功能性。另外，共振隧穿器件的使用允許制造工藝是與基于硅的CMOS兼容的。
圖14圖示了具有共振隧穿器件負(fù)載753和共振隧穿器件754的SRAM電路750。字線752與位線751交叉。字線752耦合到晶體管755的源極757，而位線751耦合到晶體管755的柵極756。晶體管的漏極758耦合到共振隧穿器件負(fù)載753和共振隧穿器件754。共振隧穿器件負(fù)載753再進(jìn)一步耦合到電壓源759。電路755具有可以對應(yīng)于0和1的兩種穩(wěn)定狀態(tài)。因此，圖示的電路是產(chǎn)生SRAM功能性的與基于硅的CMOS兼容的工藝。
在可替換的實施方案中，電路的部件和/或結(jié)構(gòu)可以不同。例如，晶體管可以是n型晶體管、p型晶體管、開關(guān)或其他適用于SRAM、DRAM、FPM DRAM、EDO DRAM、DDR、SDRAM、DDR SDRAM、RDRAM、RAM、ROM、PROM、EPROM、EEPROM、NVRAM、CMOS RAM、VRAM、閃存或任何其他類型的存儲器實現(xiàn)的部件。此外，共振隧穿器件可以是各種不同的部件，包括但不僅限于共振隧穿二極管。而且，可根據(jù)電路意圖和/或期望的使用來消除、增加或改變負(fù)載。再者，電路的結(jié)構(gòu)可根據(jù)電路意圖和/或期望的使用而不同，包括改變、增加或消除負(fù)載、字線、位線、晶體管和/或共振隧穿器件。
圖15圖示共振隧穿負(fù)載803與共振隧穿器件804的圖800。如圖所示，y軸是隧穿電流801而x軸是施加電壓802。共振隧穿器件804的坐標(biāo)圖產(chǎn)生類似于圖6中圖示的實施方案的圖。共振隧穿負(fù)載803的坐標(biāo)圖產(chǎn)生類似于圖6中圖示的實施方案但反向的圖。如圖示的實施方案中所示，該電路在兩條線相交處具有兩個穩(wěn)定狀態(tài)805。穩(wěn)定狀態(tài)中的每一個可以表示0或1。如圖所示，該電路具有SRAM功能性。另外，共振隧穿器件的使用允許制造工藝是與基于硅的CMOS兼容的。
圖16圖示電流源負(fù)載853和每個單元包括兩個或更多個位的共振隧穿器件854圖850。如圖所示，y軸是隧穿電流851，而x軸是施加電壓852。共振隧穿器件854的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有多個最大值的圖。電流源負(fù)載853的遂穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有負(fù)斜率的曲線。如圖示的實施方案中所示，電路在兩條線相交處具有四個穩(wěn)定狀態(tài)855。每種穩(wěn)定狀態(tài)可以表示0或1。如圖所示，該電路具有SRAM功能性。另外，共振隧穿器件的使用允許制造工藝是與基于硅的CMOS兼容的。而且，多態(tài)共振隧穿器件允許實現(xiàn)多位SRAM，結(jié)果儲存位密度更高。
圖17圖示了將氧化物作為隧穿層901與共振隧穿勢壘作為隧穿層902進(jìn)行比較的圖900。如圖所示，y軸是隧穿電流903而x軸是施加電壓904。氧化物作為隧穿層901的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有小斜率的直線。共振隧穿勢壘作為隧穿層902的隧穿電流對施加電壓的坐標(biāo)圖產(chǎn)生具有較大斜率的直線。如圖所示，通過用共振隧穿勢壘代替氧化物作為隧穿層實現(xiàn)了電壓調(diào)整(voltage scaling)。
圖18圖示無負(fù)載的SRAM電路。如所圖示，字線932與位線931交叉。字線耦合到晶體管935的源極937，而位線931耦合到晶體管935的柵極936。晶體管的漏極933耦合到共振隧穿器件934。如圖所示，該SRAM電路未耦合到負(fù)載。但是，晶體管可起電流源的作用。因此，該圖示的電路是產(chǎn)生SRAM功能性的與基于硅的CMOS兼容的工藝。
圖19圖示了具有電容器953的SRAM電路950。如所圖示，字線952與位線951交叉。字線耦合到晶體管955的源極957，而位線951耦合到晶體管955的柵極956。晶體管的漏極958耦合到電容器953和共振隧穿器件954。電容器953和共振隧穿器件954并聯(lián)耦合。該圖示的電路是產(chǎn)生SRAM功能性的與基于硅的CMOS兼容的工藝。
圖20圖示了集成電路980。集成電路980包括如上面描述的SRAM器件981和如上面描述的基于SONOS的NAND器件983。此外，該集成電路還包括期望的電路982。如圖示的實施方案中所示，具有共振隧穿器件的集成電路比較小且使用較低的電壓。
除了上面所提到的實施例外，可以進(jìn)行對本發(fā)明的各種其他修改和替換，而不會偏離本發(fā)明。因此，上面的公開不會被認(rèn)為是限制性的，并且所附的權(quán)利要求述想要被解釋成包括本發(fā)明的真是精神和整個范圍。
權(quán)利要求
1.一種共振隧穿器件，包括第一帶隙，第二帶隙，以及夾在所述第一帶隙和所述第二帶隙之間的第三帶隙；其中所述第一帶隙和所述第二帶隙比所述第三帶隙大。
2.如權(quán)利要求1所述的器件，其中所述第一帶隙主要由SiO2和Al3O4中的一種組成。
3.如權(quán)利要求1所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
4.如權(quán)利要求1所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN和MoSi中的一種組成。
5.如權(quán)利要求2所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
6.如權(quán)利要求5所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
7.一種儲存器件，包括源極，耦合到所述源極的共振隧穿勢壘，耦合到所述共振隧穿勢壘的漏極，浮動?xùn)艠O，阻擋層，以及柵極電極，其中所述浮動?xùn)艠O被夾在所述阻擋層和所述共振隧穿勢壘之間，而所述阻擋層被夾在所述浮動?xùn)艠O和所述柵極電極之間。
8.如權(quán)利要求7所述的儲存器件，其中所述共振隧穿勢壘包括第一帶隙，第二帶隙，以及夾在所述第一帶隙和所述第二帶隙之間的第三帶隙；其中所述第一帶隙和所述第二帶隙比所述第三帶隙大。
9.如權(quán)利要求8所述的器件，其中所述第一帶隙主要由SiO2和Al3O4中的一個組成。
10.如權(quán)利要求8所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一個組成。
11.如權(quán)利要求8所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
12.如權(quán)利要求9所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
13.如權(quán)利要求12所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
14.如權(quán)利要求7所述的儲存器件，其中所述阻擋層是薄氧化物膜。
15.如權(quán)利要求7所述的儲存器件，其中所述器件主要由閃存存儲器單元、NAND、NOR、NROM和MirrorBit中的一種組成。
16.一種SRAM電路，包括具有源極、柵極和漏極的晶體管，耦合到所述源極的位線，耦合到所述柵極的字線，以及耦合到所述漏極和負(fù)載的共振隧穿器件。
17.如權(quán)利要求16所述的電路，其中所述共振隧穿器件包括第一帶隙，第二帶隙，以及夾在所述第一帶隙和所述第二帶隙之間的第三帶隙；其中所述第一帶隙和所述第二帶隙比所述第三帶隙大。
18.如權(quán)利要求17所述的器件，其中所述第一帶隙主要由SiO2和Al3O4中的一種組成。
19.如權(quán)利要求17所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
20.如權(quán)利要求17所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
21.如權(quán)利要求18所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
22.如權(quán)利要求21所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
23.如權(quán)利要求16所述的電路，其中所述負(fù)載主要由電阻性負(fù)載、電流源和共振隧穿負(fù)載中的一種組成。
24.一種NROM儲存器件，包括頂層，共振隧穿勢壘層，夾在所述頂層與所述共振隧穿勢壘層之間的小帶隙俘獲層，耦合到所述共振隧穿勢壘層的源極，以及耦合到所述共振隧穿勢壘層的漏極。
25.如權(quán)利要求24所述的器件，其中所述小帶隙俘獲層主要由TaO和BTiO中的一種組成。
26.如權(quán)利要求24所述的器件，其中所述頂層為SiO2。
27.如權(quán)利要求24所述的器件，其中共振隧穿勢壘包括第一帶隙，第二帶隙，以及夾在所述第一帶隙與所述第二帶隙之間的第三帶隙；其中所述第一帶隙和所述第二帶隙比所述第三帶隙大。
28.如權(quán)利要求27所述的器件，其中所述第一帶隙主要由SiO2和Al3O4中的一種組成。
29.如權(quán)利要求27所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
30.如權(quán)利要求27所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
31.如權(quán)利要求28所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
32.如權(quán)利要求31所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
33.一種基于SONOS的NAND器件，包括頂層，共振隧穿勢壘層，以及夾在所述頂層與所述共振隧穿勢壘層之間的小帶隙俘獲層。
34.如權(quán)利要求33所述的器件，其中所述小帶隙俘獲層主要由TaO和BTiO中的一種組成。
35.如權(quán)利要求33所述的器件，其中所述頂層為SiO2。
36.如權(quán)利要求33所述的器件，其中共振隧穿勢壘包括第一帶隙，第二帶隙，以及夾在所述第一帶隙和所述第二帶隙之間的第三帶隙；其中所述第一帶隙和所述第二帶隙比所述第三帶隙大。
37.如權(quán)利要求36所述的器件，其中所述第一帶隙主要由SiO2和Al3O4中的一種組成。
38.如權(quán)利要求36所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
39.如權(quán)利要求36所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
40.如權(quán)利要求37所述的器件，其中所述第二帶隙主要由SiO2和Al3O4中的一種組成。
41.如權(quán)利要求40所述的器件，其中所述第三帶隙主要由多晶硅、晶體硅、鉑、銥、鎳、鍺、鈹、錸、TaO、TaN、BaTiO、BaZrO、ZrO、HfO、TiN、Ti、ZrN、WN、Mo、MoN、和MoSi中的一種組成。
42.一種集成電路，包括如權(quán)利要求16中的SRAM電路，以及如權(quán)利要求33中的基于SONOS的NAND器件。
全文摘要
本發(fā)明公開了共振隧穿器件。另外，本發(fā)明公開了使用共振隧穿器件的存儲器儲存裝置。再者，本發(fā)明教導(dǎo)了使用共振隧穿勢壘的NROM和NAND器件。
文檔編號H01L29/06GK101048872SQ200580036544
公開日2007年10月3日 申請日期2005年10月19日 優(yōu)先權(quán)日2005年9月16日
發(fā)明者袁丁 申請人:隆智半導(dǎo)體公司