專利名稱：半導(dǎo)體器件多層之間對準(zhǔn)的模擬測量的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體器件多層之間對準(zhǔn)的模擬測量，更具體地，涉及一種通過執(zhí)行測試結(jié)構(gòu)的模擬測量，來確定半導(dǎo)體器件層之間的臨界距離或可允許裕度的方法，以及一種用在該方法中的測試結(jié)構(gòu)。
背景技術(shù)：
現(xiàn)代集成電路典型地制作為半導(dǎo)體(例如，硅)晶片上的多層。在集成電路管芯的制作期間，光刻工藝廣泛地用于敷設(shè)(lay down)一起限定了集成電路管芯上的電子器件的連續(xù)電路層。在制作工藝期間，將不同的掩模用于使每一層形成圖案。某種程度上，集成電路管芯的連續(xù)層之間的未對準(zhǔn)(由限定了不同器件層的掩模之間的未對準(zhǔn)引起)實質(zhì)上存在于全部集成電路管芯中。然而，存在可容忍的未對準(zhǔn)量，在危害所述集成電路的操作之前，所述未對準(zhǔn)可以存在于任意給定集成電路管芯中。
在半導(dǎo)體制造中，因為當(dāng)前和未來技術(shù)節(jié)點(diǎn)中的橫向尺寸減小，光刻限定的層之間的覆蓋變得更加關(guān)鍵。例如，在65nm CMOS技術(shù)節(jié)點(diǎn)中，多晶材料(poly)-觸點(diǎn)(多晶材料代表作為柵極材料的多晶硅)覆蓋對于成品率是最關(guān)鍵參量之一。
參考圖1，提供了集成電路管芯結(jié)構(gòu)的一部分的示意性剖面圖，所述集成電路管芯結(jié)構(gòu)特別對于由于集成電路關(guān)心的各個層的未對準(zhǔn)導(dǎo)致的多晶材料-觸點(diǎn)短路敏感。該結(jié)構(gòu)包括典型為單晶硅的半導(dǎo)體襯底100，在所述襯底100中形成諸如“淺溝隔離”或STI之類的至少一個隔離裝置101，以電學(xué)地分離例如CMOS器件中的n型區(qū)(未示出)和p型區(qū)(未示出)，例如通過傳統(tǒng)的摻雜劑擴(kuò)散或注入在襯底100中形成這些區(qū)。將按照例如NMOS晶體管或PMOS晶體管的形式的有源器件102設(shè)置在襯底100上，所述器件包括具有多晶硅柵極層104的柵電極結(jié)構(gòu)103(例如，通過傳統(tǒng)的柵極和隔板刻蝕工藝形成)。由于多晶硅的良好熱穩(wěn)定性，傳統(tǒng)的金屬-氧化物-半導(dǎo)體場效應(yīng)晶體管(MOSFET)采用多晶硅用于形成柵電極。此外，基于多晶硅的材料有利地阻塞了摻雜離子注入到晶體管的下方溝道區(qū)，從而促進(jìn)了柵電極沉積/形成圖案完成之后的自對準(zhǔn)源極和漏極區(qū)的形成。
典型地，通過在半導(dǎo)體襯底襯底中刻蝕溝槽而形成由光刻掩模限定的圖案、然后由隔離材料填充這些溝槽以實現(xiàn)電隔離有源區(qū)，來制作集成電路。將離子注入用于將這些區(qū)域摻雜為n型或p型。然后對有源區(qū)進(jìn)行氧化，在氧化步驟之后沉積柵極材料。將隨后的光刻和各向異性刻蝕步驟用于選擇性地去除柵極材料，以便與其它器件一起構(gòu)成場效應(yīng)晶體管。執(zhí)行遮擋(masked)的離子注入步驟，以對柵極圖案和未被柵極圖案覆蓋的那些有源區(qū)進(jìn)行重?fù)诫s，在遮擋的離子注入之后通過互連線路，將所形成的晶體管和其他有源和無源器件通過相應(yīng)的觸點(diǎn)按需要相互連接。因此，在圖1所示的結(jié)構(gòu)中，有源器件102通過從襯底100的表面上延伸的觸點(diǎn)106與金屬互連線路105相連。
在所示示例實施例中，柵極材料104和觸點(diǎn)106之間存在臨界距離。因為在獨(dú)立的光刻步驟中使柵極材料和觸點(diǎn)區(qū)形成圖案，除了柵極材料104和觸點(diǎn)106的橫向尺寸變化之外，還可能由各個圖案之間的未對準(zhǔn)(這引起柵極材料104和觸點(diǎn)106之間的距離小于臨界距離)引起多晶材料-觸點(diǎn)短路。
對于65nm技術(shù)節(jié)點(diǎn)，多晶材料-觸點(diǎn)距離d的最小設(shè)計準(zhǔn)則與傳統(tǒng)光刻工具的精確性能力非常接近，因此強(qiáng)制性的具有多晶材料和相應(yīng)觸點(diǎn)(和/或其他臨界電學(xué)距離，例如通路-金屬)之間距離的適當(dāng)量化，以便適當(dāng)?shù)乜刂乒に?，并且如果問題增加時具有較好的診斷能力。該量化理想地應(yīng)該在制作工藝(參量測試)的較早階段成為可能，并且在測量成本和時間方面具有可接受的工藝開支。
在一種公知方法中，在工藝開發(fā)期間，使用其中多晶材料-觸點(diǎn)距離系統(tǒng)地變化的一組參量測試結(jié)構(gòu)。將所得到的測試結(jié)構(gòu)放置在開發(fā)光罩(reticule)上，所述開發(fā)光罩的大部分表面專用于工程目的，并且對測試結(jié)構(gòu)單獨(dú)地執(zhí)行測量，以產(chǎn)生限定臨界距離的可接受變化裕度的一組參量測試數(shù)據(jù)。這在時間和硅面積方面是昂貴的方案，并且結(jié)果傾向于不用于生產(chǎn)中。
其他公知方法描述了結(jié)合了數(shù)字測試的單個“游標(biāo)(vernier)”測試結(jié)構(gòu)中的多晶材料-觸點(diǎn)距離變化的組合。本領(lǐng)域普通技術(shù)人員應(yīng)該理解，游標(biāo)測試結(jié)構(gòu)是基于使用干涉圖樣的眾所周知的精密測量方法。在該方案中，在數(shù)字保留測量設(shè)備上執(zhí)行的大量測量對于確定實際覆蓋裕度是必要的；然而，由于需要數(shù)字測量設(shè)備，這與參量測試設(shè)備是不相容的，該結(jié)構(gòu)通常還不用于生產(chǎn)。
US專利No.6,221,681涉及芯片內(nèi)未對準(zhǔn)表示，使用在集成電路管芯層中制作的未對準(zhǔn)電路指示器，其中兩個觸點(diǎn)之間的電流隨著觸點(diǎn)之間的電阻的變化而變化，作為未對準(zhǔn)函數(shù)。利用改變未對準(zhǔn)程度的實驗導(dǎo)致確定給定電壓時的觸點(diǎn)之間電流的最大和最小量。電流的最大和最小量與沿坐標(biāo)軸的方向及其其它方向的最大未對準(zhǔn)相對應(yīng)。因此，電流的最大和最小量限定了連續(xù)層之間未對準(zhǔn)的可接收范圍。如果對于施加到兩個觸點(diǎn)之間的給定電壓，兩個觸點(diǎn)之間的電流量大于最大電流量或小于最小電流量，則認(rèn)為連續(xù)層之間的未對準(zhǔn)在容限的范圍之外，并且認(rèn)為集成電路管芯具有失敗的未對準(zhǔn)測試。在上述配置中，提出了多個芯片內(nèi)未對準(zhǔn)電路指示器，每一個均包括第一導(dǎo)體，將第一觸點(diǎn)區(qū)與第一焊盤相連；以及第二導(dǎo)體，將第二觸點(diǎn)區(qū)與第二焊盤相連。芯片內(nèi)未對準(zhǔn)指示器可以包括任意類型的合適半導(dǎo)體器件，在所述半導(dǎo)體器件中，經(jīng)過器件的電流通道取決于長度而變化，因此取決于器件位置之間的電阻而變化。需要執(zhí)行每一個芯片內(nèi)未對準(zhǔn)指示器的電流測試，并且設(shè)置至少一個未對準(zhǔn)指示器、優(yōu)選地一組未對準(zhǔn)指示器，以檢測沿集成電路管芯的每一個相應(yīng)坐標(biāo)軸的未對準(zhǔn)。
然而，除了在US-6,221,681中描述的配置與希望接觸的器件層之間出現(xiàn)不希望的高電阻有關(guān)的事實之外，還關(guān)注其是獨(dú)立測試的測試結(jié)構(gòu)，即它進(jìn)行多次測量，對每一個覆蓋變量進(jìn)行一次測量，這尤其在時間方面高成本。

發(fā)明內(nèi)容
正相反，本發(fā)明主要與確定不希望彼此接觸的多層之間的不希望的短路的概率或可能性有關(guān)，并且本發(fā)明的目的是提供一種獲得半導(dǎo)體器件結(jié)構(gòu)的參量測試數(shù)據(jù)、從而對半導(dǎo)體器件的連續(xù)沉積層的未對準(zhǔn)進(jìn)行量化的更成本有效的方法。本發(fā)明目的還在于提供一種用于上述方法中的測試結(jié)構(gòu)、一種制作這種測試結(jié)構(gòu)的方法、一種用于使用通過上述方法獲得的參量測試數(shù)據(jù)來測試半導(dǎo)體器件結(jié)構(gòu)的方法和設(shè)備、一種制作包括使用通過上述方法獲得的參量測試數(shù)據(jù)來測試的一個或更多個半導(dǎo)體器件結(jié)構(gòu)的集成電路的方法、以及一種由這種方法制作的集成電路管芯。
根據(jù)本發(fā)明，提出了一種獲得參量測試數(shù)據(jù)的方法，用于監(jiān)測在集成電路管芯上限定兩個相應(yīng)非接觸部件類型的襯底上連續(xù)沉積的第一和第二材料層的對準(zhǔn)，所述方法包括設(shè)置包括導(dǎo)電第一線路、所述第一材料層材料的第二線路和多個部件區(qū)的測試結(jié)構(gòu)，每一個部件區(qū)均包括由所述第二材料層限定的、并且相對于所述材料的第二線路被設(shè)置在所述導(dǎo)電第一線路上的一個或多個部件，其中第一部件區(qū)位于與所述材料的第二線路相距第一距離處，以及第二部件區(qū)位于與所述材料的第二線路相接觸處，所述材料的第二線路限定了所述第一和第二部件區(qū)之間的電阻，所述方法還包括在所述導(dǎo)電第一線路和所述材料的第二線路之間執(zhí)行單次的模擬測量，以便測量其間的電阻，所述電阻表示所述第一和第二材料層之間取決于其間距離的短路發(fā)生的概率。
同樣根據(jù)本發(fā)明，提出了一種用于上述方法的測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括導(dǎo)電第一線路、所述第一材料層材料的第二線路、和多個部件區(qū)，每一個部件區(qū)均包括由所述第二材料層限定的、并且相對于所述材料的第二線路被設(shè)置在所述導(dǎo)電第一線路上的一個或多個部件，其中第一部件區(qū)位于與所述材料的第二線路相距第一距離處，以及第二部件區(qū)位于與所述材料的第二線路相接觸處，所述材料的第二線路限定了所述第一和第二部件區(qū)之間的電阻，所述測試結(jié)構(gòu)還包括使能夠在所述導(dǎo)電第一線路和所述材料的第二線路之間執(zhí)行單次的模擬測量的裝置，以便測量其間的電阻。
本發(fā)明還擴(kuò)展到包括通過上述方法獲得的參量測試數(shù)據(jù)的模擬信號，并且擴(kuò)展到使用通過上述方法獲得的參量測試數(shù)據(jù)監(jiān)測半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)。
本發(fā)明還擴(kuò)展到一種方法和設(shè)備，用于使用通過上述方法獲得的參量數(shù)據(jù)，來監(jiān)測半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)，并且還擴(kuò)展到一種制作包括多個半導(dǎo)體器件結(jié)構(gòu)的集成電路管芯的方法，所述方法包括使用通過上述方法獲得的參量數(shù)據(jù)，監(jiān)測一個或更多個半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)，以及一種根據(jù)這種方法制造的集成電路管芯。
因此，本發(fā)明提出了一種未對準(zhǔn)量化的方案，其中，僅需要執(zhí)行單次的模擬測量，以便，基于測試結(jié)構(gòu)的模擬響應(yīng)，獲得半導(dǎo)體器件的兩個獨(dú)立沉積材料層的未對準(zhǔn)裕度，所述層不希望彼此接觸，以便通過制造期間的測試，提供半導(dǎo)體期間結(jié)構(gòu)中發(fā)生短路(由層的過度未對準(zhǔn)引起)的概率的指示。換句話說，優(yōu)選地，上文提及的參量測試數(shù)據(jù)包括基于給定電壓下材料的第二線路的所測量電阻的所述第一和第二層之間間隔的臨界距離和/或所述臨界距離的可接受裕度。
在優(yōu)選實施例中，一個或更多個第三部件區(qū)位于所述第一和第二部件區(qū)之間，所述一個或更多個第三部件區(qū)位于與所述第二材料層相距小于所述第一距離的距離處。在一個示例實施例中，兩個或更多個第三部件區(qū)以與所述材料第二線路相距逐次變小的距離，位于所述第一和第二部件區(qū)之間。
有利地，每一對部件區(qū)之間的所述材料的第二線路的電阻至少是所述第一和第二材料層之間的短路電阻的量級。結(jié)果，這種短路的實際電阻變得相當(dāng)可觀，使得可以在單次的模擬測量中測量“高阻單元”的數(shù)目。優(yōu)選地，材料的第二線路的電阻取決于材料的第二線路的相應(yīng)長度。
優(yōu)選地，將材料的第二線路設(shè)置為曲折結(jié)構(gòu)，具有兩個或更多個延長部分，優(yōu)選地所述延長部分實質(zhì)平行，在其間具有相應(yīng)的連接部分，其中，優(yōu)選地，將至少一個部件區(qū)設(shè)置在每一個延長部分中。優(yōu)選地，延長部分橫越導(dǎo)電第一材料線路，并且優(yōu)選地與其實質(zhì)垂直。每一個部件區(qū)可以包括一行相應(yīng)的部件，相對于所述材料的第二線路的相應(yīng)延長部分實質(zhì)與其平行。在一個示例實施例中，將兩個部件區(qū)設(shè)置在所述材料的第二線路的每一個延長部分，其兩側(cè)各一個。這使得能夠同時測量正和負(fù)的未對準(zhǔn)。
優(yōu)選地，可以在所述材料的第二線路的第一末端和所述導(dǎo)電第一材料之間獲得所述單次模擬測量，可以在所述材料的第二線路的所述第一末端和第二末端之間獲得附加的測量，以確定所述材料的第二線路的總電阻。此外，或者替代地，可以獲得所述材料的第二線路的選定部分例如述延長部分(通過數(shù)字“分接”指狀物(digital“tap off”fingers))的單獨(dú)電阻的測量，以便能夠校準(zhǔn)測試結(jié)構(gòu)。
在一個示例實施例中，可以將所述方法用于獲得用于監(jiān)測柵極材料層和觸點(diǎn)層的對準(zhǔn)(即，多晶材料-觸點(diǎn)對準(zhǔn))的參量數(shù)據(jù)。在另一個示例實施例中，所述方法可以用于獲得用于監(jiān)測金屬層和通路的對準(zhǔn)(即，金屬-通路對準(zhǔn))的參量數(shù)據(jù)。在另一個示例實施例中，可以將所述方法和測試結(jié)構(gòu)用于LIL(在鎢或其他導(dǎo)電材料中實現(xiàn)的局部互連)-多晶材料覆蓋。
根據(jù)這里描述的實施例，本發(fā)明的這些和其他方面將是顯而易見的，并且將參考所述實施例進(jìn)行描述。


現(xiàn)在將作為示例并且參考附圖描述本發(fā)明的實施例，其中圖1是對于多晶材料-觸點(diǎn)短路敏感的半導(dǎo)體器件結(jié)構(gòu)的示意性剖面說明；圖2是用于測量多晶材料-觸點(diǎn)對準(zhǔn)的、根據(jù)本發(fā)明第一示例實施例的電學(xué)測試結(jié)構(gòu)的示意性平面圖；圖3是示出了圖2結(jié)構(gòu)的電學(xué)連接的示意性電路圖；圖4a是對于通路-底部金屬短路敏感的器件結(jié)構(gòu)的示意性剖面圖說明；圖4b是對于通路-頂部金屬短路敏感的器件結(jié)構(gòu)的示意性剖面圖說明；圖5是用于測量通路-金屬對準(zhǔn)的、根據(jù)本發(fā)明第二示例實施例的電學(xué)測試結(jié)構(gòu)的示意性平面圖；圖6是用于測量多晶材料-觸點(diǎn)對準(zhǔn)的、根據(jù)本發(fā)明第三示例實施例的電學(xué)測試結(jié)構(gòu)的示意性平面圖；以及圖7是用于測量多晶材料-觸點(diǎn)對準(zhǔn)的、根據(jù)本發(fā)明第四示例實施例的電學(xué)測試結(jié)構(gòu)的示意性平面圖。
具體實施例方式
如以上已經(jīng)建立的，良好的工藝監(jiān)測能力對于任何技術(shù)發(fā)展水平的半導(dǎo)體制作工藝的成功是關(guān)鍵的。需要數(shù)據(jù)以控制設(shè)備可變性，并且理解影響設(shè)計準(zhǔn)則的工藝限制。然而，如以上所解釋的，由于減小特征尺寸和減小容限，合適的工藝監(jiān)測變得更加困難。已經(jīng)發(fā)現(xiàn)自動光學(xué)對準(zhǔn)測量經(jīng)常不足以確保未對準(zhǔn)層之間的足夠程度的電學(xué)隔離。一種包括芯片內(nèi)未對準(zhǔn)電路指示器的公知配置在上文針對US專利No.6,221,681進(jìn)行了描述。另一類型的電學(xué)測試結(jié)構(gòu)由G.Freeman，W.Lukaszek，T.W.Ekstedt和D.W.Peters等人在1989年2月，IEEE Trans.Semic.Manuf.第2卷第1期，第9-15頁，“Experimental verification of a novelelectrical test structure for measuring contact size”中提出，在其中顯示為能夠用于測量觸點(diǎn)尺寸。然而，它還可以適合于測量其他參量，其中包括對準(zhǔn)。在上述文件中建議的結(jié)構(gòu)基于數(shù)字游標(biāo)的概念，并且包括在其兩側(cè)上由多行觸點(diǎn)與其側(cè)面鄰接的一條多晶硅，每一個觸點(diǎn)均與下一個觸點(diǎn)略微地偏移。然后在該結(jié)構(gòu)上進(jìn)行兩種類型的測量以確定觸點(diǎn)尺寸。第一種類型觸點(diǎn)是每一個觸點(diǎn)和多晶材料條之間的連續(xù)性測量。這確定了每一個側(cè)上的哪些觸點(diǎn)與多晶材料接觸，而哪些沒有。根據(jù)該信息，可以確定多晶材料相對于觸點(diǎn)邊緣的邊緣。第二種測量是多晶材料線路-寬度。然后，可以將這兩種測量用于給出觸點(diǎn)尺寸。
本發(fā)明的以下示例實施例有效地修改了在上述參考文獻(xiàn)中建議的測試機(jī)構(gòu)的“游標(biāo)”布局，以將數(shù)字覆蓋測量轉(zhuǎn)換為單次的模擬測量。參考圖2，在根據(jù)本發(fā)明第一示例實施例所建議的結(jié)構(gòu)中，使用相對較窄寬度的多晶硅線路10，將所述多晶硅線路10沉積到半導(dǎo)體襯底上形成曲折結(jié)構(gòu)，所述半導(dǎo)體襯底包括多個實質(zhì)平行的、實質(zhì)水平的區(qū)域12、以及第一末端A和第二末端B之間的多個連接部分14。
相對于多晶材料線路10的每一個水平區(qū)域12，設(shè)置了一組觸點(diǎn)16，將所述觸點(diǎn)組設(shè)置為相對于各個水平區(qū)域12不同的距離，如所示出的那樣。應(yīng)該理解的是，觸點(diǎn)16從半導(dǎo)體襯底(未示出)向相對較寬的導(dǎo)電(金屬-1)線路18延伸。在如圖2所示的示例實施例中，每一個觸點(diǎn)組和多晶材料線路10的相應(yīng)水平區(qū)12之間的距離繼續(xù)地減少，并且在一個實施例中，可以從比臨界多晶材料-觸點(diǎn)距離大得多的第一距離連續(xù)地減少到臨界距離，所述臨界距離是在可能發(fā)生多晶材料-觸點(diǎn)短路大于某個設(shè)計最小值之前所允許的最小多晶材料-觸點(diǎn)距離。替代地，每一個觸點(diǎn)組和多晶材料線10之間的距離可以按一個設(shè)計網(wǎng)格分步驟減少，開始于比最小設(shè)計準(zhǔn)則略微不嚴(yán)格的距離(即，大于上述臨界距離)，并且結(jié)束于0標(biāo)稱距離，或者甚至輕微覆蓋多晶材料10上的觸點(diǎn)16，如圖2所示。圖2示出的所建議的測試結(jié)構(gòu)的電連接性在圖3中示意性地示出，圖3更清楚地示出了僅在觸點(diǎn)組16d中引入了多晶材料-觸點(diǎn)短路，盡管觸點(diǎn)組16c和多晶材料線路(或“曲折”)10之間的距離也小于臨界距離，使得多晶材料-觸點(diǎn)短路的概率相對較高。
僅作為示例，典型地，示例測試結(jié)構(gòu)可以按如下步驟產(chǎn)生-第一步驟例如，通過沉積多晶硅層、光刻限定所需圖案、然后刻蝕除掉除了“曲折”之外的任何物體，來在多晶材料中實現(xiàn)曲折。
-第二步驟沉積電隔離和平面化層(通常稱作“層間電介質(zhì)”)。
-第三步驟通過在隔離層中刻蝕光刻限定的孔、然后通過用諸如鎢之類的導(dǎo)電材料填充這些孔，來實現(xiàn)觸點(diǎn)。(測試結(jié)構(gòu)希望量化的是這些觸點(diǎn)和多晶材料曲折之間的覆蓋)。
-第四步驟在金屬-1中實現(xiàn)導(dǎo)電線路(18)。在較老的CMOS技術(shù)中，這將通過沉積Al-Cu、光刻遮擋將要成為寬線路的區(qū)域、以及刻蝕掉全部其他金屬來實現(xiàn)。在近來的技術(shù)節(jié)點(diǎn)中，這可以通過沉積第二電隔離層、在該層中刻蝕狹縫到足夠深以便暴露觸點(diǎn)、以及用銅Cu填充該狹縫來實現(xiàn)。
與現(xiàn)有技術(shù)的測試結(jié)構(gòu)不同，例如通過相對較長的長度的多晶材料10，在觸點(diǎn)組16a-16d之間(即，潛在的多晶材料-觸點(diǎn)短路的點(diǎn)之間)引入故意地相當(dāng)大的電阻。該電阻是潛在的多晶材料-觸點(diǎn)短路電阻的量級，或大于所述潛在的多晶材料-觸點(diǎn)短路電阻。通過如此進(jìn)行，多晶材料-觸點(diǎn)短路的實際電阻變得相對不重要。這允許在單次的模擬測量中測量一定數(shù)目的“高阻單元”，所述單次的模擬測量足夠通過未對準(zhǔn)檢測多晶材料-觸點(diǎn)短路的概率。
在如圖2所示的示例實施例中，端子A(多晶材料曲折10的第一末端)和(在金屬-1線路18上)端子C之間電阻的單次測量足夠估計多晶材料直到第一短路觸點(diǎn)組的長度。換句話說，端子A和C之間的單次測量足夠確定臨界多晶材料-觸點(diǎn)距離。因此，可以立即對多晶材料-觸點(diǎn)裕度進(jìn)行量化。即使多晶材料-觸點(diǎn)短路電阻對于邊緣上的短路觸點(diǎn)(例如16c)比對于適當(dāng)目標(biāo)的(targeted)“觸點(diǎn)-多晶材料”(例如16d)大得多，該測試結(jié)構(gòu)的模擬響應(yīng)將取決于多晶材料-觸點(diǎn)裕度的連續(xù)、均勻增加的方式。
因此，考慮到在測試結(jié)構(gòu)(已知的)山設(shè)置的最大多晶材料-觸點(diǎn)距離時的多晶材料-觸點(diǎn)短路的概率是0％，而在目標(biāo)的“觸點(diǎn)-多晶材料”時的多晶材料-觸點(diǎn)短路的概率是100％，將均勻的模擬函數(shù)(由多晶材料曲折電阻來限定)限定在這兩者之間，這在給定電壓時的單次模擬測量中有效地提供了所需的參量數(shù)據(jù)，以使能夠確定感興趣的集成電路管芯的臨界多晶材料-觸點(diǎn)距離(或它們的可接受裕度)；或者換句話說，因而可以作為其結(jié)果，根據(jù)多晶材料-觸點(diǎn)短路概率，對分別形成集成電路管芯的多晶材料區(qū)和觸點(diǎn)區(qū)的層的未對準(zhǔn)程度(或這些層之間所得到的有效距離)進(jìn)行量化。
可以將端子B用于測量總曲折電阻，但是該附加測量不是嚴(yán)格必須的。
上述測試結(jié)構(gòu)要求最少數(shù)目的焊盤和僅要求一次單次測量的事實，使測量多晶材料-觸點(diǎn)短路問題非常成本有效。應(yīng)該理解的是，盡管在圖2所示的示例實施例中，每一個觸點(diǎn)組16a至16d均包括4個觸點(diǎn)16，可以將不同數(shù)目的觸點(diǎn)用于每一組中，本發(fā)明在這方面沒有任何限制。
本發(fā)明測試結(jié)構(gòu)的基本概念也可以用于在諸如圖4a和圖4b所示的那些結(jié)構(gòu)之類的器件結(jié)構(gòu)中的通路-金屬覆蓋。圖4a示出了包括平行的兩組金屬線的器件結(jié)構(gòu)，第一(或底部)線用參考數(shù)字20來表示，而第二(或頂部)線用參考數(shù)字22來表示，其中相應(yīng)的頂部和底部線20、22通過通路24相連。如所示出的那樣，在底部金屬線20和通路24之間(圖4a)或頂部金屬線22和通路24(圖4b)之間可能發(fā)生金屬-通路短路，以及圖4a和圖4b中的d分別表示相對于底部金屬線20和頂部金屬線22的通路-金屬短路臨界距離。
參考圖5，用于測量通路-金屬對準(zhǔn)的、根據(jù)本發(fā)明示例實施例的電學(xué)測試結(jié)構(gòu)與用于測量多晶材料-觸點(diǎn)對準(zhǔn)的、參考圖2所述的電學(xué)測量結(jié)構(gòu)是相似的。因此，該結(jié)構(gòu)包括按照曲折結(jié)構(gòu)的、相對較窄寬度的金屬線30(考慮金屬表面電阻率，調(diào)整其長度)，在第一末端A和第二末端B之間，金屬線30包括多個實質(zhì)平行的、實質(zhì)水平的區(qū)32和多個連接部分34。
對于金屬線30的每一個水平區(qū)32，設(shè)置了一組通路36，將該通路放置為相對于各個水平區(qū)32的不同距離，如所示出的那樣。應(yīng)該理解的是，將通路36設(shè)置在第二、相對較寬的金屬線38上。在圖5所示的示例實施例中，每一個通路組36a至36d和金屬線30的相應(yīng)水平區(qū)32之間的距離順序地減少，如參考圖2所示的典型測試結(jié)構(gòu)所述。如前面所述，端子A(金屬曲折30的第一末端)和端子C(在第二金屬線38上)之間電阻的單次測量足夠估計金屬曲折30直到第一短路通路組的長度。換句話說，端子A和端子C之間的單次測量足夠確定臨界通路-金屬距離d。因此，可以立即對通路-金屬裕度進(jìn)行量化。
參考圖6，根據(jù)本發(fā)明第三示例實施例的測試結(jié)構(gòu)(用于測量這種情況下的多晶材料-觸點(diǎn)對準(zhǔn)，但是相同的原理應(yīng)用于相似的測量結(jié)構(gòu)，用于測量通路-金屬對準(zhǔn))在很多方面與圖2所示的模擬測試結(jié)構(gòu)類似，并且相同的元件用相同的參考符號表示。然而，在這種情況下，對每一個觸點(diǎn)組16a、16b、16c、16d設(shè)置了許多附加端子17a、17b、17c、17d(或“指狀物”)?？梢詫⑦@些“指狀物”用于測量各個觸點(diǎn)組和端子A之間(即，端子A至端子D1，端子A至端子D2，等等)的單獨(dú)電阻，可以將所述單獨(dú)測量用于校準(zhǔn)測試結(jié)構(gòu)。
參考圖7，根據(jù)本發(fā)明第四示例實施例的測試結(jié)構(gòu)(再次用于測量這種情況下的多晶材料-觸點(diǎn)對準(zhǔn)，但是相同的原理應(yīng)用于相似的測量結(jié)構(gòu)，用于測量通路-金屬對準(zhǔn))在很多方面與圖2所示的模擬測試結(jié)構(gòu)類似，并且相同的元件用相同的參考符號表示。然而，在這種情況下，對多晶材料曲折10的每一個水平區(qū)12設(shè)置了兩組觸點(diǎn)16，在每一個相應(yīng)水平區(qū)12的兩側(cè)上各一組。這使得能夠同時測量正的和負(fù)的未對準(zhǔn)。在這種情況下，可能需要調(diào)整多晶材料曲折10的寬度，以便允許如設(shè)計準(zhǔn)則所指定的最小觸點(diǎn)-觸點(diǎn)距離(即，在所示示例中，多晶材料10在與觸點(diǎn)相鄰的那部分中較寬)。
應(yīng)該注意的是，上述實施例所示不是限制本發(fā)明，本領(lǐng)域的普通技術(shù)人員在不脫離所附權(quán)利要求所限的本發(fā)明范圍的情況下，將能夠設(shè)計許多替代實施例。在權(quán)利要求中，不應(yīng)該將括號中放置的任意參考符號解釋為限制權(quán)利要求。術(shù)語“包括”等不排除在任何權(quán)利要求或說明書中整體所列元件或步驟以外的元件或步驟的存在。單數(shù)的元件不排除多個該元件，反之亦然。本發(fā)明可以借助于包括數(shù)個不同元件的硬件來實現(xiàn)，以及借助于合適編程的計算機(jī)來實現(xiàn)。在列舉了幾種手段的設(shè)備權(quán)利要求中，可以將這些手段中的幾個由一個或相同項目的硬件來具體實現(xiàn)。唯一的事實在于在多個彼此不同的從屬權(quán)利要求引用的某些措施不表示不能有利地使用這些措施的組合。
權(quán)利要求
1.一種獲得參量測試數(shù)據(jù)的方法，用于監(jiān)測在集成電路管芯上限定兩個相應(yīng)非接觸部件類型的襯底上連續(xù)沉積的第一和第二材料層的對準(zhǔn)，所述方法包括-設(shè)置包括導(dǎo)電第一線路(18)、所述第一材料層材料的第二線路(10)和多個部件區(qū)(16a、16b、16c、16d)的測試結(jié)構(gòu)，每一個部件區(qū)均包括由所述第二材料層限定的、并且相對于所述材料的第二線路(10)被設(shè)置在所述導(dǎo)電第一線路(18)上的一個或更多個部件(16)，其中第一部件區(qū)(16a)位于與所述材料的第二線路(10)相距第一距離處，以及第二部件區(qū)(16d)位于與所述材料的第二線路(10)相接觸處，所述材料的第二線路(10)限定了所述第一和第二部件區(qū)(16a、16d)之間的電阻；-在所述導(dǎo)電第一線路(18)和所述材料的第二線路(10)之間執(zhí)行單次的模擬測量，以便測量其間的電阻，所述電阻表示所述第一和第二材料層之間取決于其間距離發(fā)生短路的概率。
2.根據(jù)權(quán)利要求1所述的方法，其中，一個或更多個第三部件區(qū)(16b、16c)位于所述第一和第二部件區(qū)(16a、16d)之間，所述一個或更多個第三部件區(qū)(16b、16c)位于與所述材料的第二線路(10)相距小于所述第一距離的距離處。
3.根據(jù)權(quán)利要求2所述的方法，其中，兩個或更多個第三部件區(qū)(16b、16c)按照與所述材料的第二線路(10)相距逐次變小的距離，位于所述第一和第二部件區(qū)(16a、16a)之間。
4.根據(jù)權(quán)利要求1所述的方法，其中，每一對部件區(qū)(16a、16b、16c、16d)之間的所述材料的第二線路(10)的電阻至少是所述第一和第二材料層之間的短路電阻的量級。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述材料的第二線路(10)的電阻取決于材料的第二線路的相應(yīng)長度。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述材料的第二線路(10)被設(shè)置為曲折結(jié)構(gòu)，具有兩個或更多個延長部分，在所述延長部分之間具有相應(yīng)的連接部分。
7.根據(jù)權(quán)利要求6所述的方法，其中，所述至少一個部件區(qū)(16a、16b、16c、16d)相對于所述材料的第二線路(10)的每一個延長部分而設(shè)置。
8.根據(jù)權(quán)利要求6所述的方法，其中，所述材料的第二線路(10)的所述延長部分橫越所述材料的導(dǎo)電第一線路(18)。
9.根據(jù)權(quán)利要求1所述的方法，其中，每一個部件區(qū)(16a、16b、16c、16d)包括一行相應(yīng)的部件(16)，位于相對于所述材料的第二線路(10)的相應(yīng)延長部分的位置。
10.根據(jù)權(quán)利要求1所述的方法，其中，兩個部件區(qū)(16a、16f)相對于所述材料的第二線路(10)的每一個延長部分而設(shè)置，其兩側(cè)各一個。
11.根據(jù)權(quán)利要求1所述的方法，其中，在所述材料的第二線路(10)的第一末端和所述導(dǎo)電第一線路(18)之間獲得所述單次模擬測量。
12.根據(jù)權(quán)利要求11所述的方法，其中，在所述材料的第二線路(10)的所述第一末端和第二末端之間執(zhí)行附加的測量，以確定所述材料的第二線路(10)的總電阻。
13.根據(jù)權(quán)利要求11所述的方法，其中，執(zhí)行所述材料的第二線路(10)的選定部分的單獨(dú)電阻的測量，以便能夠校準(zhǔn)測試結(jié)構(gòu)。
14.一種在根據(jù)權(quán)利要求1的方法使用的測試結(jié)構(gòu)，所述測試結(jié)構(gòu)包括導(dǎo)電第一線路(18)、所述第一材料層材料的第二線路(10)、和多個部件區(qū)(16a、16d)，每一個部件區(qū)(16a、16d)均包括由所述第二材料層限定的、并且相對于所述材料的第二線路(10)被設(shè)置在所述導(dǎo)電第一線路(18)上的一個或多個部件(16)，其中第一部件區(qū)(16a)位于與所述材料的第二線路(10)相距第一距離處，以及第二部件區(qū)(16d)位于與所述材料的第二線路(10)相接觸處，所述材料的第二線路(10)限定了所述第一和第二部件區(qū)(16a、16d)之間的電阻，所述測試結(jié)構(gòu)還包括使得能夠在所述導(dǎo)電第一線路(18)和所述材料的第二線路(10)之間執(zhí)行單次的模擬測量的裝置，以便測量其間的電阻。
15.一種方法，用于使用通過根據(jù)權(quán)利要求1所述的方法獲得的參量數(shù)據(jù)，監(jiān)測半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)。
16.一種設(shè)備，用于使用通過根據(jù)權(quán)利要求1所述的方法獲得的參量數(shù)據(jù)，監(jiān)測半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)。
17.一種制作包括多個半導(dǎo)體器件結(jié)構(gòu)的集成電路管芯的方法，所述方法包括使用通過根據(jù)權(quán)利要求1所述的方法獲得的參量數(shù)據(jù)，監(jiān)測一個或更多個半導(dǎo)體器件結(jié)構(gòu)的第一和第二沉積層的對準(zhǔn)。
18.一種集成電路管芯，通過根據(jù)權(quán)利要求17所述的方法制造。
全文摘要
公開了一種獲得參量測試數(shù)據(jù)的方法，用于監(jiān)測半導(dǎo)體器件多層之間的對準(zhǔn)。所述方法采用包括半導(dǎo)體器件的第一材料層的曲折(10、30)的測試結(jié)構(gòu)，該曲折相對于導(dǎo)電線路(18、38)沉積。相對于曲折(10)，以連續(xù)變小的距離設(shè)置諸如觸點(diǎn)或通路之類的許多組(16a、16b、16c、16d)部件16。可以在曲折(10、30)的第一末端(A)和導(dǎo)電線路(18、38)之間執(zhí)行單次的模擬測量，以便確定其間的電阻，并且可以獲得半導(dǎo)體器件的第一層和部件之間的臨界距離(或與之相關(guān)的可接受裕度)。
文檔編號H01L21/66GK101061581SQ200580040009
公開日2007年10月24日 申請日期2005年9月19日 優(yōu)先權(quán)日2004年9月23日
發(fā)明者迪爾克肯尼思·德弗里思, 阿爾貝·范德戈爾 申請人:皇家飛利浦電子股份有限公司