專利名稱：具有集中地配置了緩沖器或保護(hù)電路的布局的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，特別是涉及半導(dǎo)體芯片中的布局。
背景技術(shù)：
近年來，在微型計(jì)算機(jī)等的半導(dǎo)體集成電路中，從降低成本這方面看，要求縮小芯片面積。此外，對(duì)半導(dǎo)體集成電路要求工作的高速化及低功耗等。
例如，在特開平08-125130號(hào)公報(bào)中，公開了在具有多層布線的半導(dǎo)體集成電路中減少因布線層不同的信號(hào)布線間的電容耦合引起的交擾或噪聲以謀求電路工作的穩(wěn)定的半導(dǎo)體集成電路。該半導(dǎo)體集成電路是具有多個(gè)金屬布線層的半導(dǎo)體集成電路，具有信號(hào)布線以及在信號(hào)布線的兩側(cè)平行地配置在與信號(hào)布線相同的布線層中的分別被固定為接地電位和電源電壓電位的接地布線和電源布線。在該半導(dǎo)體集成電路的特征在于接近于小于等于對(duì)不同的布線層的布線進(jìn)行電絕緣的層間絕緣層的厚度的距離來配置信號(hào)布線、接地布線和電源布線。
在以前的半導(dǎo)體集成電路中，在芯片周邊接近地配置了焊盤(pad)和I/O緩沖器(或截止晶體管或二極管等的保護(hù)電路)。但是，如果這樣來配置焊盤和I/O緩沖器(或保護(hù)電路)，則芯片尺寸的縮小受到制約。
例如，如果半導(dǎo)體集成電路是微型計(jì)算機(jī)，則在芯片內(nèi)安裝CPU(中央處理單元)及ROM(只讀存儲(chǔ)器)及RAM(隨機(jī)存取存儲(chǔ)器)等的電路。利用MOS(金屬氧化物半導(dǎo)體)晶體管及電容器等的元件構(gòu)成了各電路。由于利用微細(xì)化工藝來縮小這些元件的尺寸，故可減小各電路的規(guī)模。
但是，由于焊盤及I/O緩沖器(或保護(hù)電路)不能跟隨CPU等的電路來減小。由于I/O緩沖器(或保護(hù)電路)保護(hù)內(nèi)部電路(CPU及ROM、RAM等)使之不受從外部侵入的噪聲或電涌的影響，故必須有充分地寬的面積。在以前的半導(dǎo)體集成電路中，接近于焊盤配置I/O緩沖器或保護(hù)電路。于是，如果在焊盤間的區(qū)域或焊盤與CPU之間的區(qū)域中設(shè)置具有大的面積的保護(hù)電路，則由于由焊盤和保護(hù)電路決定了芯片的4邊的長(zhǎng)度，故不能縮小芯片尺寸。
此外，如果大幅度地減小焊盤的面積或大幅度地減小焊盤間的間隔，則在劃片或引線鍵合等的組裝工序中，存在制造不良增加的可能性。于是，不能為了縮小芯片尺寸而大幅度地變更焊盤的面積或焊盤間的間距。
在為了適應(yīng)顧客的多種多樣的要求而進(jìn)行了品種展開的情況下，一般對(duì)CPU幾乎不加以變更而是通過變更RAM的容量或ROM的容量來增加制品的種類。但是，在某個(gè)制品中，即使假定將CPU、RAM、ROM配置成在半導(dǎo)體芯片中不產(chǎn)生空閑區(qū)域，與該制品相比減小了RAM的尺寸的新的制品中，在芯片中也產(chǎn)生空閑區(qū)域。即使在這樣的制品中，也接近于焊盤配置了I/O緩沖器或保護(hù)電路。
總而言之，以前為了縮小芯片尺寸進(jìn)行了使電路元件微細(xì)化或盡可能無間隙地排列CPU或RAM、ROM這樣的方法，但如果一但芯片尺寸被決定，則在RAM或ROM的尺寸被變更的情況下，縮小芯片尺寸是不容易的。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供可縮小芯片尺寸的半導(dǎo)體集成電路。
總而言之，本發(fā)明是半導(dǎo)體集成電路，具備中央處理器、非易失性存儲(chǔ)器、易失性存儲(chǔ)器、多個(gè)緩沖器或多個(gè)保護(hù)電路、多個(gè)焊盤和多條金屬布線。非易失性存儲(chǔ)器非易失性地存儲(chǔ)關(guān)于在中央處理器中進(jìn)行的處理的信息。易失性存儲(chǔ)器暫時(shí)地存儲(chǔ)信息。多個(gè)緩沖器或多個(gè)保護(hù)電路配置在半導(dǎo)體襯底的主表面中在設(shè)置中央處理器、非易失性存儲(chǔ)器和易失性存儲(chǔ)器的主區(qū)域中除了中央處理器、非易失性存儲(chǔ)器和易失性存儲(chǔ)器之外的區(qū)域中。多個(gè)焊盤分別與多個(gè)緩沖器或多個(gè)保護(hù)電路對(duì)應(yīng)地配置。多條金屬布線直接連接多個(gè)緩沖器或多個(gè)保護(hù)電路的每一個(gè)與多個(gè)焊盤中的對(duì)應(yīng)的焊盤。
因而，本發(fā)明的主要的優(yōu)點(diǎn)在于，通過在半導(dǎo)體襯底表面的區(qū)域中除CPU或RAM、ROM等的電路之外的區(qū)域中集中地配置I/O緩沖器或保護(hù)電路，可縮小焊盤間的距離或焊盤與CPU等的電路的間隔，故縮小了芯片尺寸。
根據(jù)與附圖關(guān)聯(lián)地被理解的關(guān)于本發(fā)明的詳細(xì)的說明，本發(fā)明的上述和其它的目的、特征、方面和優(yōu)點(diǎn)會(huì)變得更加明白。


圖1是示出實(shí)施例1的半導(dǎo)體集成電路的布局的圖。
圖2是示出按照以前的配置方法的半導(dǎo)體集成電路的布局的圖。
圖3是示出實(shí)施例1的半導(dǎo)體集成電路的變形例的布局的圖。
圖4是示出實(shí)施例2的半導(dǎo)體集成電路的布局的圖。
圖5是示出實(shí)施例3的半導(dǎo)體集成電路的布局的圖。
圖6是圖5的VI-VI部分的剖面圖。
圖7是示出實(shí)施例4的半導(dǎo)體集成電路的布局的圖。
圖8是圖5的VIII-VIII部分的剖面圖。
圖9是示意性地說明圖8的側(cè)壁SW的制造方法的圖。
圖10是示出實(shí)施例5的半導(dǎo)體集成電路的布局的圖。
具體實(shí)施例方式
以下，參照附圖，詳細(xì)地說明本發(fā)明的實(shí)施例。再有，圖中同一符號(hào)表示同一或相當(dāng)?shù)牟糠帧?br> 〔實(shí)施例1〕圖1是示出實(shí)施例1的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D1，半導(dǎo)體集成電路1包含中央處理器(圖中，表示為CPU)2、非易失性地存儲(chǔ)關(guān)于在中央處理器2中進(jìn)行的預(yù)定的處理的信息的非易失性存儲(chǔ)器4和暫時(shí)地存儲(chǔ)該信息的易失性存儲(chǔ)器6。非易失性存儲(chǔ)器4例如是閃速存儲(chǔ)器。易失性存儲(chǔ)器6例如是SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)。
半導(dǎo)體集成電路1例如還包含作為I/O緩沖器的緩沖器B1～B9。在半導(dǎo)體襯底表面的主區(qū)域MS中的除了中央處理器2、非易失性存儲(chǔ)器4和易失性存儲(chǔ)器6的單個(gè)區(qū)域SP1中集中地配置緩沖器B1～B9。
半導(dǎo)體集成電路1還包含分別與緩沖器B1～B9對(duì)應(yīng)地設(shè)置的焊盤P1～P9和直接連接緩沖器B1～B9與焊盤P1～P9的金屬布線L1～L9。
半導(dǎo)體集成電路1具有多層布線。在同一布線層中形成金屬布線L1～L9的每一條。與設(shè)置中央處理器2中包含的金屬布線的布線層、設(shè)置非易失性存儲(chǔ)器4中包含的金屬布線的布線層和設(shè)置易失性存儲(chǔ)器6中包含的金屬布線的布線層中的任一布線層相比，相對(duì)于半導(dǎo)體襯底的表面，在上側(cè)的布線層中設(shè)置金屬布線L1～L9的每一條。
如果具體地說明，則與非易失性存儲(chǔ)器4具有的多條位線BL1相比，在上側(cè)設(shè)置金屬布線L3～L5。與易失性存儲(chǔ)器6具有的多條位線BL2相比，在上側(cè)設(shè)置金屬布線L6、L7。與中央處理器2具有的信號(hào)線SL1、SL2相比，在上側(cè)的布線層中設(shè)置金屬布線L8、L9。
概要地說明實(shí)施例1的半導(dǎo)體集成電路1的結(jié)構(gòu)的特征。在從焊盤P1～P9分離的區(qū)域SP1中集中地配置緩沖器B1～B9。區(qū)域SP1是主區(qū)域MS中除中央處理器2、非易失性存儲(chǔ)器4和易失性存儲(chǔ)器6之外的區(qū)域。由于不在焊盤周邊部設(shè)置需要寬的面積的緩沖器，故可縮短焊盤間的間隔或焊盤與內(nèi)部電路(例如中央處理器2)的間隔。于是，可減小芯片尺寸。
在此，在本發(fā)明的半導(dǎo)體集成電路中，與以前的半導(dǎo)體集成電路比較，連結(jié)焊盤與緩沖器的金屬布線的長(zhǎng)度變長(zhǎng)。于是，可認(rèn)為本發(fā)明的半導(dǎo)體集成電路因焊盤與緩沖器之間的布線電阻變大而容易受到噪聲或電涌的影響。但是，通過在最上層的布線層中形成金屬布線L1～L9的每一條，可解決這樣的問題。
一般來說，在多層布線結(jié)構(gòu)中，越是在上層設(shè)置的金屬布線，有關(guān)布線的寬度或厚度的設(shè)計(jì)的自由度越大。因此，如果在最上層的布線層中配置金屬布線L1～L9的每一條，則可將布線的寬度或厚度設(shè)定為使焊盤與緩沖器之間的布線電阻充分地小。
圖2是示出按照以前的配置方法的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D2，半導(dǎo)體集成電路11在包含接近于焊盤設(shè)置的緩沖器BA～BD這一點(diǎn)上與圖1的半導(dǎo)體集成電路1不同。由于關(guān)于半導(dǎo)體集成電路11的其它的部分的結(jié)構(gòu)與半導(dǎo)體集成電路1的對(duì)應(yīng)的部分的結(jié)構(gòu)是同樣的，故不重復(fù)以后的說明。
在半導(dǎo)體集成電路11的內(nèi)部設(shè)置區(qū)域SP4。在有的半導(dǎo)體集成電路中，即使不設(shè)置區(qū)域SP4，因減小了非易失性存儲(chǔ)器4的尺寸或減小了易失性存儲(chǔ)器6的尺寸，也產(chǎn)生區(qū)域SP4。
即使在半導(dǎo)體襯底的表面上設(shè)置了具有充分的面積的空閑區(qū)域，可以集中地配置緩沖器，在以前的布局中，由于接近于焊盤設(shè)置了緩沖器或保護(hù)電路，故芯片的尺寸的縮小受到了限制。
再者，在芯片的4邊上配置了焊盤的布局中，在4個(gè)角部上分別設(shè)置的焊盤PA～PD的周邊部分中不能配置緩沖器或保護(hù)電路。在角部的焊盤的周邊部中產(chǎn)生的空閑區(qū)域也成為制約芯片尺寸的縮小主要原因。
另一方面，在圖1的半導(dǎo)體集成電路1中，由于在區(qū)域SP1中集中地配置緩沖器B1～B9，故可通過有效地利用芯片的空閑區(qū)域來縮小芯片。再有，在圖1中，在區(qū)域SP1中也可設(shè)置緩沖器和保護(hù)電路?；蛘?，也可在設(shè)在焊盤間的區(qū)域或焊盤與內(nèi)部電路之間的區(qū)域中設(shè)置保護(hù)電路。具體地說，也可在焊盤P1與焊盤P2之間的區(qū)域SP2或焊盤P5、P6與非易失性存儲(chǔ)器4、易失性存儲(chǔ)器6之間的區(qū)域SP3中設(shè)置保護(hù)電路。
圖3是示出實(shí)施例1的半導(dǎo)體集成電路的變形例的布局的圖。參照?qǐng)D3，半導(dǎo)體集成電路1A在包含在區(qū)域SP1中設(shè)置的保護(hù)電路PR1～PR9來代替緩沖器B1～B9這一點(diǎn)上與圖1的半導(dǎo)體集成電路1不同。保護(hù)電路例如是截止晶體管或二極管。由于關(guān)于半導(dǎo)體集成電路1A的其它的部分的結(jié)構(gòu)與半導(dǎo)體集成電路1的對(duì)應(yīng)的部分的結(jié)構(gòu)是同樣的，故不重復(fù)以后的說明。即使如實(shí)施例1的變形例那樣在芯片的空閑區(qū)域中配置保護(hù)電路，也可縮小芯片尺寸。
再有，在實(shí)施例1的變形例的情況下，可在區(qū)域SP1中設(shè)置緩沖器B1～B9，也可在區(qū)域SP2或區(qū)域SP3中設(shè)置緩沖器B1～B9。
如上所述，按照實(shí)施例1，通過在半導(dǎo)體襯底表面的空閑區(qū)域中集中地配置緩沖器或保護(hù)電路，可縮小半導(dǎo)體集成電路的芯片尺寸。
〔實(shí)施例2〕圖4是示出實(shí)施例2的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D4，半導(dǎo)體集成電路21在包含多個(gè)區(qū)域SP5、SP6來代替區(qū)域SP1這一點(diǎn)上與圖1的半導(dǎo)體集成電路1不同。在實(shí)施例2中，在區(qū)域SP5、SP6中對(duì)緩沖器(或保護(hù)電路)進(jìn)行塊化來配置。在圖4中，將在區(qū)域SP5、SP6中配置的塊分別作為塊BC1、BC2來示出。
再有，由于關(guān)于半導(dǎo)體集成電路21的其它的部分的結(jié)構(gòu)與半導(dǎo)體集成電路1的對(duì)應(yīng)的部分的結(jié)構(gòu)是同樣的，故不重復(fù)以后的說明。
在實(shí)施例1中，在單個(gè)的空閑區(qū)域中集中地配置了緩沖器或保護(hù)電路。因此，在單個(gè)的空閑區(qū)域的面積比集合了緩沖器或保護(hù)電路的面積小的情況下，不能在空閑區(qū)域中配置緩沖器或保護(hù)電路。于是，在這樣的情況下，由于按照以前的配置方法在焊盤的周邊配置緩沖器或保護(hù)電路，故不能縮小芯片尺寸。
在實(shí)施例2的半導(dǎo)體集成電路中，即使多個(gè)空閑區(qū)域的各自的面積減小，只要多個(gè)空閑區(qū)域的面積的合計(jì)比合在一起的緩沖器或保護(hù)電路的面積大，就可以通過在多個(gè)空閑區(qū)域的每一個(gè)區(qū)域中配置緩沖器或保護(hù)電路，有效地利用芯片內(nèi)部的空閑區(qū)域。于是，與實(shí)施例1同樣，可減小芯片尺寸。
如上所述，按照實(shí)施例2，通過在芯片內(nèi)部的多個(gè)空閑區(qū)域中集中地配置緩沖器或保護(hù)電路，可進(jìn)行芯片尺寸的縮小。
〔實(shí)施例3〕圖5是示出實(shí)施例3的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D5，半導(dǎo)體集成電路31在還包含在與金屬布線L1～L9為同一的布線層中分別形成的、被供給預(yù)定的電位的作為金屬布線的虛設(shè)布線DL1～DL8這一點(diǎn)上與圖1的半導(dǎo)體集成電路1不同。由于關(guān)于半導(dǎo)體集成電路31的其它的部分的結(jié)構(gòu)與半導(dǎo)體集成電路1的對(duì)應(yīng)的部分的結(jié)構(gòu)是同樣的，故不重復(fù)以后的說明。再有，在半導(dǎo)體集成電路31中，將緩沖器或保護(hù)電路作為在區(qū)域SP1中設(shè)置的塊BC3來示出。
將虛設(shè)布線DL1～DL8設(shè)置成對(duì)于連接焊盤與緩沖器(或保護(hù)電路)的多條金屬布線中具有與多條位線BL1的某一條或多條位線BL2的某一條平行的部分的金屬布線，從側(cè)面將該平行的部分夾在中間。在圖5中，將虛設(shè)布線DL1、DL2設(shè)置成從側(cè)面將金屬布線L3中與位線BL1平行的部分夾在中間。同樣，對(duì)于金屬布線L4中的與位線BL1平行的部分，設(shè)置虛設(shè)布線DL3、DL4，對(duì)于金屬布線L5中的與位線BL1平行的部分，設(shè)置虛設(shè)布線DL5、DL6。此外，對(duì)于金屬布線L6中的與位線BL2平行的部分，設(shè)置虛設(shè)布線DL7、DL8。
在本發(fā)明的半導(dǎo)體集成電路中，在非易失性存儲(chǔ)器或易失性存儲(chǔ)器上配置連結(jié)焊盤與緩沖器的金屬布線的一部分或連結(jié)焊盤與保護(hù)電路的金屬布線的一部分。在該情況下，由于在下層設(shè)置的非易失性存儲(chǔ)器的位線或易失性存儲(chǔ)器的位線的電位根據(jù)由在上層設(shè)置的金屬布線傳遞的信號(hào)而變化，故發(fā)生從非易失性存儲(chǔ)器或易失性存儲(chǔ)器讀出錯(cuò)誤的信息的現(xiàn)象(交擾)。
交擾的原因在于，由于上層的金屬布線與下層的位線平行地配置，故兩布線層間的層間電容局部地變大。在實(shí)施例3中，由于在上層的金屬布線的兩側(cè)配置被供給預(yù)定的電位的虛設(shè)布線來降低層間電容，故可抑制交擾的發(fā)生。
再有，如果對(duì)虛設(shè)布線供給的預(yù)定的電位是電源電位或接地電位，則可容易地設(shè)定，而是接地電位是特別理想的。一般來說，在焊盤的周邊設(shè)置了用金屬構(gòu)成且被供給接地電位的接地區(qū)域。于是，通過將虛設(shè)布線連接到該接地區(qū)域上，可容易地配置虛設(shè)布線。
此外，在使用了導(dǎo)電類型為P型的襯底作為半導(dǎo)體襯底的情況下，通過將虛設(shè)布線連接到襯底以將襯底電位定為接地電位，在金屬布線與虛設(shè)布線之間除了線間電容外還存在電容分量。在由金屬布線傳遞的信號(hào)中產(chǎn)生的噪聲容易被線間電容之外的電容分量吸收。因此，為了可抑制交擾的發(fā)生，虛設(shè)布線的電位最好是接地電位。
圖6是圖5的VI-VI部分的剖面圖。參照?qǐng)D6，示出非易失性存儲(chǔ)器4的位線BL1A～BL1C和金屬布線L3、虛設(shè)布線DL1、DL2。金屬布線L3、虛設(shè)布線DL1、DL2隔著絕緣膜LA1設(shè)置在與位線BL1A～BL1C相比為上層的布線層中。此外，為了覆蓋金屬布線L3、虛設(shè)布線DL1、DL2而設(shè)置絕緣膜LA2。在金屬布線L3(和虛設(shè)布線DL1、DL2)是最上層的布線的情況下，絕緣膜LA2成為覆蓋芯片表面的保護(hù)膜。
在金屬布線L3與位線BL1A之間存在層間電容。層間電容由位線BL1A的上面與金屬布線L3的下面之間的面間電容Cs和位線BL1A的側(cè)面與金屬布線L3的側(cè)面之間的邊緣電容Cf構(gòu)成。
此外，在金屬布線L3與虛設(shè)布線DL1、DL2的每一條之間存在線間電容Cc。線間電容Cc是金屬布線L3的側(cè)面與虛設(shè)布線的側(cè)面之間的電容。
一般來說，如果將電荷定為Q、將電容定為C、將電位定為V，則Q＝CV的關(guān)系成立。于是，在層間電容大的情況下，由金屬布線L3中的電位變化引起位線BL1A上的電位變化。
在一般的存儲(chǔ)器中，從存儲(chǔ)單元讀出的信息成為連接到該存儲(chǔ)單元上的2條位線間的電位差而產(chǎn)生。利用讀出放大器檢測(cè)并放大2條位線間的電位差，成為表示2進(jìn)制數(shù)的1或0的邏輯電平。于是，由于層間電容大，故如果2條位線中的一方的電位隨金屬布線L3中的電位變化而變化，則由于在2條位線間產(chǎn)生的電位差被讀出放大器檢測(cè)并放大，故從存儲(chǔ)器讀出錯(cuò)誤的信息。此外，因電容變大，時(shí)間常數(shù)變大，也發(fā)生位線的信號(hào)的延遲。
對(duì)于金屬布線L3的側(cè)面的電容是線間電容Cc和邊緣電容Cf。通過增大線間電容Cc，可減少邊緣電容Cf。通過邊緣電容Cf減少，層間電容變小。于是，可抑制交擾的發(fā)生。
如上所述，按照實(shí)施例3，通過在連接焊盤與緩沖器或保護(hù)電路的金屬布線中的與存儲(chǔ)器的位線平行的部分的兩側(cè)配置被固定為預(yù)定的電位的虛設(shè)布線，可防止從存儲(chǔ)器讀出的信息的錯(cuò)誤，故可提高工作的可靠性。
〔實(shí)施例4〕圖7是示出實(shí)施例4的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D7，由于半導(dǎo)體集成電路41的布局與圖5的半導(dǎo)體集成電路31的布局是同樣的，故不重復(fù)以后的說明。在金屬布線L1～L9和虛設(shè)布線DL1～DL8的側(cè)面上設(shè)置由電介質(zhì)構(gòu)成的側(cè)壁這一點(diǎn)上，實(shí)施例4與實(shí)施例3不同。
在實(shí)施例4中，通過在金屬布線和虛設(shè)布線上設(shè)置具有比覆蓋金屬布線和虛設(shè)布線的絕緣膜高的介電常數(shù)的側(cè)壁，與實(shí)施例3相比，可增大金屬布線與虛設(shè)布線之間的線間電容。金屬布線與位線之間的層間電容中的邊緣電容與實(shí)施例3的情況相比減少了。于是，由于層間電容與實(shí)施例3相比減少了，故與實(shí)施例3的半導(dǎo)體集成電路相比，難以產(chǎn)生交擾。
圖8是圖7的VIII-VIII部分的剖面圖。參照?qǐng)D8，在金屬布線L3、虛設(shè)布線DL1、DL2的各自的兩側(cè)面上設(shè)置側(cè)壁SW。側(cè)壁SW是絕緣體。側(cè)壁SW的介電常數(shù)比絕緣膜LA2的介電常數(shù)高。例如，利用氧化鉭(Ta2O5)或氧化鉿(HfO2)等構(gòu)成側(cè)壁SW。另一方面，絕緣膜LA2例如是等離子氧化膜，更具體地說，是等離子TEOS(原硅酸四乙酯)。再有，如果絕緣膜LA2是保護(hù)膜，則一般來說，可使用等離子氮化膜作為保護(hù)膜。換言之，構(gòu)成側(cè)壁SW的材質(zhì)只要是介電常數(shù)比等離子氧化膜或等離子氮化膜的介電常數(shù)高的材質(zhì)即可。
介電常數(shù)越高，電容越大。如果與實(shí)施例3比較，則在實(shí)施例4中，在金屬布線L3、虛設(shè)布線DL1、DL2的各自的兩側(cè)面上設(shè)置側(cè)壁SW。于是，與實(shí)施例3相比，線間電容Cc變大。由于線間電容越大、可越減少邊緣電容Cf，故與實(shí)施例3相比，可減小層間電容。
圖9是示意性地說明圖8的側(cè)壁SW的制造方法的圖。參照?qǐng)D9，首先，在步驟S1中，在絕緣膜LA1上淀積金屬膜，在金屬膜上涂敷光致抗蝕劑PH。其次，利用光刻工序，將布線圖形轉(zhuǎn)印到光致抗蝕劑PH上。利用刻蝕工序，除去被光致抗蝕劑PH覆蓋的部分以外的金屬膜，形成金屬布線L3、虛設(shè)布線DL1、DL2。
其次，在步驟S2中，利用等離子CVD(化學(xué)汽相淀積)，在金屬布線L3、虛設(shè)布線DL1、DL2上形成絕緣膜LA3。該絕緣膜最終成為側(cè)壁SW。再有，絕緣膜LA3是具有各向同性的臺(tái)階覆蓋性的絕緣膜。
接著，在步驟S3中，通過進(jìn)行以垂直分量為主體的各向異性刻蝕，形成側(cè)壁SW。
接著，在步驟S4中，利用等離子CVD，形成覆蓋金屬布線L3、虛設(shè)布線DL1、DL2和側(cè)壁SW的絕緣膜LA2(或保護(hù)膜)。
如上所述，按照實(shí)施例4，通過在位線的上層設(shè)置的金屬布線的側(cè)面和虛設(shè)布線的側(cè)面上設(shè)置由電介質(zhì)構(gòu)成的側(cè)壁，由于可減小上層的布線與下層的位線的層間電容，可防止從存儲(chǔ)器被讀出的信息的錯(cuò)誤，故提高了工作的可靠性。
〔實(shí)施例5〕圖10是示出實(shí)施例5的半導(dǎo)體集成電路的布局的圖。參照?qǐng)D10，半導(dǎo)體集成電路51在包含具有形成為鋸齒狀的部分的金屬布線L3B、L4B、L5B、L6B來代替金屬布線L3、L4、L5、L6這一點(diǎn)上與圖1的半導(dǎo)體集成電路1不同。由于關(guān)于半導(dǎo)體集成電路51的其它的部分的結(jié)構(gòu)與半導(dǎo)體集成電路1的對(duì)應(yīng)的部分的結(jié)構(gòu)是同樣的，故不重復(fù)以后的說明。
如已說明的那樣，在上層的布線與下層的位線之間存在由面間電容和邊緣電容構(gòu)成的層間電容。在實(shí)施例3、4中，通過減少邊緣電容來減少層間電容。與此不同，在實(shí)施例5中，通過減少面間電容來減少層間電容。
越減小下層的位線與上層的布線之間重疊的部分的面積，面間電容就越小。于是，將上層的布線形成為鋸齒狀，以便盡可能減少與下層的位線平行的部分。如果更詳細(xì)地說明，則將鋸齒狀的部分形成為在形成金屬布線L1～L9的布線層中在與多條位線BL1中的某一條或多條位線BL2中的某一條平行的第1方向和與第1方向不同的第2方向上交替地改變方向、被多次折彎。
例如，如果代表性地說明金屬布線L4B，則如下。即，金屬布線L4B包含折線部分分A1、A2。將折線部分分A1、A2分別形成為在與位線BL1平行的第1方向(L41B)和與第1方向不同的第2方向(與位線BL1垂直的方向(L42B))上交替地改變方向、被多次折彎。利用折線部分分A1、A2來減小金屬布線L4B與特定的1條位線重疊的部分的面積。于是，由于減小了金屬布線L4B與下層的位線之間的面間電容，故減小了層間電容。
在圖10中，為了說明的方便起見，以布線L3B、L4B通過位線BL1之間的方式來示出，但一般來說，由于連接到焊盤上的金屬布線比位線的線寬和位線的間隔粗，故不能將上層的金屬布線配置成與并行的2條位線的任一條都不重疊。如果象實(shí)施例5那樣在上層的金屬布線中設(shè)置鋸齒狀的形狀，則可減少與位線平行地重疊的部分。
再有，關(guān)于鋸齒狀的部分，折彎角度不限于90°，只要是除了0°或180°外的任意的角度即可。
如上所述，按照實(shí)施例5，通過將與位線重疊的布線的形狀作成減小與位線重疊的部分那樣的折線形狀，可提高工作的可靠性。
已經(jīng)詳細(xì)地說明并示出了本發(fā)明，但這些只是例示，而不是限定，應(yīng)明確地理解，本發(fā)明的精神和范圍只由后附的權(quán)利要求書來限定。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，具備中央處理器；非易失性存儲(chǔ)器，非易失性地存儲(chǔ)關(guān)于在上述中央處理器中進(jìn)行的處理的信息；易失性存儲(chǔ)器，暫時(shí)地存儲(chǔ)上述信息；多個(gè)緩沖器或多個(gè)保護(hù)電路，配置在半導(dǎo)體襯底的主表面中在設(shè)置上述中央處理器、上述非易失性存儲(chǔ)器和上述易失性存儲(chǔ)器的主區(qū)域中的除了上述中央處理器、上述非易失性存儲(chǔ)器和上述易失性存儲(chǔ)器之外的區(qū)域中；多個(gè)焊盤，分別與上述多個(gè)緩沖器或上述多個(gè)保護(hù)電路對(duì)應(yīng)地配置；以及多條金屬布線，直接連接上述多個(gè)緩沖器或上述多個(gè)保護(hù)電路的每一個(gè)與上述多個(gè)焊盤中的對(duì)應(yīng)的焊盤。
2.如權(quán)利要求1中所述的半導(dǎo)體集成電路，其特征在于上述半導(dǎo)體集成電路具有多層布線，上述多條金屬布線的每一條設(shè)置在同一布線層中，上述多條金屬布線與設(shè)置上述中央處理器中包含的金屬布線的布線層、設(shè)置上述非易失性存儲(chǔ)器中包含的金屬布線的布線層和設(shè)置上述易失性存儲(chǔ)器中包含的金屬布線的布線層中的任一布線層相比，相對(duì)于上述主表面處于上側(cè)。
3.如權(quán)利要求2中所述的半導(dǎo)體集成電路，其特征在于在上述主表面中單個(gè)區(qū)域中集中地配置了上述多個(gè)緩沖器或上述多個(gè)保護(hù)電路。
4.如權(quán)利要求2中所述的半導(dǎo)體集成電路，其特征在于在上述主表面中的多個(gè)區(qū)域中分散地配置了上述多個(gè)緩沖器或上述多個(gè)保護(hù)電路。
5.如權(quán)利要求2中所述的半導(dǎo)體集成電路，其特征在于上述非易失性存儲(chǔ)器具有由金屬構(gòu)成的多條第1位線，上述易失性存儲(chǔ)器具有由金屬構(gòu)成的多條第2位線，上述多條金屬布線包含具有與上述多條第1位線的某一條或上述多條第2位線的某一條平行的部分的金屬布線，上述半導(dǎo)體集成電路還具備由金屬構(gòu)成的、在與上述多條金屬布線的每一條相同的布線層中設(shè)置成從側(cè)面將上述平行的部分夾在中間的第1、第2虛設(shè)布線，對(duì)上述第1、第2虛設(shè)布線供給預(yù)定的電位。
6.如權(quán)利要求5中所述的半導(dǎo)體集成電路，其特征在于上述預(yù)定的電位是電源電位或接地電位。
7.如權(quán)利要求5中所述的半導(dǎo)體集成電路，其特征在于，上述半導(dǎo)體集成電路還具備由絕緣體構(gòu)成的、設(shè)置在上述多條金屬布線的各自的側(cè)面和上述第1、第2虛設(shè)布線的各自的側(cè)面上的多個(gè)側(cè)壁，以及覆蓋上述多條金屬布線、上述第1、第2虛設(shè)布線和上述多個(gè)側(cè)壁的絕緣膜，并且上述多個(gè)側(cè)壁的各自的介電常數(shù)比上述絕緣膜的介電常數(shù)高。
8.如權(quán)利要求2中所述的半導(dǎo)體集成電路，其特征在于上述非易失性存儲(chǔ)器具有由金屬構(gòu)成的多條第1位線，上述易失性存儲(chǔ)器具有由金屬構(gòu)成的多條第2位線，上述多條金屬布線在形成上述多條金屬布線的每一條的布線層中包含在與上述多條第1位線中的某一條或上述多條第2位線中的某一條平行的第1方向和與上述第1方向不同的第2方向上交替地改變方向、形成為多次折彎的金屬布線。
全文摘要
在從焊盤(P1～P9)離開的區(qū)域(SP1)中集中地配置緩沖器(B1～B9)。區(qū)域(SP1)是半導(dǎo)體集成電路的主區(qū)域中除了中央處理器(2)、非易失性存儲(chǔ)器(4)和易失性存儲(chǔ)器(6)之外的區(qū)域。由于在焊盤周邊部中不設(shè)置需要寬的面積的緩沖器，故可縮短焊盤間的間隔或焊盤與內(nèi)部電路(例如中央處理器(2))的間隔。于是可減小芯片尺寸。因而，可提供能縮小芯片尺寸的半導(dǎo)體集成電路。
文檔編號(hào)H01L27/02GK1819196SQ200610002430
公開日2006年8月16日 申請(qǐng)日期2006年1月27日 優(yōu)先權(quán)日2005年1月27日
發(fā)明者中村正, 榊原清彥, 滝川浩 申請(qǐng)人:株式會(huì)社瑞薩科技