專利名稱：三維混合取向技術(shù)的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件，更具體地說(shuō)，涉及具有增強(qiáng)的pFET性能且不會(huì)降低nFET的性能的半導(dǎo)體器件以及制造方法。
背景技術(shù)：
場(chǎng)效應(yīng)晶體管(FET)是集成電路領(lǐng)域中的基本構(gòu)造塊。FET可以分為兩種基本結(jié)構(gòu)類型水平和垂直。水平或橫向FET具有在平行于基片的平面的方向(例如水平方向)上從源極到漏極的載流子流，而垂直FET具有在與在其上形源漏極的基片的平面相垂直的方向上從源極到漏極的載流子流。FET結(jié)構(gòu)可以包括單個(gè)柵極(例如用于形成單個(gè)溝道)或者一對(duì)柵極(例如用于形成一對(duì)溝道)，雙柵極的形式的優(yōu)點(diǎn)在于增加了電流傳輸能力(例如通常大于單柵極形式的兩倍)。
FET通常由通過(guò)半導(dǎo)體材料互連的源極和漏極電極組成。在源極和漏極電極之間的導(dǎo)通基本在半導(dǎo)體內(nèi)，在源極和漏極之間的長(zhǎng)度是導(dǎo)通溝道。具體地，輸出電流與溝道長(zhǎng)度成反比，而工作頻率與溝道長(zhǎng)度的平方成反比。
基本金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)結(jié)構(gòu)具有所謂的“扁平設(shè)計(jì)”。nFET結(jié)構(gòu)是四端子器件，并且由p型半導(dǎo)體基片構(gòu)成，在該基片中形成了兩個(gè)n-區(qū)、源極電極和漏極電極(例如通過(guò)離子注入)。在絕緣體上的金屬觸點(diǎn)是柵極。重?fù)诫s的多晶硅或者硅化物和多晶硅的組合也可用作柵極電極。
基本器件參數(shù)是作為在兩種冶金的n-p結(jié)之間的距離的通道長(zhǎng)度L、溝道寬度W、柵極氧化物厚度t、結(jié)深度和基片摻雜。在電壓施加給柵極時(shí)，源極至漏極電極對(duì)應(yīng)于背對(duì)背連接的兩個(gè)p-n結(jié)。僅僅從源極可流到漏極的電流是反向漏極電流。在足夠的正偏壓施加給柵極以在兩個(gè)n-區(qū)之間形成表面反型層(或溝道)時(shí)，通過(guò)有電流流過(guò)的n-溝道的導(dǎo)通表面來(lái)連接源極和漏極。
然而公知的是nFET在基片的水平面上最佳。即，在nFET被制造在100平面和110方向時(shí)使在溝道上的電子遷移率最佳。這時(shí)典型的扁平結(jié)構(gòu)制造。在另一方面，pFET器件在被制造在100平面和110方向上時(shí)具有顯著降低的性能特征；即空穴遷移率極大地降低，由此使整個(gè)器件的性能劣化。然而，在半導(dǎo)體制造中通常使用十分公知的處理在100平面和110方向上構(gòu)造nFET和pFET兩種結(jié)構(gòu)。

發(fā)明內(nèi)容
在本發(fā)明的第一方面，一種制造半導(dǎo)體結(jié)構(gòu)的方法包括使用第一平面和方向在基片上形成第一結(jié)構(gòu)和使用第二平面和方向在該基片上形成第二結(jié)構(gòu)。
在本發(fā)明的另一方面中，一種制造半導(dǎo)體器件的方法包括使用第一平面和方向在基片上構(gòu)造nFET疊層和使用不同于第一平面和方向的第二平面和方向在該基片上構(gòu)造pFET疊層。該方法進(jìn)一步包括在nFET疊層和pFET疊層之間的基片上提供隔離區(qū)。
在本發(fā)明的另一方面中，一種半導(dǎo)體結(jié)構(gòu)包括使用第一平面和方向在基片上的nFET疊層和使用不同于第一平面和方向的第二平面和方向在該基片上的pFET疊層。基片內(nèi)的隔離區(qū)提供在nFET疊層和pFET疊層之間。


附圖1-15說(shuō)明了在根據(jù)本發(fā)明在半導(dǎo)體器件中的步驟；和附圖16說(shuō)明了根據(jù)本發(fā)明的最終結(jié)構(gòu)和制造過(guò)程。
具體實(shí)施例方式
本發(fā)明涉及半導(dǎo)體結(jié)構(gòu)，更具體地說(shuō)涉及使用三維混合取向技術(shù)的半導(dǎo)體結(jié)構(gòu)和制造方法。在本發(fā)明的一方面，通過(guò)增大pFET的載流子遷移率改善或最佳化pFET的性能，而對(duì)nFET的性能沒(méi)有任何損害。為實(shí)現(xiàn)本發(fā)明，nFET形成在第一平面/方向上，而使用類似的處理步驟將pFET形成在第二平面/方向上。例如，在本發(fā)明的一個(gè)非限制性的方面中，nFET將形成在(100)/<110>平面/方向上，而pFET將形成在(111)/<112>平面/方向上。這樣，pFET的溝道長(zhǎng)度比使用相同的處理的nFET的溝道長(zhǎng)度更長(zhǎng)。本發(fā)明與CMOS技術(shù)比如SOI、應(yīng)變Si、雙間隔件等兼容。
附圖1所述為根據(jù)本發(fā)明的開(kāi)始結(jié)構(gòu)。在這種結(jié)構(gòu)，淺溝槽隔離結(jié)構(gòu)(STI)12形成在具有(100)平面的基片10中。在一個(gè)示例性附圖中，STI 12的深度在2000-5000之間，這取決于所要求的器件性能。STI 12的深度在SOI處理技術(shù)中可以更淺。在所描述的實(shí)施例中，nFET將形成在STI 12的側(cè)面上，而pFET將形成在STI 12的相對(duì)側(cè)面上。
通過(guò)示例性的說(shuō)明，STI 12可以通過(guò)在基片10上淀積襯墊氧化物和襯墊氮化物形成。光掩?；蛴惭谀Ｐ纬稍谝r墊氮化物上，并且蝕刻處理蝕刻穿過(guò)所形成的層到達(dá)基片上。附加的蝕刻處理蝕刻進(jìn)基片以形成溝槽。例如，氧化物淀積在溝槽中以填充該溝槽。使用化學(xué)機(jī)械拋光(CMP)處理使表面平面化。然后清除襯墊氮化物，得到附圖1的結(jié)構(gòu)。
附圖2表示阱注入過(guò)程。在一種實(shí)施方式中，p-阱使用硼摻雜，之后形成nFET的一部分。可以以磷對(duì)n-阱摻雜，之后形成pFET的一部分。使用在本行業(yè)十分公知的過(guò)程執(zhí)行摻雜。
在附圖3中，使用十分公知的處理比如熱氧化或者化學(xué)汽相淀積將氧化物材料14形成在基片10上。在本發(fā)明的一方面，氧化物層14大約10至100厚，但本發(fā)明也可以設(shè)計(jì)其它的厚度或尺寸。使用CVD也可以將塊材料16比如氮化物淀積在氧化物層14上，例如塊材料16可以是200至2000的范圍，雖然本發(fā)明也可以使用其它的厚度和尺寸。光致抗蝕劑18淀積在塊材料16上。在構(gòu)圖之后，僅僅pFET區(qū)域打開(kāi)以用于隨后的各向異性蝕刻。
附圖4表示塊材料16的有選擇性的各向異性蝕刻。在這個(gè)處理中，蝕刻對(duì)于氮化物塊層16有選擇性，而氧化物層14用作蝕刻停止層。在這個(gè)過(guò)程中，蝕刻區(qū)域20形成在塊材料16中。
然后使用干剝離處理剝離光致抗蝕劑層18，例如(附圖5)。在附圖6中，執(zhí)行間隔件氮化物淀積和蝕刻處理。在這個(gè)處理中，間隔件22形成在蝕刻的區(qū)域20中以減小間隔件并使要形成pFET的活性區(qū)域平滑。如果蝕刻的區(qū)域20通過(guò)在附圖3中的光刻處理可控制則可以跳過(guò)形成間隔件氮化物。
參考附圖7，然后例如使用濕蝕刻處理清除在蝕刻的區(qū)域20中的氧化物層14。這種濕蝕刻處理例如可以利用稀釋的HF。然后使用例如KOH或氨水在基片中執(zhí)行優(yōu)選的蝕刻處理。這種蝕刻步驟是各向異性的蝕刻，在非限制性的實(shí)施例中，蝕刻到200至900的深度，雖然根據(jù)器件的要求本發(fā)明可以設(shè)計(jì)其它的蝕刻深度和尺寸。在本發(fā)明的一方面中，形成溝槽24的蝕刻區(qū)域具有STI 12的平滑過(guò)渡；然而，本發(fā)明可以設(shè)計(jì)在STI 12和蝕刻的溝槽24之間存在階梯的部分。
附圖8所示為如參考附圖7所討論的蝕刻幾何的一種實(shí)施例。在這種非限制性的實(shí)施例中，各向異性的濕蝕刻被用于在基片100中蝕刻，形成相對(duì)于基片10的平面(100)具有大約57.5°角度的側(cè)壁24a。
在附圖9中，使用十分公知的熱磷酸蝕刻清除氮化物塊材料16。十分公知的是，熱磷酸僅僅蝕刻氮化物而不損失氧化物和硅?？梢郧宄趸飳?4。
參考附圖10，在氮化物塊和氧化物層的蝕刻之后，柵極電介質(zhì)26形成在基片10的表面上，包括在溝槽24中。柵極電介質(zhì)26例如可以是氧化物、氮氧化物或高-k材料。在一個(gè)實(shí)例中，柵極電介質(zhì)26可以是大約10至100。多晶硅28淀積在柵極電介質(zhì)26上。在高-k材料的情況下，金屬電極可以淀積在高-k材料上。
附圖11所示為nFET和pFET的開(kāi)始結(jié)構(gòu)(例如疊層)的構(gòu)造。在這種處理中，多晶硅28以十分公知的處理(比如光刻和多晶硅RIE)被蝕刻。正如本領(lǐng)域普通技術(shù)人員所理解，STI 12可用作pFET疊層的對(duì)準(zhǔn)的基礎(chǔ)，即確保pFET疊層的構(gòu)造形成在成一定角度的側(cè)壁24a上。這樣，pFET疊層28a形成在(111)平面和<112>方向上；而nFET28b疊層將同時(shí)形成在(100)平面和<110>方向上。
附圖12所示為間隔件30的形成。根據(jù)特定的要求，間隔件30可以是氮化物或氧化物。間隔件30以本領(lǐng)域普通技術(shù)人員十分公知的方法形成，以致在此為完整地理解本發(fā)明無(wú)需對(duì)其做進(jìn)一步的討論。作為附圖13的步驟的代表，執(zhí)行延伸注入。在這種處理中，可以給nFET注入磷或砷，而給pFET注入硼。
附圖14表示分別在pFET和nFET的疊層28a和28b的側(cè)面上間隔件32的構(gòu)造的代表實(shí)例。為改善器件的性能，也可以設(shè)計(jì)不同的材料分別被用作28a和28b。對(duì)于nFET具有拉伸應(yīng)力的一些氮化物和對(duì)于pFET具有壓縮應(yīng)力的其它氮化物都將是這些實(shí)例中的一種。在本發(fā)明的一種非限制性方面，間隔件32使用本領(lǐng)域普通技術(shù)人員十分公知的方法通過(guò)氮化物形成，這種方法公知到以致為完整地理解本發(fā)明無(wú)需對(duì)其做進(jìn)一步的討論。附圖15表示nFET和pFET的源極/漏極構(gòu)造。此外，形成源極/漏極區(qū)的處理對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)是十分公知的，這種方法公知到以致為完整地理解本發(fā)明無(wú)需對(duì)其做進(jìn)一步的討論。
附圖16所示為根據(jù)本發(fā)明的器件的最終結(jié)構(gòu)。在附圖16中，金屬觸點(diǎn)34形成到nFET和pFET的源極/漏極區(qū)。在一種示例性的處理中，RIE處理被用于對(duì)層間電介質(zhì)35和柵極電介質(zhì)進(jìn)行蝕刻。然后淀積金屬以填充接觸孔，例如鎢。作為一種示例性的實(shí)例，TiN可用于在鎢淀積之前在源極/漏極和金屬觸點(diǎn)之間形成阻擋材料。如附圖16所表示，除了剩余的疊層構(gòu)造步驟之外，由于在附圖6中形成的蝕刻步驟的結(jié)果，所得的pFET疊層形成在(111)平面，并且載流子傳輸方向是<112>方向。此外，nFET疊層形成在(100)平面，并且載流子傳輸方向是<110>方向。
已經(jīng)發(fā)現(xiàn)pFET的空穴遷移率在(111)平面和<112>方向上優(yōu)于在(100)平面和<110>方向上，但差于在(110)平面和<110>方向上；而nFET的電子遷移率在(111)平面和<112>方向上差于在(100)平面和<110>方向上，但優(yōu)于在(110)平面和<110>方向上。因此，在本發(fā)明中，為使pFET性能最佳而不降低nFET性能，pFET形成在(111)平面和<112>方向上，而nFET在(100)平面和<110>方向上最佳。
雖然根據(jù)示例性的實(shí)施例已經(jīng)描述了本發(fā)明，但是本領(lǐng)域的普通技術(shù)人員會(huì)認(rèn)識(shí)到在附加的權(quán)利要求的精神和范圍內(nèi)可以對(duì)本發(fā)明進(jìn)行修改。
權(quán)利要求
1.一種制造半導(dǎo)體結(jié)構(gòu)的方法，包括使用第一平面和方向在基片上形成第一結(jié)構(gòu)和使用第二平面和方向在該基片上形成第二結(jié)構(gòu)。
2.權(quán)利要求1所述的方法，其中第一結(jié)構(gòu)是nFET的疊層，而第二結(jié)構(gòu)是pFET的疊層。
3.權(quán)利要求1所述的方法，其中第一平面和方向不同于第二平面和方向，但第一結(jié)構(gòu)和第二結(jié)構(gòu)同時(shí)形成。
4.權(quán)利要求3所述的方法，其中第一平面和方向是(100)/<110>，而第二平面和方向是(111)/<112>。
5.權(quán)利要求1所述的方法，其中使用第二平面和方向在基片上形成第二結(jié)構(gòu)的步驟包括蝕刻基片以形成帶角度的側(cè)壁并在帶角度的側(cè)壁上至少部分地構(gòu)造第二結(jié)構(gòu)。
6.權(quán)利要求5所述的方法，其中形成帶角度的側(cè)壁的步驟包括在pFET的活性區(qū)域上對(duì)基片的各向異性蝕刻。
7.權(quán)利要求5所述的方法，其中形成帶角度的側(cè)壁的步驟包括蝕刻基片以得到與基片的平面成大約57.5度的角度。
8.權(quán)利要求5所述的方法，其中形成帶角度的側(cè)壁的步驟包括穿過(guò)在基片上淀積的氧化物層蝕刻在氧化物層上淀積的塊材料并進(jìn)入基片。
9.權(quán)利要求8所述的方法，進(jìn)一步包括蝕刻在塊材料上淀積的光致抗蝕劑，使用氧化物層作為蝕刻停止層執(zhí)行塊材料的選擇性蝕刻以形成經(jīng)蝕刻的區(qū)域；剝離光致抗蝕劑層；在經(jīng)蝕刻的區(qū)域中形成間隔件；和將基片各向異性蝕刻到大約200至900的深度以在具有帶角度的側(cè)壁的基片中形成溝槽。
10.權(quán)利要求1所述的方法，其中形成第一結(jié)構(gòu)和第二結(jié)構(gòu)的步驟包括至少形成分別用于pFET和nFET器件的一個(gè)n-阱和一個(gè)p-阱；將柵極電介質(zhì)淀積在基片的表面上，包括在溝槽中，該溝槽具有相對(duì)于基片表面的平面成角度的側(cè)壁，并且該溝槽形成在pFET的活性區(qū)域中；將多晶硅層淀積在柵極電介質(zhì)上；蝕刻部分多晶硅層以形成包括在基片平面上的第一結(jié)構(gòu)的nFET疊層和包括在溝槽的帶角度的側(cè)壁上的第二結(jié)構(gòu)的pFET疊層；在nFET疊層和pFET疊層的側(cè)壁上形成間隔件；和分別在nFET疊層和pFET疊層的側(cè)面上對(duì)在nFET和pFET器件的基片中的源極區(qū)和漏極區(qū)進(jìn)行摻雜。
11.權(quán)利要求10所述的方法，其中pFET疊層和nFET疊層是在(111)平面和<112>方向上以及在(100)平面和<110>方向上。
12.一種制造半導(dǎo)體器件的方法，包括在基片上在第一平面和方向上構(gòu)造nFET疊層；在該基片上在不同于第一平面和方向的第二平面和方向上構(gòu)造pFET疊層；和在該基片內(nèi)在nFET疊層和pFET疊層之間提供隔離區(qū)。
13.權(quán)利要求12所述的方法，其中第一平面和方向是(100)/<110>，而第二平面和方向是(111)/<112>。
14.權(quán)利要求12所述的方法，其中形成pFET疊層的步驟包括蝕刻基片以形成具有帶角度的側(cè)壁的溝槽并在帶角度的側(cè)壁上至少部分地構(gòu)造pFET疊層。
15.權(quán)利要求14所述的方法，其中形成帶角度的側(cè)壁的步驟包括在pFET的活性區(qū)域處使用基礎(chǔ)濕化學(xué)物對(duì)基片進(jìn)行各向異性蝕刻。
16.權(quán)利要求14所述的方法，其中帶角度的側(cè)壁以與基片的平面成大約57.5度的角度被蝕刻。
17.權(quán)利要求14所述的方法，其中形成帶角度的側(cè)壁的步驟包括通過(guò)在基片上淀積的氧化物層并使用該氧化物層作為蝕刻停止層對(duì)淀積在氧化物層上的塊材料進(jìn)行蝕刻以形成經(jīng)蝕刻的區(qū)域；在蝕刻塊材料之后剝離淀積在該塊材料上的光致抗蝕劑；在經(jīng)蝕刻的區(qū)域中形成間隔件；和使用濕化學(xué)物各向異性蝕刻基片到大約200至900的深度以在具有帶角度的側(cè)壁的基片中形成溝槽。
18.權(quán)利要求14所述的方法，其中形成nFET疊層和pFET疊層的步驟包括至少形成分別用于pFET和nFET器件的一個(gè)n-阱和一個(gè)p-阱；將柵極電介質(zhì)淀積在基片的表面上，包括在溝槽中，該溝槽具有相對(duì)于基片表面的平面成角度的側(cè)壁，并且該溝槽形成在pFET的活性區(qū)域中；將多晶硅層淀積在柵極電介質(zhì)上；使用隔離區(qū)作為對(duì)準(zhǔn)的基礎(chǔ)，蝕刻部分多晶硅層以在溝槽的帶角度的側(cè)壁上形成nFET疊層和pFET疊層；在nFET疊層和pFET疊層的側(cè)壁上形成間隔件；在nFET疊層和pFET疊層的側(cè)面上對(duì)基片中的延伸區(qū)實(shí)施注入；和分別在所述nFET疊層和pFET疊層的側(cè)面上對(duì)基片中的源極區(qū)和漏極區(qū)摻雜。
19.一種結(jié)構(gòu)，包括使用第一平面和方向在基片上形成的nFET疊層；使用不同于第一平面和方向的第二平面和方向在該基片上形成pFET疊層；和在所述nFET疊層和pFET疊層之間的該基片內(nèi)的隔離區(qū)。
20.權(quán)利要求19所述的結(jié)構(gòu)，其中第一平面和方向?yàn)?100)/<110>，第二平面和方向?yàn)?111)/<112>。
全文摘要
具有增強(qiáng)的pFET性能且不會(huì)降低nFET的性能的半導(dǎo)體器件以及制造方法。該方法包括使用第一平面和方向在基片上形成第一結(jié)構(gòu)和使用第二平面和方向在該基片上形成第二結(jié)構(gòu)。在使用中，該結(jié)構(gòu)包括使用第一平面和方向(例如(100)/<110>)在基片上形成的nFET疊層；和使用不同于第一平面和方向的第二平面和方向(例如(111)/<112>)在該基片上形成pFET疊層。在所述nFET疊層和pFET疊層之間設(shè)有該基片內(nèi)的隔離區(qū)。
文檔編號(hào)H01L27/088GK1845309SQ200610008648
公開(kāi)日2006年10月11日 申請(qǐng)日期2006年2月20日 優(yōu)先權(quán)日2005年4月8日
發(fā)明者權(quán)五正 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司