專利名稱：集成電路元件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路元件及其形成方法，特別涉及增加鑲嵌導(dǎo)電結(jié)構(gòu)對(duì)上層如低介電常數(shù)層的附著力。
背景技術(shù)：
鑲嵌式工藝已廣泛用在集成電路中，以形成內(nèi)連線、介層插塞、焊墊等多層結(jié)構(gòu)。
一般公知的晶片工藝包括在半導(dǎo)體基板上形成有源半導(dǎo)體元件，之后再形成多層的導(dǎo)電線路如介層插塞、內(nèi)連線及其最上層的焊墊，用以連接至外部電路。
在晶片的各晶粒區(qū)上形成各種元件后，后續(xù)工藝還包括如晶片允收測(cè)試(WAT)、切割工藝形成單一的晶粒，芯片封裝等，這時(shí)多層結(jié)構(gòu)會(huì)受到熱應(yīng)力與機(jī)械應(yīng)力，包括平行于元件厚度的剪力(shear forces)。該剪力會(huì)導(dǎo)致多層結(jié)構(gòu)中的某一層或多層剝落。
尤其在使用低介電常數(shù)層時(shí)，該問題會(huì)更加嚴(yán)重，因?yàn)橐话銇碚f，低介電常數(shù)材料的機(jī)械強(qiáng)度較低并且對(duì)上層材料的附著力較差。例如，在形成晶粒及封裝時(shí)，多層結(jié)構(gòu)的剪力模數(shù)(shear modulus)(對(duì)剪力的抵抗能力)是非常重要的。公知的文獻(xiàn)已有記載解決該問題的方法，但公知的技術(shù)仍無法提供多層結(jié)構(gòu)足夠的剪力抵抗性，導(dǎo)致元件的合格率及可靠度不佳。
因此業(yè)界需要針對(duì)上述問題加以改善，以提供多層鑲嵌結(jié)構(gòu)更佳的結(jié)構(gòu)穩(wěn)定性與抗剪力性質(zhì)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明提供多層半導(dǎo)體元件，其鑲嵌導(dǎo)電結(jié)構(gòu)具有較佳的抗剪力特性，可克服目前技術(shù)的缺點(diǎn)及不足。
本發(fā)明提供一種部分嵌入及包覆鑲嵌結(jié)構(gòu)，以增加對(duì)上方介電層的附著力。
在本發(fā)明實(shí)施例中，集成電路元件包括導(dǎo)電材料，部分嵌入介電層開口中；其中該導(dǎo)電材料被包覆于第一阻擋層的側(cè)壁及底部，第二阻擋層位于其上方，該導(dǎo)電材料及第一阻擋層側(cè)壁凸出預(yù)定高度(predetermined height)，高過介電層的頂部表面以形成部分鑲嵌式結(jié)構(gòu)。
本發(fā)明所述一種集成電路元件，包括導(dǎo)電材料，部分嵌入介電層的開口中；第一阻擋層，部分嵌入該介電層的該開口中，其中該第一阻擋層包括覆蓋該導(dǎo)電材料的側(cè)壁的第一部分；以及第二阻擋層，覆蓋該導(dǎo)電材料的頂部；其中該導(dǎo)電材料及該第一阻擋層的第一部分在該介電層的頂部表面凸出預(yù)定高度，以形成部分鑲嵌式結(jié)構(gòu)。
本發(fā)明所述的集成電路元件，其中該預(yù)定高度約大于X(1-1/e)，其中X為該第一阻擋層的該第一部分的厚度，并且該常數(shù)e為自然對(duì)數(shù)。
本發(fā)明所述的集成電路元件，其中該第一阻擋層包括難熔金屬或難熔金屬氮化物。
本發(fā)明所述的集成電路元件，其中該第一阻擋層包括鈷、鎢、或其組合。
本發(fā)明所述的集成電路元件，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括Si、Ge、或其的組合。
本發(fā)明所述的集成電路元件，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括鈷、鎢、或其的組合。
本發(fā)明所述的集成電路元件，其中該第二阻擋層的晶粒尺寸基本等于或大于該第一阻擋層的該第一部分。
本發(fā)明所述的集成電路元件，還包括介電覆蓋層覆蓋部分該鑲嵌結(jié)構(gòu)。
本發(fā)明所述一種集成電路元件的形成方法，包括提供介電層；在該介電層上形成開口；沿該開口沉積第一阻擋層；以導(dǎo)電材料填充該開口；移除該介電層上的該導(dǎo)電材料及該第一阻擋層，以形成鑲嵌結(jié)構(gòu)；移除該介電層的部分厚度，使該鑲嵌結(jié)構(gòu)凸出了高于該介電層頂部表面的預(yù)定高度，以形成部分鑲嵌式結(jié)構(gòu)；以及在該導(dǎo)電材料頂部上形成第二阻擋層。
本發(fā)明所述的形成集成電路元件的方法，其中該預(yù)定高度大于約X(1-1/e)，其中X為覆蓋該導(dǎo)電材料的該第一阻擋層側(cè)壁部的厚度，以及該常數(shù)e為自然對(duì)數(shù)。
本發(fā)明所述的形成集成電路元件的方法，其中該阻擋層包括難熔金屬或難熔金屬氮化物。
本發(fā)明所述的形成集成電路元件的方法，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括選擇金屬如Si、Ge、或其的組合。
本發(fā)明所述的形成集成電路元件的方法，其中該第二阻擋層包括平均晶粒尺寸基本等于或大于覆蓋該導(dǎo)電材料的第一阻擋層側(cè)壁的第一部分。
本發(fā)明所述的形成集成電路元件的方法，還包括形成介電覆蓋層以覆蓋該部分鑲嵌式結(jié)構(gòu)。


圖1A-1H顯示本發(fā)明多層結(jié)構(gòu)的實(shí)施例。
圖2顯示本發(fā)明實(shí)施例的流程圖。
其中，附圖標(biāo)記說明如下12～低介電常數(shù)層；14A、14B～開口； 16A～阻擋層；16B～覆蓋阻擋層； 18～導(dǎo)電層； 20A、20B～鑲嵌結(jié)構(gòu)；22～介電覆蓋層； 24～第二介電層； 26～鑲嵌結(jié)構(gòu)；28A～阻擋層； 28B～覆蓋阻擋層；28C～導(dǎo)電層；D1、D2～預(yù)定高度具體實(shí)施方式
為了讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合附圖，作詳細(xì)說明如下本發(fā)明除了可用于形成導(dǎo)電鑲嵌結(jié)構(gòu)之外也可應(yīng)用于單一鑲嵌結(jié)構(gòu)如介層插塞、內(nèi)連線、雙重鑲嵌及焊墊等堆棧鑲嵌結(jié)構(gòu)(stacked damascene)。部分的導(dǎo)電鑲嵌結(jié)構(gòu)比介電層表面高出選擇性的高度，如凸出了高于介電層表面的預(yù)定高度，并且利用阻擋層選擇性地包覆導(dǎo)電材料，該鑲嵌式結(jié)構(gòu)可增加對(duì)上方介電層如低介電常數(shù)層的附著力。
參照?qǐng)D1A顯示的鑲嵌結(jié)構(gòu)。在下層上(未示出)形成低介電常數(shù)層12，以構(gòu)成多層結(jié)構(gòu)的一部分，該下層包括一個(gè)或多個(gè)導(dǎo)電區(qū)如介層插塞和/或內(nèi)連線(未示出)以形成元件導(dǎo)線。利用公知技術(shù)在介電層12上圖案化光致抗蝕劑層(未示出)形成開口14A、14B，該圖案化光致抗蝕劑層包括最上方的有機(jī)或無機(jī)底部抗反射層(BARC layer)如非晶碳、氮氧化硅(silicon oxynitride)、碳化硅(SiC)、氮碳化硅(SiCN)、或碳摻雜的氧化硅?？梢岳玫入x子輔助蝕刻法如反應(yīng)式離子蝕刻來完成圖案化光致抗蝕劑層(patterned resist layer)以形成開口14A、14B。
介電層12最好以低介電常數(shù)材料如碳和/或氟摻雜氧化硅、有機(jī)硅玻璃(OGS)、及氟硅玻璃(FSG)等其它方法來形成。其它適合用于形成介電層12的低介電常數(shù)材料包括硅氧烷如氫化倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)、聚亞芳香醚(poly(arylene)ethers))、苯環(huán)丁烯(BCB)、納米多孔氧化硅、及有機(jī)硅烷和/或有機(jī)硅氧烷等前體。低介電常數(shù)的意思為介電常數(shù)低于約3.5，最好低于約3.0。介電層12可包括一個(gè)或多個(gè)中間蝕刻停止層(未示出)如氮化硅(SiNx，2≥x＞0)、氮氧化硅(SiON)、碳化硅(SiC)、碳摻雜氧化硅(SiON)、氮碳化硅(SiCN)、或其組合，因而可分開上介電層與下介電層，形成雙鑲嵌結(jié)構(gòu)。
圖1B顯示形成開口14A、14B后，在介電層12及開口14A、14B上包覆阻擋層16A。該阻擋層包括難熔金屬和/或難熔金屬氮化物，如鉭、氮化鉭、鈦、鎢化鈷(CoWx，3≥x＞0)、硼或磷摻雜CoWx、或其組合。
圖1C顯示開口沉積導(dǎo)電層18，例如金屬如鋁、銅、銀及其合金或組合物。該金屬的沉積可利用一般的沉積工藝如化學(xué)氣相沉積法(CVD)、等離子體增強(qiáng)化學(xué)氣相沉積法(PECVD)、物理氣相沉積法(PVD)及電化學(xué)沉積(ECD)等方法。
圖1D顯示可利用干回蝕刻法及/或第一化學(xué)機(jī)械研磨(CMP)工藝將介電層12上的導(dǎo)電層18及阻擋層16移除，其中第一CMP工藝停止于介電層12，以形成鑲嵌結(jié)構(gòu)20A、20B較佳。
圖1E顯示本發(fā)明的重要實(shí)施例，第二CMP工藝(或其它化學(xué)移除工藝如稀釋的氟化氫或物理移除工藝如臨場(chǎng)再濺鍍阻擋16)可選擇移除介電層12頂部厚度，使介電層12頂部表面與鑲嵌結(jié)構(gòu)20A、20B分離，包括阻擋層16A側(cè)壁會(huì)凸出介電層12表面。本發(fā)明另一重要實(shí)施例中，鑲嵌結(jié)構(gòu)20A、20B凸出于介電層12表面的高度D不可低于約X(1-1/e)，其中X為阻擋層16A側(cè)壁的厚度如A，及常數(shù)e為自然對(duì)數(shù)，其約為2.178。在優(yōu)選實(shí)施例中，該高度D不可小于阻擋層16A側(cè)壁厚度的0.63倍。
在一優(yōu)選實(shí)施例中，高度D的大小是根據(jù)阻擋層16A側(cè)壁的厚度而定，當(dāng)阻擋層16A的厚度大于約100埃時(shí)，高度D將大于阻擋層厚度的63％，若阻擋層16A側(cè)壁凸出的面積足夠大，則在后續(xù)對(duì)介電層進(jìn)行CMP工藝時(shí)可對(duì)上方介電層提供足夠的附著力，在另一實(shí)施例中，當(dāng)阻擋層16A的厚度小于約100埃時(shí)，高度D會(huì)有一最小高度以提供附著力給上方的介電層。此外，與高密度金屬圖案化區(qū)域相比較，在低密度金屬圖案化區(qū)域的高度D應(yīng)該更高。在低密度金屬圖案化區(qū)域中，較大的高度D可提供較大的接觸面積，而在高密度金屬圖案化區(qū)域中，高度D可以較小，但不會(huì)小于其所需的最小厚度，以提供上方介電層適當(dāng)?shù)母街?。阻擋?6A的厚度以介于約45埃至350埃之間較佳。
圖1F顯示另一重要實(shí)施例，覆蓋阻擋層16B可選擇地覆蓋于鑲嵌結(jié)構(gòu)20A或20B的導(dǎo)電層18的頂部表面。導(dǎo)電合金可形成于導(dǎo)電層18的頂部表面，以構(gòu)成覆蓋阻擋層16B。例如，可使導(dǎo)電層18的頂部表面暴露于反應(yīng)氣體(reacting gas species)中，以選擇性地形成導(dǎo)電合金，例如，通入反應(yīng)氣流(如APCVD、LPCVD、ALCVD)、離子轟擊或以等離子與反應(yīng)氣體反應(yīng)，反應(yīng)氣體會(huì)與導(dǎo)電層18形成導(dǎo)電合金。該反應(yīng)氣體可為任何的反應(yīng)氣體，只須其可與導(dǎo)電材料形成合金。其中以與導(dǎo)電材料形成硅(Si)、鍺(Ge)、或鍺化硅(SiGe)合金較佳。反應(yīng)氣體包括Si、Ge、如SiH4、GeH4等較佳，可選擇地形成覆蓋阻擋層16B。在另一實(shí)施例中，覆蓋阻擋層16B可為鎢化鈷(CoWx，3≥x＞0)、硼或磷摻雜的鎢化鈷，可以通過電鍍沉積或其它的化學(xué)氣相沉積法如原子氣相沉積(ALD)來形成。覆蓋阻擋層16B的厚度以不小于約25埃較佳，如介于約25埃至200埃之間。
在本發(fā)明中，覆蓋阻擋層16B的導(dǎo)電合金晶粒尺寸最好不可小于阻擋層16A的晶粒尺寸，其晶粒尺寸最好大于阻擋層16A的晶粒尺寸，以助于附著上方的介電層。晶粒的尺寸受導(dǎo)電合金的合成影響，如合成時(shí)的環(huán)境包括退火工藝的溫度。
覆蓋阻擋層16B以第一沉積工藝形成在鑲嵌結(jié)構(gòu)20A或20B的導(dǎo)電層18的頂部后，以干或濕式蝕刻工藝來移除介電層12表面多余的材料，并包括以光阻劑對(duì)覆蓋阻擋層16B及阻擋層16A的側(cè)壁形成圖案化光致抗蝕劑層。
圖1G顯示導(dǎo)電合金(覆蓋)阻擋層16B以三維立體包覆鑲嵌結(jié)構(gòu)20A、20B，在鑲嵌結(jié)構(gòu)20A、20B及介電層12上可任意的形成介電覆蓋層22。該介電覆蓋層22最好含有碳和/或氮，以增加對(duì)上方介電層的附著能力，該介電覆蓋層可以為氮化硅(SiNx，2≥x＞0)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、氮碳化硅(SiCN)、非晶碳、碳摻雜的氧化硅、或其組合。該介電覆蓋層22的厚度小于約450埃并且介電常數(shù)小于約5為較佳。
在圖1H顯示的優(yōu)選實(shí)施例中，在介電層12上形成第二介電層24，并且鑲嵌結(jié)構(gòu)26選擇性地形成于上方，鑲嵌結(jié)構(gòu)26的寬度最好大于一個(gè)或多個(gè)下方鑲嵌結(jié)構(gòu)20B，該鑲嵌結(jié)構(gòu)26至少有一部分位于下方鑲嵌結(jié)構(gòu)20B的上方，并且范圍最好大于下方的鑲嵌結(jié)構(gòu)20B，以重復(fù)上述相似的工藝形成雙重鑲嵌結(jié)構(gòu)20A、20B。在形成上方的鑲嵌結(jié)構(gòu)26過程中包括對(duì)鑲嵌結(jié)構(gòu)26形成預(yù)定高度D2(英文說明書圖1H標(biāo)注成122，已在中文說明書中修改為D2)、阻擋層28A、覆蓋阻擋層28B及填充導(dǎo)電材料的導(dǎo)電層28C。在之后的步驟中可繼續(xù)形成如上所述的介電覆蓋層、上方介電層。
圖2顯示本發(fā)明的流程。在步驟201中，對(duì)介電層蝕刻開口。在步驟203中，沿著開口形成第一阻擋層。在步驟205中，填充導(dǎo)電材料至開口中，并且將過多的導(dǎo)電材料及第一阻擋層側(cè)壁以上的部分移除。在步驟207中，將介電層頂部表面移除一厚度，使介電層與鑲嵌結(jié)構(gòu)表面分離。在步驟209中，在鑲嵌結(jié)構(gòu)的導(dǎo)電材料頂部上形成覆蓋阻擋層。在步驟211中，在鑲嵌結(jié)構(gòu)及介電層上形成任意的介電覆蓋層。在步驟213中，在介電覆蓋層上形成第二介電層，并且以類似的工藝如步驟201來形成第二鑲嵌結(jié)構(gòu)。
本發(fā)明中，嵌入的鑲嵌結(jié)構(gòu)及方法與公知技術(shù)相似，利用改進(jìn)的結(jié)構(gòu)來增加對(duì)上方介電層的附著力。該改進(jìn)的結(jié)構(gòu)可抵抗在后續(xù)工藝/封裝工藝中的機(jī)械和/或熱剪力，以提高芯片的產(chǎn)量及合格率。
雖然本發(fā)明已公開優(yōu)選實(shí)施例如上，然而其并非用以限定本發(fā)明，任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的該動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路元件，包括導(dǎo)電材料，部分嵌入介電層的開口中；第一阻擋層，部分嵌入該介電層的該開口中，其中該第一阻擋層包括覆蓋該導(dǎo)電材料的側(cè)壁的第一部分；以及第二阻擋層，覆蓋該導(dǎo)電材料的頂部；其中該導(dǎo)電材料及該第一阻擋層的第一部分在該介電層的頂部表面凸出預(yù)定高度，以形成部分鑲嵌式結(jié)構(gòu)。
2.如權(quán)利要求1所述的集成電路元件，其中該預(yù)定高度約大于X(1-1/e)，其中X為該第一阻擋層的該第一部分的厚度，并且該常數(shù)e為自然對(duì)數(shù)。
3.如權(quán)利要求1所述的集成電路元件，其中該第一阻擋層包括難熔金屬或難熔金屬氮化物。
4.如權(quán)利要求1所述的集成電路元件，其中該第一阻擋層包括鈷、鎢、或其組合。
5.如權(quán)利要求1所述的集成電路元件，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括Si、Ge、或其組合。
6.如權(quán)利要求1所述的集成電路元件，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括鈷、鎢、或其組合。
7.如權(quán)利要求1所述的集成電路元件，其中該第二阻擋層的晶粒尺寸基本等于或大于該第一阻擋層的該第一部分。
8.如權(quán)利要求1所述的集成電路元件，還包括介電覆蓋層覆蓋部分該鑲嵌結(jié)構(gòu)。
9.一種集成電路元件的形成方法，包括提供介電層；在該介電層上形成開口；沿該開口沉積第一阻擋層；以導(dǎo)電材料填充該開口；移除該介電層上的該導(dǎo)電材料及該第一阻擋層，以形成鑲嵌結(jié)構(gòu)；移除該介電層的部分厚度，使該鑲嵌結(jié)構(gòu)凸出了高于該介電層頂部表面的預(yù)定高度，以形成部分鑲嵌式結(jié)構(gòu)；以及在該導(dǎo)電材料頂部上形成第二阻擋層。
10.如權(quán)利要求9所述的形成集成電路元件的方法，其中該預(yù)定高度大于約X(1-1/e)，其中X為覆蓋該導(dǎo)電材料的該第一阻擋層側(cè)壁部的厚度，以及該常數(shù)e為自然對(duì)數(shù)。
11.如權(quán)利要求10所述的形成集成電路元件的方法，其中該阻擋層包括難熔金屬或難熔金屬氮化物。
12.如權(quán)利要求10所述的形成集成電路元件的方法，其中該第二阻擋層包括導(dǎo)電合金，該導(dǎo)電合金包括選擇金屬如Si、Ge、或其組合。
13.如權(quán)利要求10所述的形成集成電路元件的方法，其中該第二阻擋層包括平均晶粒尺寸基本等于或大于覆蓋該導(dǎo)電材料的第一阻擋層側(cè)壁的第一部分。
14.如權(quán)利要求10所述的形成集成電路元件的方法，還包括形成介電覆蓋層以覆蓋該部分鑲嵌式結(jié)構(gòu)。
全文摘要
本發(fā)明公開一種集成電路元件及其形成方法，該集成電路包括導(dǎo)電材料，部分嵌入介電層開口，其中該導(dǎo)電材料的側(cè)壁及底部被第一阻擋層包覆；以及第二阻擋層，其包覆導(dǎo)電材料的頂部；其中該導(dǎo)電材料及第一阻擋層側(cè)壁凸出至預(yù)定高度，該預(yù)定高度高于介電層的頂部表面以形成部分鑲嵌式結(jié)構(gòu)。本發(fā)明可增進(jìn)對(duì)上方介電層的附著力。
文檔編號(hào)H01L21/768GK1941355SQ20061007362
公開日2007年4月4日 申請(qǐng)日期2006年4月13日 優(yōu)先權(quán)日2005年9月30日
發(fā)明者王昭雄, 吳炳坤 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司