專利名稱：用于制造能夠改善擊穿電壓特性的半導(dǎo)體器件的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種制造半導(dǎo)體器件的方法，該半導(dǎo)體器件諸如是由厚元件隔離層如淺溝槽隔離(STI)層或硅局部氧化(LOCOS)層隔開的金屬氧化物半導(dǎo)體(MOS)晶體管。
背景技術(shù)：
當(dāng)制造MOS晶體管時(shí)，將雜質(zhì)引入到柵電極下面的硅襯底中，以由此調(diào)節(jié)MOS晶體管的閾值電壓。另一方面，為了使MOS晶體管互相隔開，引入了由二氧化硅制成的厚元件隔離層，如STI層或LOCOS層。
當(dāng)溝道的寬度和長度減小時(shí)，所謂的窄溝道寬度效應(yīng)變得顯著。例如，在n溝道MOS晶體管中，將硼原子引入到柵電極下面的硅襯底中以調(diào)節(jié)閾值電壓；然而，在這種情況下，由于加熱或退火處理，引入的硼原子被厚元件隔離層偏析(segregate)了，以致于硼原子的濃度在寬度方向上的溝道端部比在其中心低。這稱為能夠降低閾值電壓的隆起現(xiàn)象。相似地，在p溝道MOS晶體管中，將砷(或磷)原子引入到柵電極下面的硅襯底中以調(diào)節(jié)閾值電壓；然而，在這種情況下，由于加熱或退火處理，引入的砷(或磷)原子被厚元件隔離層偏析了，以致于砷(或磷)原子的濃度在寬度方向上的溝道端部比在其中心高。這稱為能夠增加閾值電壓絕對值的反隆起現(xiàn)象。
在制造半導(dǎo)體器件的現(xiàn)有技術(shù)的方法中，為了抵償隆起或反隆起現(xiàn)象，將p型雜質(zhì)如硼原子引入到與元件隔離層相鄰的有源區(qū)的整個(gè)周邊中，以便在進(jìn)行加熱或退火處理后，用于調(diào)節(jié)閾值電壓的硼原子或砷(或磷)原子的濃度在溝道端部處和在其中心處基本相同。由此，不會改變閾值電壓(參見JP-2000-340791-A與美國專利No.6,492,220)。這將在下面詳細(xì)地說明。

發(fā)明內(nèi)容
然而，在上述現(xiàn)有技術(shù)的制造方法中，由于p型雜質(zhì)引入到與元件隔離層相鄰的有源區(qū)的整個(gè)周邊中，所以擊穿電壓特性惡化了。
根據(jù)本發(fā)明，p型雜質(zhì)引入到僅在柵電極下面的與元件隔離層相鄰的有源區(qū)的周邊的一部分中。結(jié)果，在保持改善的亞閾值(subthreshold)特性的同時(shí)，也能夠改善擊穿電壓特性。


參考附圖，與現(xiàn)有技術(shù)相比，從下面提出的描述將更清楚地理解本發(fā)明，其中圖1A是說明半導(dǎo)體器件中產(chǎn)生的隆起現(xiàn)象的平面圖；圖1B是沿著圖1A的B-B線得到的截面圖；圖1C是示出在p型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，圖1B的p型雜質(zhì)擴(kuò)散區(qū)中硼原子濃度的圖表；圖2A是說明半導(dǎo)體器件中產(chǎn)生的反隆起現(xiàn)象的平面圖；圖2B是沿著圖2A的B-B線得到的截面圖；圖2C是示出在n型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，圖2B的n型雜質(zhì)擴(kuò)散區(qū)中砷(或磷)原子濃度的圖表；圖3A至3J是說明制造半導(dǎo)體器件的現(xiàn)有技術(shù)方法的截面圖；圖4A是通過如圖3A至3J所示的方法獲得的n溝道MOS晶體管的平面圖；圖4B是沿著圖4A的B-B線得到的截面圖；圖4C是示出在p型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，圖4B的p型雜質(zhì)擴(kuò)散區(qū)中雜質(zhì)原子濃度的圖表；圖5A是示出通過如圖3A至3J中所示的方法獲得的n溝道MOS晶體管的亞閾值特性的圖表；
圖5B是示出通過如圖3A至3J中所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性的圖表；圖6A至6J是說明根據(jù)本發(fā)明制造半導(dǎo)體器件的方法的第一實(shí)施例的截面圖；圖7是圖6F中的光致抗蝕劑圖案層的平面圖；圖8A是通過如圖6A至6J中所示的方法獲得的n溝道MOS晶體管的平面圖；圖8B是沿著圖8A的B-B線得到的截面圖；圖8C是示出在p型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，圖8B的p型雜質(zhì)擴(kuò)散區(qū)中雜質(zhì)原子濃度的圖表；圖9A是示出通過如圖6A至6J中所示的方法獲得的n溝道MOS晶體管的亞閾值特性的圖表；圖9B是示出通過如圖6A至6J中所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性的圖表；和圖10A至10U是說明根據(jù)本發(fā)明制造半導(dǎo)體器件的方法的第二實(shí)施例的截面圖。
具體實(shí)施例方式
在描述優(yōu)選實(shí)施例之前，將參考圖1A、1B、1C、2A、2B、2C、3A至3J、4A、4B、4C、5A和5B說明制造半導(dǎo)體器件的現(xiàn)有技術(shù)的方法。
首先，參考圖1A、1B和1C說明隆起現(xiàn)象。注意到圖1A是n溝道MOS晶體管的平面圖，圖1B是沿著圖1A的線B-B得到的截面圖，以及圖1C是示出在p型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，用于調(diào)節(jié)閾值電壓Vthn的圖1B的p型雜質(zhì)擴(kuò)散區(qū)中的硼原子濃度的圖表。
在圖1A和1B中，附圖標(biāo)記101表示被元件隔離層102圍繞的p-型單晶硅襯底，該元件隔離層102在這種情況下是由二氧化硅制成的限定場區(qū)域的STI層。而且，在有源區(qū)中的硅襯底101內(nèi)形成p型雜質(zhì)擴(kuò)散區(qū)103，以調(diào)節(jié)閾值電壓Vthn。在這種情況下，p型雜質(zhì)擴(kuò)散區(qū)103起到提高閾值電壓Vthn的作用。而且，在有源區(qū)上形成柵二氧化硅層104和柵電極105。另外，在與柵電極105自對準(zhǔn)的有源區(qū)中的硅襯底101內(nèi)形成分別用作源區(qū)和漏區(qū)的n+型雜質(zhì)擴(kuò)散區(qū)域106S和106D。
硼原子的固溶性在二氧化硅中比在硅中大。因此，如圖1C所示，通過上面提到的加熱或退火處理，硼原子從硅襯底101移向STI層102。結(jié)果，硼原子被STI層偏析了，以致于硼原子的濃度在寬度方向上的溝道端部比在其中心低。這稱為隆起現(xiàn)象，其能夠降低閾值電壓Vthn，尤其是在短溝道型MOS晶體管中。
接下來，參考圖2A、2B和2C說明反隆起現(xiàn)象。注意到圖2A是p溝道MOS晶體管的平面圖，圖2B是沿著圖2A的線B-B得到的截面圖，以及圖2C是示出在n型雜質(zhì)擴(kuò)散區(qū)經(jīng)過加熱或退火處理后，用于調(diào)節(jié)閾值電壓Vthp的圖2B的n型雜質(zhì)擴(kuò)散區(qū)中砷(或磷)原子濃度的圖表。
在圖2A和2B中，附圖標(biāo)記201表示被元件隔離層202圍繞的n-型單晶硅襯底，該元件隔離層202在這種情況下是由二氧化硅制成的限定場區(qū)域的STI層。而且，在有源區(qū)中的硅襯底201內(nèi)形成n型雜質(zhì)擴(kuò)散區(qū)203，以調(diào)節(jié)閾值電壓Vthp。在這種情況下，n型雜質(zhì)擴(kuò)散區(qū)203起到提高閾值電壓Vthp的絕對值的作用。而且，在有源區(qū)上形成柵二氧化硅層204和柵電極205。另外，在與柵電極205自對準(zhǔn)的有源區(qū)中的硅襯底201內(nèi)形成分別用作源區(qū)和漏區(qū)的p+型雜質(zhì)擴(kuò)散區(qū)域206S和206D。
砷(或磷)原子的固溶性在二氧化硅中比在硅中小。因此，如圖2C所示，通過上面提到的加熱或退火處理，砷(或磷)原子從STI層202移向硅襯底201。結(jié)果，砷(或磷)原子被硅襯底201偏析了，以致于砷(或磷)原子的濃度在寬度方向上的溝道端部比在其中心處高。這稱為反隆起現(xiàn)象，其能夠提高閾值電壓Vthp的絕對值，尤其是在短溝道型MOS晶體管中。
為了抵償上述提到的隆起現(xiàn)象，接下來將參考圖3A至3J說明制造半導(dǎo)體器件如n溝道MOS晶體管的現(xiàn)有技術(shù)的方法(參見JP-2000-340791-A與美國專利No.6,492,220)。
首先，參考圖3A，在p-型單晶硅襯底301上沉積二氧化硅層302和氮化硅層303。在這種情況下，二氧化硅層302可以通過熱氧化硅襯底301形成。然后，通過光刻和蝕刻工藝在氮化硅層303和二氧化硅層302中打一個(gè)開口304。
接下來，參考圖3B，通過利用氮化硅層303和二氧化硅層302作掩模，將硼離子注入到硅襯底301中。結(jié)果，在開口304的底部和二氧化硅層302的下面形成了p型雜質(zhì)擴(kuò)散區(qū)305。即，由于硼離子對于硅襯底301具有大的擴(kuò)散系數(shù)，所以硼離子沿著水平和垂直方向容易擴(kuò)散到硅襯底301中。
接下來，參考圖3C，通過利用氮化硅層303和二氧化硅層302作掩模，蝕刻硅襯底301。結(jié)果，在硅襯底301內(nèi)形成了溝槽(溝)306。
接下來，參考圖3D，通過熱氧化工藝和化學(xué)汽相沉積(CVD)工藝在硅襯底301的溝槽306和氮化硅層303與二氧化硅層302的開口304中掩埋二氧化硅層307。
接下來，參考圖3E，通過化學(xué)機(jī)械拋光(CMP)工藝平坦化二氧化硅層307、氮化硅層303和二氧化硅層302。結(jié)果，二氧化硅層307僅留在了溝槽306內(nèi)。由此，掩埋在溝槽306中的二氧化硅層307用作STI層，以使元件形成區(qū)(有源區(qū))相互隔開。
接下來，參考圖3F，將硼離子注入硅襯底301中，以在硅襯底301內(nèi)形成p型雜質(zhì)擴(kuò)散區(qū)308。注意到，包括p型雜質(zhì)擴(kuò)散區(qū)305的p型雜質(zhì)擴(kuò)散區(qū)308用于調(diào)節(jié)將要形成的n溝道MOS晶體管的閾值電壓Vthn。
接下來，參考圖3G，在清潔和沖洗器件的表面之后，通過熱氧化該硅襯底301形成二氧化硅層，且通過CVD工藝在二氧化硅層上沉積多晶硅層。然后，通過光刻和蝕刻工藝圖案化多晶硅層和二氧化硅層，以便形成柵二氧化硅層309和柵電極310。
接下來，參考圖3H，通過利用柵電極310和柵二氧化硅層309作掩模，將砷離子注入硅襯底301中。結(jié)果，在硅襯底301內(nèi)形成用于輕摻雜漏結(jié)構(gòu)(LDD)的n-型雜質(zhì)區(qū)311S和311D。
接下來，參考圖3I，通過CVD工藝在整個(gè)表面上沉積二氧化硅層，且通過各向異性蝕刻工藝回蝕刻(etch back)二氧化硅層。結(jié)果，在柵二氧化硅層309和柵電極310的側(cè)壁上形成了側(cè)壁二氧化硅層312。
最后，參考圖3J，通過利用柵電極310、柵二氧化硅層309和側(cè)壁二氧化硅層312作掩模，再一次將砷離子注入硅襯底301中。結(jié)果，在硅襯底301內(nèi)形成了分別用作源和漏的n+型雜質(zhì)區(qū)313S和313D。
圖4A是通過如圖3A至3J中所示的方法獲得的n溝道MOS晶體管的平面圖，圖4B是沿著圖4A的線B-B得到的截面圖，以及圖4C是示出在p型雜質(zhì)區(qū)305和308經(jīng)過加熱或退火處理后，圖4B中的用來調(diào)節(jié)閾值電壓Vthn的包括p型雜質(zhì)區(qū)305的p型雜質(zhì)區(qū)308中雜質(zhì)原子濃度的圖表。
如圖4A和4B中所示，在有源區(qū)的整個(gè)周邊上提供p型雜質(zhì)擴(kuò)散區(qū)305。因此，如圖4C所示，當(dāng)通過上面提到的加熱或退火工藝硼原子從硅襯底301移向STI層307時(shí)，由于存在p型雜質(zhì)擴(kuò)散區(qū)305，而使得硼原子的濃度在寬度方向上的溝道端部和其中心處相同。因此，能夠抵償隆起現(xiàn)象，其將不會降低閾值電壓Vthn，如圖5A中所示，在圖5A中VG是柵電壓，Id是漏電流。注意到，圖5A是示出通過如圖3A至3J中所示的方法獲得的n溝道MOS晶體管的亞閾值特性的圖表。即，通過提供了p型雜質(zhì)擴(kuò)散區(qū)305的圖3A至3J中所示的方法獲得的n溝道MOS晶體管的亞閾值特性相比沒有提供p型雜質(zhì)擴(kuò)散區(qū)305的n溝道MOS晶體管的亞閾值特性改善了。注意到，亞閾值特性的改善主要是由于位于柵電極310下面的p型雜質(zhì)擴(kuò)散區(qū)305引起的，如由圖4A中的虛線、陰影部分所示。
然而，如圖5B中所示，該圖示出了通過圖3A至3J所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性圖表，其中VD是源漏電壓，ID是漏電流，通過提供了p型雜質(zhì)擴(kuò)散區(qū)305的圖3A至3J中所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性相比沒有提供p型雜質(zhì)擴(kuò)散區(qū)305的n溝道MOS晶體管的擊穿電壓特性惡化。注意到，擊穿電壓特性的惡化主要是由于位于源區(qū)311S(313S)和漏區(qū)311D(313D)中的p型雜質(zhì)擴(kuò)散區(qū)305所引起的，如由圖4A中的實(shí)線雙陰影部分所示。因此，尤其是，當(dāng)增加集成度來降低雜質(zhì)擴(kuò)散區(qū)311S(313S)和311D(313D)的尺寸時(shí)，擊穿電壓特性進(jìn)一步惡化了。
上述的現(xiàn)有技術(shù)的方法對p溝道MOS晶體管是有效的，在該p溝道MOS晶體管中圖3A至3J的雜質(zhì)擴(kuò)散區(qū)308、311S(313S)和311D(313D)是p型的。即，盡管通過p型雜質(zhì)擴(kuò)散區(qū)305抵償了反隆起現(xiàn)象從而改善了亞閾值特性，但是擊穿電壓特性惡化了。
接下來參考圖6A至6J說明制造半導(dǎo)體器件(如n溝道MOS晶體管)的方法的第一實(shí)施例。
首先，參考圖6A，二氧化硅層12和氮化硅層13沉積在P-單晶硅襯底11上。在這種情況下，二氧化硅層12可以通過熱氧化該硅襯底11形成。然后，通過光刻和蝕刻工藝在氮化硅層13和二氧化硅層12中打一個(gè)開口14。
接下來，參考圖6B，通過利用氮化硅層13和二氧化硅層12作掩模蝕刻硅襯底11。結(jié)果，在硅襯底11內(nèi)部形成了溝槽(溝)15。
接下來，參考圖6C，通過熱氧化工藝和CVD工藝在硅襯底11的溝槽15和氮化硅層13與二氧化硅層12的開口14中掩埋二氧化硅層16。
接下來，參考圖6D，通過CMP工藝平坦化二氧化硅層16、氮化硅層13和二氧化硅層12。結(jié)果，二氧化硅層16僅留在了溝槽15內(nèi)。由此，掩埋在溝槽15中的二氧化硅層16用作STI層，以使元件形成區(qū)(有源區(qū))相互隔開。
接下來，參考圖6E，將硼離子注入到硅襯底11中以在硅襯底11內(nèi)形成p型雜質(zhì)擴(kuò)散區(qū)17。注意到，p型雜質(zhì)擴(kuò)散區(qū)17用于調(diào)節(jié)將要形成的n溝道MOS晶體管的閾值電壓Vthn。
接下來，參考圖6F，在整個(gè)表面上涂布光致抗蝕劑層，且通過光刻工藝圖案化光致抗蝕劑層，以形成具有開口18a的光致抗蝕劑圖案層18，該開口18a對應(yīng)于僅在以后將形成的柵電極21下面的與STI層16相鄰的有源區(qū)的周邊的一部分。光致抗蝕劑圖案層18示于圖7中。然后，通過利用光致抗蝕劑圖案層18作掩模，將硼離子注入到硅襯底11中。結(jié)果，在開口18a的底部和p型雜質(zhì)擴(kuò)散區(qū)17內(nèi)形成了未示于圖6F但示于圖7中的p型雜質(zhì)擴(kuò)散區(qū)19。即，硼離子對于硅襯底11、也就是p型雜質(zhì)擴(kuò)散區(qū)17具有大的擴(kuò)散系數(shù)，硼離子沿著水平和垂直方向容易擴(kuò)散到p型雜質(zhì)擴(kuò)散區(qū)17中。然后，通過灰化工藝等移除光致抗蝕劑圖案層18。
注意到，確定圖6F中開口18a的尺寸以抵償p型雜質(zhì)擴(kuò)散區(qū)17的隆起現(xiàn)象。
接下來，參考圖6G，在清潔和沖洗器件的表面之后，通過熱氧化該硅襯底11形成二氧化硅層，且通過CVD工藝在二氧化硅層上沉積多晶硅層。然后，通過光刻和蝕刻工藝圖案化多晶硅層和二氧化硅層，以形成柵二氧化硅層20和柵電極21。
在圖6G中，在形成柵電極21之后立即與其自對準(zhǔn)形成柵二氧化硅層20；然而，可以在后期形成硅化物層(未示出)之前立即形成柵二氧化硅層20。
接下來，參考圖6H，通過利用柵電極21和柵二氧化硅層20作掩模，將砷離子注入硅襯底11中。結(jié)果，在硅襯底11內(nèi)形成了用于LDD結(jié)構(gòu)的n-型雜質(zhì)區(qū)22S和22D。
接下來，參考圖6I，通過CVD工藝在整個(gè)表面上沉積二氧化硅層，且通過各向異性蝕刻工藝回蝕刻二氧化硅層。結(jié)果，在柵二氧化硅層20和柵電極21的側(cè)壁上形成了側(cè)壁二氧化硅層23。
最后，參考圖6J，通過利用柵電極21、柵二氧化硅層20和側(cè)壁二氧化硅層23作掩模，再一次將砷離子注入到硅襯底11中。結(jié)果，在硅襯底11內(nèi)形成了分別用作源和漏的n+型雜質(zhì)區(qū)24S和24D。
圖8A是通過如圖6A至6J中所示的方法獲得的n溝道MOS晶體管的平面圖，圖8B是沿著圖8A的線B-B的截面圖，以及圖8C是示出在p型雜質(zhì)擴(kuò)散區(qū)17和19經(jīng)過加熱或退火處理后，在圖8B中的用于調(diào)節(jié)閾值電壓Vthn的包括p型雜質(zhì)擴(kuò)散區(qū)19的p型雜質(zhì)擴(kuò)散區(qū)17中硼原子濃度的圖表。
如圖8A和8B所示，在有源區(qū)的周邊的一部分上提供p型雜質(zhì)擴(kuò)散區(qū)19。因此，如圖8C所示，當(dāng)通過上面提到的加熱或退火工藝硼原子從硅襯底11移向STI層16時(shí)，由于存在p型雜質(zhì)擴(kuò)散區(qū)19，使得硼原子的濃度在寬度方向上的溝道端部和在其中心處相同。由此，能夠抵償隆起現(xiàn)象，其將不會降低閾值電壓Vthn，如圖9A中所示，在圖9A中VG是柵電壓，Id是漏電流。注意到，圖9A是示出通過如圖6A至6J中所示的方法獲得的n溝道MOS晶體管的亞閾值特性的圖表。即，以與提供了p型雜質(zhì)擴(kuò)散區(qū)305的n溝道MOS晶體管相同的方式，改善了如由提供了p型雜質(zhì)擴(kuò)散區(qū)19的圖6A至6J中所示的方法所獲得的n溝道MOS晶體管的亞閾值特性。注意到，亞閾值特性的改善主要是由于位于柵電極21下面的p型雜質(zhì)擴(kuò)散區(qū)19引起的，如由圖8A中的虛線、陰影部分所示。
同時(shí)，如圖9B中所示，該圖示出了通過圖6A至6J所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性圖表，其中VD是源漏電壓，ID是漏電流，通過提供了p型雜質(zhì)擴(kuò)散區(qū)19的圖6A至6J中所示的方法獲得的n溝道MOS晶體管的擊穿電壓特性，與沒有提供p型雜質(zhì)擴(kuò)散區(qū)17和19中任何一個(gè)的n溝道MOS晶體管的擊穿電壓特性相比，幾乎沒有惡化。即，p型雜質(zhì)擴(kuò)散區(qū)19沒有位于源區(qū)22S(24S)和漏區(qū)22D(24D)的周邊中。因此，尤其是，甚至當(dāng)增加集成度來降低雜質(zhì)擴(kuò)散區(qū)22S(24S)和22D(24D)的尺寸時(shí)，擊穿電壓特性也幾乎沒有惡化。
上述的第一實(shí)施例對p溝道MOS晶體管是有效的，在該p溝道MOS晶體管中圖6A至6J的雜質(zhì)擴(kuò)散區(qū)17、22S(24S)和22D(24D)是p型的。即，同樣通過p型雜質(zhì)擴(kuò)散區(qū)19抵償反隆起現(xiàn)象以便改善亞閾值特性，而且，擊穿電壓特性幾乎沒有惡化。
在上述的第一實(shí)施例中，形成p型雜質(zhì)擴(kuò)散區(qū)17之后形成p型雜質(zhì)擴(kuò)散區(qū)19；然而，也可以在形成p型雜質(zhì)擴(kuò)散區(qū)19之后形成p型雜質(zhì)擴(kuò)散區(qū)17。
接下來將參考圖10A至10J說明制造半導(dǎo)體器件(如兩個(gè)CMOS電路)的方法的第二實(shí)施例。在這種情況下，一個(gè)CMOS電路是由被提供3.3V電源的一個(gè)n溝道MOS晶體管Qn1和一個(gè)p溝道MOS晶體管Qp1形成的低擊穿電壓CMOS電路；另一個(gè)CMOS電路是由被提供5V電源的一個(gè)n溝道MOS晶體管Qn2和一個(gè)p溝道MOS晶體管Qp2形成的高擊穿電壓CMOS電路。
首先，參考圖10A，以與圖6A、6B、6C和6D相似的方式在p-型單晶硅襯底31內(nèi)形成STI層32。結(jié)果，相互隔開了用于晶體管Qn1、Qp1、Qn2和Qp2的元件形成區(qū)(有源區(qū))。
接下來，參考圖10B，通過光刻工藝在硅襯底31上形成具有對應(yīng)于n溝道MOS晶體管Qn2的開口33a的光致抗蝕劑圖案層33。然后，通過利用光致抗蝕劑圖案層33作掩模以相對高的能量將硼離子注入到硅襯底31中，以形成p-型雜質(zhì)擴(kuò)散阱34。
接下來，參考圖10C，通過利用光致抗蝕劑圖案層33作掩模以相對低的能量將硼離子注入到硅襯底31中，以在p-型雜質(zhì)擴(kuò)散阱34內(nèi)形成p型雜質(zhì)擴(kuò)散區(qū)35。注意到p型雜質(zhì)擴(kuò)散區(qū)35用于調(diào)節(jié)n溝道MOS晶體管Qn2的閾值電壓Vthn2。然后，通過灰化工藝等移除光致抗蝕劑圖案層33。
接下來，參考圖10D，通過光刻工藝在硅襯底31上形成具有對應(yīng)于p溝道MOS晶體管Qp2的開口36a的光致抗蝕劑圖案層36。然后，通過利用光致抗蝕劑圖案層36作掩模以相對高的能量將砷(或磷)離子注入到硅襯底31中，以形成n-型雜質(zhì)擴(kuò)散阱37。
接下來，參考圖10E，通過利用光致抗蝕劑圖案層36作掩模以相對低的能量將砷(或磷)離子注入到硅襯底31中，以在n-型雜質(zhì)擴(kuò)散阱37內(nèi)形成n型雜質(zhì)擴(kuò)散區(qū)38。注意到n型雜質(zhì)擴(kuò)散區(qū)38用于調(diào)節(jié)p溝道MOS晶體管Qp2的閾值電壓Vthp2。然后，通過灰化工藝等移除光致抗蝕劑圖案層36。
接下來，參考圖10F，通過光刻工藝在硅襯底31上形成具有開口39a、開口39b和開口39c的光致抗蝕劑圖案層39，其中開口39a對應(yīng)于n溝道MOS晶體管Qn1，開口39b對應(yīng)于僅在以后將形成的柵電極47下面的與STI層32相鄰的n溝道MOS晶體管Qn2有源區(qū)的周邊的一部分，開口39c對應(yīng)于僅在以后將形成的柵電極47下面的與STI層32相鄰的n溝道MOS晶體管Qp2有源區(qū)的周邊的一部分。然后，通過利用光致抗蝕劑圖案層39作掩模以相對低的能量將硼離子注入到硅襯底31中，以在p--型硅襯底31內(nèi)形成p型雜質(zhì)擴(kuò)散區(qū)40，在這種情況下p--型硅襯底31用作p型雜質(zhì)擴(kuò)散阱。注意到p型雜質(zhì)擴(kuò)散區(qū)40用于調(diào)節(jié)n溝道MOS晶體管Qn1的閾值電壓Vthn1。同時(shí)，在p型雜質(zhì)擴(kuò)散區(qū)35內(nèi)開口39b的底部和n型雜質(zhì)擴(kuò)散區(qū)38內(nèi)的開口39c的底部形成p型雜質(zhì)擴(kuò)散區(qū)(未示出)，以抵償在此的隆起現(xiàn)象和反隆起現(xiàn)象。然后，通過灰化工藝等移除光致抗蝕劑圖案層39。
注意，確定圖10F的開口39b和39c的尺寸，以抵償隆起現(xiàn)象和反隆起現(xiàn)象。
接下來，參考圖10G，通過光刻工藝在硅襯底31上形成具有對應(yīng)于p溝道MOS晶體管Qp1的開口41a的光致抗蝕劑圖案層41。然后，通過利用光致抗蝕劑圖案層41作掩模以相對高的能量將砷(或磷)離子注入到硅襯底31中，以形成n--型雜質(zhì)擴(kuò)散阱42。
接下來，參考圖10H，通過利用光致抗蝕劑圖案層41作掩模以相對低的能量將砷(或磷)離子注入到硅襯底31中，以在n--型雜質(zhì)擴(kuò)散阱42內(nèi)形成n型雜質(zhì)擴(kuò)散區(qū)43。注意到n型雜質(zhì)擴(kuò)散區(qū)43用于調(diào)節(jié)p溝道MOS晶體管Qp1的閾值電壓Vthp1。然后，通過灰化工藝等移除光致抗蝕劑圖案層41。
接下來，參考圖10I，在整個(gè)表面上形成相對厚的柵二氧化硅層44。注意到，如果通過熱氧化硅襯底31形成相對厚的柵二氧化硅層44，則相對厚的柵二氧化硅層44沒有形成在STI層32上。
接下來，參考圖10J，僅在晶體管Qn2和Qp2側(cè)的柵二氧化硅層44上形成柵二氧化硅層45。然后，通過使用光致抗蝕劑圖案層45作蝕刻掩模選擇性地蝕刻晶體管Qn1和Qp1側(cè)的柵二氧化硅層44。然后，通過灰化工藝等移除光致抗蝕劑圖案層45。
接下來，參考圖10K，在整個(gè)表面上形成相對薄的柵二氧化硅層46。在這種情況下，盡管未示出，但相對厚的柵二氧化硅層44也被制作得更厚。注意到，如果通過熱氧化硅襯底31形成相對厚的柵二氧化硅層46，則相對薄的柵二氧化硅層46沒有形成在STI層32上。
由此，相對厚的柵二氧化硅層44用于高擊穿電壓晶體管Qn2和Qp2，而相對薄的柵二氧化硅層46用于低擊穿電壓晶體管Qn1和Qp1。
接下來，參考圖10L，通過CVD工藝在柵二氧化硅層44和46上沉積多晶硅層47。然后，通過光刻工藝形成光致抗蝕劑圖案層48。
接下來，參考圖10M，通過使用光致抗蝕劑圖案層48作蝕刻掩模蝕刻多晶硅層47，以形成柵電極。然后，通過灰化工藝移除光致抗蝕劑圖案層48。
接下來，參考圖10N，通過光刻工藝在柵二氧化硅層44上形成具有對應(yīng)于n溝道MOS晶體管Qn2的開口49a的光致抗蝕劑圖案層49。然后，通過利用光致抗蝕劑圖案層49作掩模以相對低的能量將砷(或磷)離子注入到硅襯底31中，以形成用于LDD結(jié)構(gòu)的n-型雜質(zhì)擴(kuò)散區(qū)50。然后，通過灰化工藝等移除光致抗蝕劑圖案層49。
接下來，參考圖10O，通過光刻工藝在柵二氧化硅層44上形成具有對應(yīng)于p溝道MOS晶體管Qp2的開口51a的光致抗蝕劑圖案層51。然后，通過利用光致抗蝕劑圖案層51作掩模以相對低的能量將硼離子注入到硅襯底31中，以形成用于LDD結(jié)構(gòu)的p-型雜質(zhì)擴(kuò)散區(qū)52。然后，通過灰化工藝等移除光致抗蝕劑圖案層51。
接下來，參考圖10P，通過光刻工藝在柵二氧化硅層46上形成具有對應(yīng)于n溝道MOS晶體管Qn1的開口53a的光致抗蝕劑圖案層53。然后，通過利用光致抗蝕劑圖案層53作掩模以相對低的能量將砷(或磷)離子注入到硅襯底31中，以形成用于LDD結(jié)構(gòu)的n-型雜質(zhì)擴(kuò)散區(qū)54。然后，通過灰化工藝等移除光致抗蝕劑圖案層53。
注意到n-型雜質(zhì)擴(kuò)散區(qū)54的濃度大于n-型雜質(zhì)擴(kuò)散區(qū)50的濃度，以致n溝道MOS晶體管Qn1的擊穿電壓小于n溝道MOS晶體管Qn2的擊穿電壓。
接下來，參考圖10Q，通過光刻工藝在柵二氧化硅層46上形成具有對應(yīng)于p溝道MOS晶體管Qp1的開口55a的光致抗蝕劑圖案層55。然后，通過利用光致抗蝕劑圖案層55作掩模以相對低的能量將硼離子注入到硅襯底31中，以形成用于LDD結(jié)構(gòu)的p-型雜質(zhì)擴(kuò)散區(qū)56。然后，通過灰化工藝等移除光致抗蝕劑圖案層55。
注意到n-型雜質(zhì)擴(kuò)散區(qū)56的濃度大于n-型雜質(zhì)擴(kuò)散區(qū)52的濃度，以致n溝道MOS晶體管Qp1的擊穿電壓小于n溝道MOS晶體管Qp2的擊穿電壓。
接下來，參考圖10R，通過CVD工藝在整個(gè)表面上沉積二氧化硅層，且通過各向異性蝕刻工藝回蝕刻該二氧化硅層。結(jié)果，在柵電極47的側(cè)壁上形成了側(cè)壁二氧化硅層57。
接下來，參考圖10S，通過光刻工藝在柵二氧化硅層44和46上形成具有對應(yīng)于n溝道MOS晶體管Qn2和Qn1的開口58a和58b的光致抗蝕劑圖案層58。然后，通過利用光致抗蝕劑圖案層58作掩模以相對高的能量將砷(或磷)離子注入到硅襯底31中，以形成n+型雜質(zhì)擴(kuò)散區(qū)59。然后，通過灰化工藝等移除光致抗蝕劑圖案層58。
接下來，參考圖10T，通過光刻工藝在柵二氧化硅層44和46上形成具有對應(yīng)于p溝道MOS晶體管Qp2和Qp1的開口60a和60b的光致抗蝕劑圖案層60。然后，通過利用光致抗蝕劑圖案層60作掩模以相對高的能量將硼離子注入到硅襯底31中，以形成p+型雜質(zhì)擴(kuò)散區(qū)61。然后，通過灰化工藝等移除光致抗蝕劑圖案層60。
由此，如圖10U所示，獲得了具有兩種擊穿電壓的CMOS半導(dǎo)體器件。注意到在后期形成硅化物層(未示出)之前立即移除了雜質(zhì)擴(kuò)散區(qū)59和61上的柵二氧化硅層44和46。然而，可以在形成柵電極47之后立即與它自對準(zhǔn)地移除在雜質(zhì)擴(kuò)散區(qū)50、52、54、56、59和61上的柵二氧化硅層44和46。
在上述的第二實(shí)施例中，與形成圖10F的開口39a下面的p型雜質(zhì)擴(kuò)散區(qū)40同時(shí)地形成圖10F的開口39b和39c下面的p型雜質(zhì)擴(kuò)散區(qū)(未示出)，從而不需要對于在前的p型雜質(zhì)擴(kuò)散區(qū)的額外工藝，其將不會增加制造步驟。
而且，在上述的第二實(shí)施例中，在開口39b和39c下面的p型雜質(zhì)擴(kuò)散區(qū)位于僅在柵電極下面的與STI層相鄰的有源區(qū)的一部分處；然而，即使如同現(xiàn)有技術(shù)一樣這些p型雜質(zhì)擴(kuò)散區(qū)形成在有源區(qū)的整個(gè)周邊處，也不需要為此的額外工藝，其將不會增加制造步驟。
在上述實(shí)施例中，由STI層形成厚元件隔離層；然而，該厚元件隔離層可以由LOCOS層形成。
如上文所述，根據(jù)本發(fā)明，能夠改善擊穿電壓特性，同時(shí)能夠抵償隆起現(xiàn)象和反隆起現(xiàn)象，以便保持改善的亞閾值特性。
權(quán)利要求
1.一種制造MOS晶體管的方法，其包括在半導(dǎo)體襯底內(nèi)形成MOS晶體管隔離層，以圍繞用于在所述半導(dǎo)體襯底中形成所述MOS晶體管的區(qū)域；將第一雜質(zhì)引入到所述半導(dǎo)體襯底的所述區(qū)域中，以調(diào)節(jié)所述MOS晶體管的閾值電壓；以及將第二雜質(zhì)僅引入到其上方將形成有所述MOS晶體管的柵電極的、與所述MOS晶體管隔離層相鄰的所述區(qū)域的周邊的一部分中。
2.如權(quán)利要求1所述的方法，其中所述第一和第二雜質(zhì)都是硼原子。
3.如權(quán)利要求1所述的方法，其中所述第一雜質(zhì)是砷原子，且所述第二雜質(zhì)是硼原子。
4.如權(quán)利要求1所述的方法，其中所述第一雜質(zhì)是磷原子，且所述第二雜質(zhì)是硼原子。
5.如權(quán)利要求1所述的方法，其中所述半導(dǎo)體襯底包括硅襯底，且所述MOS晶體管隔離層包括二氧化硅層。
6.如權(quán)利要求5所述的方法，其中所述二氧化硅層包括淺溝槽隔離(STI)層。
7.如權(quán)利要求5所述的方法，其中所述二氧化硅層包括硅局部氧化(LOCOS)層。
8.一種制造包括第一和第二MOS晶體管的半導(dǎo)體器件的方法，其包括在半導(dǎo)體襯底內(nèi)形成MOS晶體管隔離層，以圍繞在所述半導(dǎo)體襯底中分別用于形成所述第一和第二MOS晶體管的第一和第二區(qū)域；將第一雜質(zhì)引入到所述半導(dǎo)體襯底的所述第一區(qū)域中，以調(diào)節(jié)所述第一MOS晶體管的第一閾值電壓；將第二雜質(zhì)引入到所述半導(dǎo)體襯底的所述第二區(qū)域中，以調(diào)節(jié)所述第二MOS晶體管的第二閾值電壓；以及將第三雜質(zhì)僅引入到其上方將形成有所述第一MOS晶體管的柵電極的、與所述第一MOS晶體管隔離層相鄰的所述第一區(qū)域的周邊的一部分中，所述第二和第三雜質(zhì)是相同的雜質(zhì)。
9.如權(quán)利要求8所述的方法，其中同時(shí)進(jìn)行所述第二和第三雜質(zhì)的引入。
10.如權(quán)利要求8所述的方法，其中所述第一、第二和第三雜質(zhì)都是硼原子。
11.如權(quán)利要求8所述的方法，其中所述第一雜質(zhì)是砷原子，且所述第二和第三雜質(zhì)是硼原子。
12.如權(quán)利要求8所述的方法，其中所述第一雜質(zhì)是磷原子，且所述的第二雜質(zhì)是硼原子。
13.如權(quán)利要求8所述的方法，其中所述第一MOS晶體管的擊穿電壓比所述第二MOS晶體管的擊穿電壓高。
14.如權(quán)利要求8所述的方法，其中所述半導(dǎo)體襯底包括硅襯底，且所述MOS晶體管隔離層包括二氧化硅層。
15.如權(quán)利要求14所述的方法，其中所述二氧化硅層包括淺溝槽隔離(STI)層。
16.如權(quán)利要求14所述的方法，其中所述二氧化硅層包括硅局部氧化(LOCOS)層。
17.一種制造包括第一和第二MOS晶體管的半導(dǎo)體器件的方法，其包括在半導(dǎo)體襯底內(nèi)形成MOS晶體管隔離層，以圍繞在所述半導(dǎo)體襯底中分別用于形成所述第一和第二MOS晶體管的第一和第二區(qū)域；將第一雜質(zhì)引入到所述半導(dǎo)體襯底的所述第一區(qū)域中，以調(diào)節(jié)所述第一MOS晶體管的第一閾值電壓；將第二雜質(zhì)引入到所述半導(dǎo)體襯底的所述第二區(qū)域中，以調(diào)節(jié)所述第二MOS晶體管的第二閾值電壓；以及將第三雜質(zhì)引入到與所述第一MOS晶體管隔離層相鄰的所述第一區(qū)域的整個(gè)周邊中，其中在所述區(qū)域上方將形成所述第一MOS晶體管的柵電極，所述第二和第三雜質(zhì)是相同的雜質(zhì)，以便同時(shí)進(jìn)行所述第二和第三雜質(zhì)的引入。
全文摘要
在制造MOS晶體管的方法中，在半導(dǎo)體襯底內(nèi)形成MOS晶體管隔離層，以圍繞用于在該半導(dǎo)體襯底中形成該MOS晶體管的區(qū)域。然后，將第一雜質(zhì)引入到該半導(dǎo)體襯底的該區(qū)域中，以調(diào)節(jié)該MOS晶體管的閾值電壓。而且，將第二雜質(zhì)僅引入到與該MOS晶體管隔離層相鄰的上述區(qū)域的周邊的一部分中，其中在所述部分上方將形成有所述MOS晶體管的柵電極。
文檔編號H01L21/8238GK1855395SQ200610074610
公開日2006年11月1日 申請日期2006年4月20日 優(yōu)先權(quán)日2005年4月20日
發(fā)明者井上智春 申請人:恩益禧電子股份有限公司