專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及半導體裝置，特別涉及具有CMOS電路的半導體裝置中的靜電浪涌(surge)對策。
背景技術：
在半導體集成電路(以下稱其為半導體器件)中，CMOS(互補金屬氧化物半導體)電路應用很廣。CMOS電路是將與電源線VDD側(cè)連接的pMOS和與接地線GND側(cè)連接的nMOS電路由共用的柵電位驅(qū)動的電路，一般因為柵電位在VDD的場合nMOS導通(pMOS截止)，而柵電位在GND的場合pMOS導通(nMOS截止)，所以通過使pMOS和nMOS兩者的漏采用共用連線，具有將與柵電位相反的電位傳遞到次級的反相器功能。由CMOS構(gòu)成的邏輯電路是以此反相器電路的動作為基本而構(gòu)成的。以下將由CMOS構(gòu)成的邏輯電路稱為CMOS邏輯電路。
另一方面，半導體器件具有通過在淺的雜質(zhì)擴散區(qū)上，夾著薄的絕緣膜堆積柵電極而實現(xiàn)高集成度，容易受到從外部侵入的靜電浪涌破壞的結(jié)構(gòu)特征。在CMOS電路的場合，當在VDD和GND之間施加靜電浪涌時，浪涌電流從與VDD相連接的pMOS的源流向漏，浪涌電流經(jīng)連接pMOS和nMOS的各個漏的漏連接布線流向nMOS的漏，浪涌電流再從源流入到接地線GND。
為了保護CMOS邏輯電路不受靜電浪涌的影響，一般與CMOS邏輯電路并聯(lián)設置專用的保護元件。其代表為將漏連接到VDD，將源、柵和基板(或阱)連接到GND的nMOS保護晶體管(稱為保護TR)。保護元件具有通過在浪涌電流流過CMOS邏輯電路側(cè)使其受到破壞之前，使預定的浪涌電流(例如，與作為公共的試驗方法公知的HBM(人體模型)試驗中的一般的耐受保證值2kV相當?shù)睦擞侩娏鳛?.33A)流過本身，保護作為保護對象的CMOS邏輯電路不受靜電浪涌的損害的作用。換言之，確保半導體器件的靜電耐受性只能是抑制CMOS邏輯電路側(cè)的脆弱性，使保護元件側(cè)發(fā)揮保護性能。
CMOS邏輯電路，一般講，即使是小規(guī)模的電路也是由數(shù)十個或更多的邏輯門構(gòu)成的。構(gòu)成CMOS邏輯電路的pMOS及nMOS，優(yōu)選是在確保電路工作最低限度所必需的電流驅(qū)動能力的同時，將其各個大小設計得盡可能地小。因為這一點是抑制電路面積、縮小芯片尺寸和實現(xiàn)低成本所不可缺少的。在其另一方面，保護元件側(cè)，為了本身承受預定的靜電浪涌而本身不會受到應力的破壞，在規(guī)定TR的形狀的幾個設計尺寸中，為確保靜電耐受性所必需的部分的尺寸，必須比CMOS邏輯電路的設計尺寸大。支配此靜電耐受性的設計項目的代表性的項目之一是柵和漏上觸點的間隔。與在構(gòu)成CMOS邏輯電路的pMOS和nMOS中使用制造上的最小尺寸(例如，0.4μm)不同，對保護元件不應用最小尺寸，而是應用數(shù)倍的尺寸(例如，2.0μm)。通過加寬柵和漏上觸點的間隔，緩和靜電浪涌侵入時保護元件承受的損傷，賦予預定的耐受性。此處，應該注意到的是CMOS邏輯電路側(cè)，pMOS和nMOS中的任一個對于靜電浪涌都暴露出原有的脆弱性。
CMOS邏輯電路，如前所述，即使是小規(guī)模的電路也是由大概數(shù)十個或更多的邏輯門構(gòu)成的。盡管構(gòu)成CMOS邏輯電路的pMOS和nMOS依然設置成為很脆弱，但是不會受到靜電浪涌破壞，是因為保護元件側(cè)將靜電浪涌的大部分吸收，但不能在保護元件中流過的浪涌電流的一部分也流入到CMOS電路側(cè)。特別是，在施加靜電浪涌時保護元件導通而吸收足夠的浪涌電流之前的期間，不能在保護元件中流過的浪涌電流流入到CMOS邏輯電路側(cè)，此時為了不使脆弱的CMOS邏輯電路受到破壞，重要的是電路規(guī)模大、使浪涌電流均勻地分散在整個CMOS邏輯電路上。
例如，即使是每一個只能耐受1mA左右的浪涌電流的CMOS電路，如果是將500個這樣的電路在同一個VDD和GND之間并聯(lián)的邏輯電路，則在整個CMOS邏輯電路中可以耐受1mA的500倍的0.5A的浪涌電流。在此場合，保護元件側(cè)只要吸收0.83A的浪涌電流，合計可以耐受1.33A的電流，就可以確保HBM耐受性2kV-1.33A。為了使CMOS邏輯電路不受到靜電浪涌的破壞，保護元件側(cè)的浪涌吸收能力優(yōu)異，即保護元件側(cè)比CMOS邏輯電路更容易使靜電浪涌流過，CMOS邏輯電路側(cè)的規(guī)模具有一定程度的大小，且具有使浪涌電流均勻分流的特性是不可缺少的。
然而，近年來，以提高晶體管的電流驅(qū)動能力為目的，在源及漏的雜質(zhì)擴散層上形成稱為難融金屬硅化物(サイサイド)的與金屬的化合物，使源及漏的寄生電阻下降的晶體管結(jié)構(gòu)急速普及。在此難融金屬硅化物工藝中，為了確保保護元件的靜電破壞耐受性，在保護元件的漏上設置有一部分不形成難融金屬硅化物的區(qū)域。因為在保護元件的漏上的整個表面上形成難融金屬硅化物時不能確保足夠的靜電破壞耐受性。不過，不形成難融金屬硅化物的區(qū)域，由于具有比形成難融金屬硅化物的區(qū)域高一位或更多位的高電阻，所以設置了不形成難融金屬硅化物的區(qū)域的保護元件很難將浪涌電流引入本身。另一方面，CMOS邏輯電路，因為通過使用在整個表面上形成難融金屬硅化物的pMOS及nMOS可以提高驅(qū)動能力，與具有可以縮小電路面積的優(yōu)點相反，相對地與保護元件相比易于將浪涌電流引入本身。
因此，在難融金屬硅化物結(jié)構(gòu)工藝的場合，與現(xiàn)有的工藝相比較，必須克服保護元件側(cè)難以引入浪涌電流的這一對防止靜電破壞不利的主要條件。
作為改善難融金屬硅化物結(jié)構(gòu)的CMOS電路的靜電浪涌特性的手段之一，有一種增加保護元件的柵寬的方法。因為通過加寬柵寬可以使靜電浪涌易于流過保護元件側(cè)，所以即使是由形成難融金屬硅化物的pMOS及nMOS構(gòu)成的CMOS邏輯電路，也可以受到保護不受靜電浪涌的破壞。然而，如上所述，CMOS邏輯電路的靜電破壞耐受性，不僅取決于保護元件側(cè)的靜電浪涌的吸收能力，而且CMOS邏輯電路側(cè)具有可以耐受一定程度的靜電浪涌的這樣一種薄弱的耐受性也是不可缺少的。這一點意味著，在難融金屬硅化物結(jié)構(gòu)工藝中，CMOS邏輯電路側(cè)的規(guī)模和使浪涌均勻分流的特性與現(xiàn)有結(jié)構(gòu)工藝相比較更加重要。這兩個重要要素之中，作為電路規(guī)模的晶體管的數(shù)目，在功能相同時不會有很大變化。與此相對，對于均勻性，在某種電路中有時改變很大。
CMOS邏輯電路，相應于本身驅(qū)動的次級電路規(guī)模，改變pMOS及nMOS的柵寬來確保最優(yōu)驅(qū)動能力。柵寬的改變，使用將基本尺寸的晶體管制作在半導體器件芯片上，利用布線層構(gòu)成所希望的電路的SOG(Sea of Gate，門海)；預先準備緩沖器電路、反相器電路、NAND電路等的基本電路，將這些組合形成所希望的電路的CB(Cell Base)這樣的電路形成技術。在SOG中，在次級的電路規(guī)模小時，由驅(qū)動必需的最小限度的柵寬所構(gòu)成的一對pMOS及nMOS構(gòu)成緩沖器電路，而在次級電路規(guī)模大時，為了確保必需的柵寬，由多個pMOS及nMOS構(gòu)成緩沖器電路。通常，此緩沖器電路的尺寸由最小單位的柵寬的整數(shù)倍規(guī)定。預先在半導體器件芯片上制作最小單位的一對的pMOS及nMOS，相應于使用這些之中的幾個而構(gòu)成邏輯電路，調(diào)整電路動作。此處，存在規(guī)模大的緩沖器電路比規(guī)模小的緩沖器電路容易受到靜電浪涌的破壞的問題。
下面考慮對由最小規(guī)模的緩沖器電路及前級反相器電路構(gòu)成的內(nèi)部電路施加靜電浪涌的場合。此處，假設最小規(guī)模的緩沖器電路及反相器電路是各由一個CMOS構(gòu)成的。施加到電源線VDD上的靜電浪涌可通過從前級的反相器的pMOS經(jīng)nMOS排出到接地線GND的路徑和從最小規(guī)模的緩沖器電路的pMOS經(jīng)nMOS排出到接地線GND的路徑這兩種路徑排出到接地線GND。由于在前級的反相器電路和最小規(guī)模的緩沖器電路中pMOS及nMOS的柵寬相同，流過兩者的浪涌電流相同。由于此種最小規(guī)模的反相器電路及緩沖器電路，在半導體器件中裝載的整個CMOS內(nèi)部電路中存在多個，浪涌電流在這些反相器電路組及緩沖器電路組上分散，特定的反相器電路及緩沖器電路受到破壞的可能性很小。
另一方面，考慮例如由16個CMOS邏輯電路構(gòu)成的大規(guī)模的緩沖器電路和由最小規(guī)模的前級的反相器構(gòu)成的內(nèi)部電路。在前級的反相器電路中流過與最小規(guī)模同等的浪涌電流，而在由16個CMOS邏輯電路構(gòu)成的緩沖器電路中在整個緩沖器電路中流過16倍的浪涌電流。
大規(guī)模的緩沖器電路，通常是多個pMOS及nMOS由共用的柵進行布線，pMOS及nMOS的漏兩者由共用的漏連接布線相連接的結(jié)構(gòu)。漏連接布線，通常，在pMOS的漏上沿著多個pMOS的排列形成的同時，在nMOS的漏上沿著多個nMOS的排列形成，在pMOS上形成的布線和在nMOS上形成的布線由某一個端部相連接。在這種緩沖器電路中，當靜電浪涌侵入電源線VDD時，浪涌電流從多個pMOS的源流向漏、漏連接布線，從多個nMOS的漏流向源、接地線GND。如上所述，在大規(guī)模緩沖器電路中，與CMOS電路單體比較，流過的是構(gòu)成緩沖器電路的CMOS的個數(shù)倍的浪涌電流。所以，在大規(guī)模CMOS邏輯電路中，由于制造上的特性的偏差等原因，在特定的pMOS或nMOS上浪涌電流集中流過時，在特定的晶體管上就有可能集中與CMOS邏輯電路的規(guī)模成比例的大小的電流，晶體管的pn結(jié)有可能遭到破壞。
特別是，nMOS具有由于熱失控的原因，與pMOS相比較，浪涌電流容易集中于漏的特定地點的特征。從多個pMOS流入的浪涌電流，由于集中于以與pMOS相同的數(shù)目存在的nMOS之中的任意的漏中，nMOS的pn結(jié)有可能遭到破壞。
浪涌電流的局部集中問題，近年來在使用急速普及的難融金屬硅化物結(jié)構(gòu)的晶體管的制造工藝中影響日益深刻。難融金屬硅化物結(jié)構(gòu)工藝也適用于系統(tǒng)LSI這樣的大規(guī)模集成電路，但不使用大規(guī)模緩沖器電路是不可能構(gòu)成系統(tǒng)LSI的。在各種功能電路塊(block)化，配置在整個芯片上的系統(tǒng)LSI中，為了使各塊在預定的定時(timing)交換信號正常工作，就必須將一個同步信號，即基本時鐘，供給各個塊。為了使此基本時鐘遍及整個芯片，不能缺少大規(guī)模緩沖器電路，因此對于系統(tǒng)LSI而言，克服大規(guī)模緩沖器電路的靜電浪涌破壞是迫切問題。
在專利文獻1中記載有具有多個pMOS和由沿著這些多個pMOS的排列延伸的漏、柵、源構(gòu)成的一個nMOS的緩沖器電路。形成的nMOS的柵寬比各pMOS的柵寬大。在此緩沖器電路中，形成的nMOS的數(shù)目與pMOS的數(shù)目不同，對多個pMOS形成一個柵寬大的nMOS。利用這種結(jié)構(gòu)的目的是在來自多個pMOS的浪涌電流流過柵寬大的一個nMOS，不會發(fā)生在形成多個nMOS的場合，在特定的nMOS中浪涌電流局部集中而使nMOS劣化或破壞的情況。
專利文獻1日本專利申請?zhí)亻_2002-141416號公報發(fā)明內(nèi)容在上述專利文獻1中記載的緩沖器電路的目的是改善由于在nMOS中浪涌電流的局部集中而造成的破壞，將本來與pMOS數(shù)目相同的nMOS設置成為只有一個且柵寬加大，存在的問題是難于適合上述的SOG及CB，電路工作調(diào)整困難。另外，即使是在一個nMOS中加大柵寬，在寬度寬的源、漏中浪涌電流有可能局部集中，在局部集中的部分之中，有可能發(fā)生nMOS的劣化或破壞。
本發(fā)明可以解決半導體裝置中的上述問題。
根據(jù)第一發(fā)明的半導體裝置具有第1布線、沿著上述第1布線配置的第2布線、多個第1 MOS晶體管、多個第2 MOS晶體管及第3布線。
第1MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)，包含與上述第1布線相連接的第1觸點、第2觸點、配置在上述第1觸點和上述第2觸點之間的第1控制電極。
第2MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)，包含第3觸點、與上述第2布線相連接的第4觸點、配置在上述第3觸點和上述第4觸點之間的第2控制電極。
各第1MOS晶體管和各第2MOS晶體管成對而構(gòu)成多個CMOS電路。
第3布線是使上述多個第2觸點及上述多個第3觸點互相連接的第3布線。第3布線包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線和連接第4布線間的多個第5布線。至少一個第5布線是在由上述第2觸點在上述第1布線側(cè)定義的第1區(qū)域中形成的。此處，第1區(qū)域是由第2觸點向著第1布線側(cè)展寬的區(qū)域，包含與第2觸點重疊的區(qū)域。
根據(jù)第二發(fā)明的半導體裝置具有第1布線、沿著上述第1布線配置的第2布線、多個第1MOS晶體管、多個第2MOS晶體管及第3布線。
第1MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)，包含與上述第1布線相連接的第1觸點、第2觸點、配置在上述第1觸點和第2觸點之間的第1控制電極。
第2MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)，包含第3觸點、與上述第2布線相連接的第4觸點、配置在上述第3觸點和第4觸點之間的第2控制電極。
各第1MOS晶體管和各第2MOS晶體管成對而構(gòu)成多個CMOS電路。
第3布線是使上述多個第2觸點及上述多個第3觸點互相連接的第3布線。第3布線包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線、在上述第2觸點側(cè)連接第4布線間的一個或多個第5布線、在上述第3觸點側(cè)連接第4布線間的一個或多個第6布線。
根據(jù)第三發(fā)明的半導體裝置具有第1布線、沿著上述第1布線配置的第2布線、多個第1MOS晶體管、多個第2MOS晶體管及第3布線。
第1MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)，包含與上述第1布線相連接的第1觸點、第2觸點、配置在上述第1觸點和第2觸點之間的第1控制電極。
第2MOS晶體管，在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)，包含第3觸點、與上述第2布線相連接的第4觸點、配置在上述第3觸點和第4觸點之間的第2控制電極。
各第1MOS晶體管和各第2MOS晶體管成對而構(gòu)成多個CMOS電路。
第3布線是使上述多個第2觸點及上述多個第3觸點互相連接的第3布線，包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線、連接第2觸點與該第2觸點成對的第3觸點相鄰接的第3觸點的多個第5布線。
根據(jù)第一發(fā)明的半導體裝置，由第2觸點在第1布線側(cè)定義的第1區(qū)域中形成使連接成一對的第1MOS晶體管及第2MOS晶體管的第2觸點和第3觸點之間的多個第4布線互相連接的第5布線。
在第1布線上施加靜電浪涌的場合，浪涌電流從多個第1MOS晶體管的第1觸點流入到第2觸點，經(jīng)與各第2觸點相連接的第4布線流入到成對的第3觸點。其后，浪涌電流，從各第3觸點經(jīng)各第4觸點排出到第2布線。此時，在第1觸點、第2觸點、第4布線、第3觸點、第4觸點的方向上產(chǎn)生電場。于是，為使浪涌電流在以各第5布線連接的第2觸點間流過，浪涌電流必須逆著從第2觸點向著第3觸點的電場流動，不會有這種電流流過。
根據(jù)此半導體裝置，因為可以防止在各第2觸點間的浪涌電流的流動，可以使浪涌電流從各第2觸點向成對的第3觸點流去，所以可以使由靜電浪涌引起的電流在整個CMOS電路上均勻分散，可以防止浪涌電流在特定的CMOS電路中發(fā)生局部集中而使CMOS電路劣化或破壞。另外，因為只利用第2觸點和第3觸點之間的連接方法就可以使半導體裝置的靜電耐受性提高，所以不需要同時改變制造工序。
根據(jù)第二發(fā)明的半導體裝置，在連接各CMOS電路的第2觸點和第3觸點的多個第4布線，由第5布線在第2觸點側(cè)連接的同時，由第6布線也在第3觸點側(cè)進行連接。
在第1布線上施加靜電浪涌的場合，浪涌電流從多個第1MOS晶體管的第1觸點流入到第2觸點，經(jīng)與各第2觸點相連接的第4布線流入到成對的第3觸點。其后，浪涌電流，從各第3觸點經(jīng)各第4觸點排出到第2布線。此時，在第1觸點、第2觸點、第4布線、第3觸點、第4觸點的方向上產(chǎn)生電場。另外，此時，浪涌電流有可能從多個第2觸點經(jīng)第5布線及第6布線流入特定的第3觸點，但從多個第2觸點流入特定的第3觸點的浪涌電流受到如下的限制。
就是說，在第2觸點及第3觸點的對按照第6布線、第5布線、第6布線的順序連接的場合，為了使浪涌電流從第5布線的單側(cè)的第2觸點起，流到夾著第5布線的相反側(cè)的第3觸點，必須從單側(cè)的第2觸點起，通過第4布線、第3觸點、第6布線、第3觸點、第4布線、第2觸點、第5布線、第2觸點、第4布線流到相反側(cè)的第3觸點。在此路徑上，在流過第3觸點、第4布線、第2觸點的部分之中，浪涌電流必須逆著從第2觸點向著第3觸點的電場流動，不會有這種電流流過。其結(jié)果，在夾著第5布線的第3觸點間電流互相分隔，對第3觸點的浪涌電流的局部集中可受到抑制。
根據(jù)此半導體裝置，通過利用第4布線連接一對第2觸點和第3觸點，使各第4布線在第2觸點側(cè)及第3觸點側(cè)連接，可以抑制浪涌電流的局部集中，可以防止CMOS電路劣化或破壞。另外，因為只利用第2觸點和第3觸點之間的連接方法就可以使半導體裝置的靜電耐受性提高，所以不需要同時改變制造工序。
在根據(jù)第三發(fā)明的半導體裝置中，在利用第4布線連接成一對的第2觸點和第3觸點的同時，使第2觸點和鄰接的對的第3觸點相連接。
在第1布線上施加靜電浪涌的場合，浪涌電流從多個第1MOS晶體管的第1觸點流入到第2觸點，經(jīng)與各第2觸點相連接的第4布線流入到成對的第3觸點。其后，浪涌電流，從各第3觸點經(jīng)各第4觸點排出到第2布線。此時，在第1觸點、第2觸點、第4布線、第3觸點、第4觸點的方向上產(chǎn)生電場。另外，此時，浪涌電流有可能從連接該第3觸點的第4布線及第5布線流入特定的第3觸點，但從這些以外的第2觸點不會有浪涌電流流入。
例如，以特定的一對第2觸點及第3觸點為基準，考慮從兩個之前的對起到一個之后的對為止的場合，具有兩個之前的對的第2觸點、第5布線、一個之前的對的第3觸點、第4布線、一個之前的對的第2觸點、第5布線、該第3觸點、第4布線、成對的第2觸點、第5布線、一個之后的對的第3觸點、第4布線、一個之后的對的第2觸點這樣的連接關系。
在此場合，對該第3觸點只從利用第5布線連接的一個之前的對的第2觸點和利用第4布線連接的成對的第2觸點的合計兩個第2觸點流入浪涌電流，從這些以外的第2觸點不會有浪涌電流流入。
為了使浪涌電流從兩個之前的對的第2觸點流入到該第3觸點，浪涌電流必須經(jīng)兩個之前的對的第2觸點、第5布線、一個之前的對的第3觸點、第4布線、一個之前的對的第2觸點、第5布線流入到該第3觸點。在此路徑上，在一個之前的對的第3觸點、第4布線、一個之前的對的第2觸點的部分之中，浪涌電流必須逆著從第2觸點向著第3觸點的電場流動，在此部分中不會有電流流過。
另外，為了使浪涌電流從一個之后的對的第2觸點流入到該第3觸點，浪涌電流必須經(jīng)一個之后的對的第2觸點、第4布線、一個之后的對的第3觸點、第5布線、成對的第2觸點、第4布線流入到上述第3觸點。在此路徑上，在一個之后的對的第3觸點、第5布線、成對的第2觸點的部分之中，浪涌電流必須逆著從第2觸點向著第3觸點的電場流動，在此部分中不會有電流流過。
因此，流入特定的第3觸點的浪涌電流限制為來自利用第5布線連接的一個之前的對的第2觸點和利用第4布線連接的成對的第2觸點的合計兩個第2觸點的浪涌電流。
根據(jù)此半導體裝置，通過連接鄰接的對的第2觸點和第3觸點，可以抑制對特定的第3觸點的浪涌電流的局部集中，可以防止CMOS電路劣化或破壞。另外，因為只利用第2觸點和第3觸點之間的連接方法就可以使半導體裝置的靜電耐受性提高，所以不需要同時改變制造工序。


圖1A為示出本發(fā)明的實施方式1的半導體裝置1001的布局的示意平面圖。
圖1B為說明在圖1A的平面圖中的半導體裝置1001的各區(qū)域的說明圖。
圖1C為說明在圖1A的平面圖中的半導體裝置1001的浪涌電流的路徑的說明圖。
圖1D為用來說明實施方式1的漏連接布線50和漏觸點104的位置關系的說明圖。
圖1E為用來說明實施方式1的變形例的半導體裝置1001的漏連接布線50和漏觸點104的位置關系的說明圖。
圖2A為示出本發(fā)明的實施方式2的半導體裝置1002的布局的示意平面圖。
圖2B為說明在圖2A的平面圖中的半導體裝置1002的各區(qū)域的說明圖。
圖2C為說明在圖2A的平面圖中的半導體裝置1002的浪涌電流的路徑的說明圖。
圖3A為示出本發(fā)明的實施方式3的半導體裝置1003的布局的示意平面圖。
圖3B為示出本發(fā)明的實施方式3的半導體裝置1003的各區(qū)域、p及nMOS晶體管對的結(jié)構(gòu)的示意平面圖。
圖3C為用來說明本發(fā)明的實施方式3的半導體裝置1003的浪涌電流的路徑的說明圖。
圖4A為示出本發(fā)明的實施方式4的半導體裝置1004的布局的示意平面圖。
圖4B為示出本發(fā)明的實施方式4的半導體裝置1004的各區(qū)域、p及nMOS晶體管對的結(jié)構(gòu)的示意平面圖。
圖4C為用來說明本發(fā)明的實施方式4的半導體裝置1004的浪涌電流的路徑的說明圖。
附圖標記說明10電源線連接布線20接地線連接布線40柵連接布線50漏連接布線60CMOS電路65大規(guī)模CMOS電路70p型半導體基板80n阱101pMOS源區(qū)102pMOS漏區(qū)103pMOS源觸點104pMOS漏觸點105阱電位固定區(qū)106阱固定用觸點201nMOS源區(qū)202nMOS漏區(qū)203nMOS源觸點204nMOS漏觸點205基板電位固定區(qū)206基板電位固定用觸點401柵電極402柵觸點501pMOS漏觸點側(cè)的區(qū)域502nMOS漏觸點側(cè)的區(qū)域
510pMOS、nMOS漏觸點間的區(qū)域具體實施方式
(1)實施方式1(1-1)結(jié)構(gòu)圖1A為本發(fā)明的實施方式1的半導體裝置1001的平面圖。圖1B為說明在圖1A的平面圖中的半導體裝置1001的各區(qū)域的說明圖。圖1C為說明在圖1A的平面圖中的半導體裝置1001中流過的ESD(靜電浪涌)電流的路徑的說明圖。
如圖1A所示，半導體裝置1001具有并聯(lián)多個由在p型半導體基板70上形成的一對p溝道的MOS晶體管61及n溝道的MOS晶體管62構(gòu)成的CMOS電路60而構(gòu)成的大規(guī)模CMOS電路65。以下將p溝道的MOS晶體管稱為pMOS，將n溝道的MOS晶體管稱為nMOS。
p型半導體基板70具有在元件形成面上形成的n阱80、在n阱80中形成的p型雜質(zhì)區(qū)100及阱電位固定區(qū)105、在形成n阱80的區(qū)域以外的p型半導體基板70的元件形成面上形成的n型雜質(zhì)區(qū)200及基板電位固定區(qū)205。
n阱80是在p型半導體基板70的元件形成面上注入砷As、磷P等n型雜質(zhì)、擴散而形成的雜質(zhì)擴散區(qū)，是用來形成pMOS 61的區(qū)域。
p型雜質(zhì)區(qū)100是形成多個pMOS 61的區(qū)域。p型雜質(zhì)區(qū)100是在n阱80中注入硼B(yǎng)等p型雜質(zhì)、擴散而形成的雜質(zhì)擴散區(qū)。p型雜質(zhì)區(qū)100由后述的多個柵電極401劃分為pMOS 61的源區(qū)101及漏區(qū)102、在柵電極401的下方在源區(qū)101及漏區(qū)102之間形成的在工作時成為溝道層的區(qū)域。源區(qū)101及漏區(qū)102配置在各柵電極401的兩側(cè)，交替重復進行配置。
在各源區(qū)101上，如圖1B所示，在電源線連接布線10一側(cè)形成源觸點103(103-1～103-9)。在各漏區(qū)102上在接地線連接布線20一側(cè)形成漏觸點104(104-1～104-8)。
在本實施方式中，在p型雜質(zhì)區(qū)100中，在圖1A的紙面上從左向右由柵電極401劃分的源區(qū)101、漏區(qū)102交替重復形成，源區(qū)101合計形成9個，漏區(qū)102合計形成8個。各源區(qū)101及漏區(qū)102由兩側(cè)的漏區(qū)102或源區(qū)101共用，形成合計16個pMOS晶體管。例如，形成漏觸點104-1的漏區(qū)102，由形成源觸點103-1的源區(qū)101和形成源觸點103-2的源區(qū)101共用。形成源觸點103-2的源區(qū)101，由形成漏觸點104-1的漏區(qū)102和形成漏觸點104-2的漏區(qū)102共用。形成源觸點103-1的源區(qū)101和形成漏觸點104-1的漏區(qū)102構(gòu)成一個pMOS 61。形成漏觸點104-1的漏區(qū)102和形成源觸點103-2的源區(qū)101構(gòu)成一個pMOS 61。形成源觸點103-2的源區(qū)101和形成漏觸點104-2的漏區(qū)102構(gòu)成一個pMOS 61。這樣一來，在p型雜質(zhì)區(qū)100中，是由9個源區(qū)101和8個漏區(qū)102形成合計16個pMOS 61。p型雜質(zhì)區(qū)100，沿著多個pMOS 61排列的方向延伸。
阱電位固定區(qū)105是以高濃度注入砷As、磷P等n型雜質(zhì)、擴散而形成的雜質(zhì)擴散區(qū)，是用來將電源線連接布線10固定在n阱80的電位的區(qū)域。阱電位固定區(qū)105，沿著p型雜質(zhì)區(qū)100延伸的方向形成帶狀。換言之，阱電位固定區(qū)105，沿著多個pMOS 61排列的方向形成。在阱電位固定區(qū)105上，沿著pMOS 61的排列方向形成多個阱電位固定觸點106。在本實施方式中，阱電位固定觸點106的個數(shù)形成為與源觸點103、漏觸點104及柵電極401的合計的數(shù)目相同程度的數(shù)目，只要是足以用來將電源線連接布線10固定在阱電位的數(shù)目即可。
n型雜質(zhì)區(qū)200是形成多個nMOS 62的區(qū)域。n型雜質(zhì)區(qū)200，是在n阱80以外的區(qū)域的p型半導體基板70的元件形成面上注入砷As、磷P等n型雜質(zhì)、擴散而形成的雜質(zhì)擴散區(qū)。n型雜質(zhì)區(qū)200，由多個柵電極401劃分為nMOS晶體管的源區(qū)201及漏區(qū)202、在柵電極401的下方在源區(qū)201及漏區(qū)202之間形成的在工作時成為溝道層的區(qū)域。源區(qū)201及漏區(qū)202配置在各柵電極401的兩側(cè)，交替重復進行配置。
在各源區(qū)201上，如圖1B所示，在接地線連接布線20一側(cè)形成源觸點203(203-1～203-2)。在各漏區(qū)202上在電源線連接布線10一側(cè)形成漏觸點204(204-1～204-2)。
在本實施方式中，在n型雜質(zhì)區(qū)200中，在圖1A的紙面上從左向右由柵電極401劃分的源區(qū)201、漏區(qū)202交替重復形成，源區(qū)201合計形成9個，漏區(qū)202合計形成8個。各源區(qū)201及漏區(qū)202由兩側(cè)的漏區(qū)202或源區(qū)201共用，形成合計16個nMOS晶體管。
在圖1A的紙面上從左向右，設各源觸點203為203-1～203-9，各漏觸點204為204-1～204-8。例如，形成漏觸點204-1的漏區(qū)202，由形成源觸點203-1的源區(qū)201和形成源觸點203-2的源區(qū)201共用。形成源觸點203-2的源區(qū)201，由形成漏觸點204-1的漏區(qū)202和形成漏觸點204-2的漏區(qū)202共用。形成源觸點203-1的源區(qū)201和形成漏觸點204-1的漏區(qū)202構(gòu)成一個pMOS 61。形成漏觸點204-1的漏區(qū)202和形成源觸點203-2的源區(qū)201構(gòu)成一個pMOS 61。形成源觸點203-2的源區(qū)201和形成漏觸點204-2的漏區(qū)202構(gòu)成一個pMOS61。這樣一來，在n型雜質(zhì)區(qū)200中，是由9個源區(qū)201和8個漏區(qū)202形成合計16個nMOS 62。n型雜質(zhì)區(qū)200，沿著多個nMOS 62排列的方向延伸。
基板電位固定區(qū)205是以高濃度注入硼B(yǎng)等p型雜質(zhì)的區(qū)域，是用來將接地線連接布線20固定在p型半導體基板70的電位(基板電位)的區(qū)域?；咫娢还潭▍^(qū)205，沿著n型雜質(zhì)區(qū)200延伸的方向形成帶狀。換言之，基板電位固定區(qū)205，沿著多個nMOS 62排列的方向形成。在基板電位固定區(qū)205上，沿著nMOS 62的排列方向形成多個基板電位固定觸點206。在本實施方式中，基板電位固定觸點206的個數(shù)形成為與源觸點203、漏觸點204及柵電極401的合計的數(shù)目相同程度的數(shù)目，只要是足以用來將接地線連接布線20固定在基板電位的數(shù)目即可。
如圖1B所示，將本實施方式的半導體裝置1001的區(qū)域劃分為區(qū)域501、區(qū)域510及區(qū)域502。
區(qū)域501，如圖1D所示，是從漏觸點104(104-1～104-8)的第2布線20側(cè)的緣部104a(104a-1～104a-8)起向著第1布線10側(cè)展寬的區(qū)域，包含與漏觸點104(104-1～104-8)重疊的區(qū)域。在設連接緣部104a的邊界線為邊界5011時，區(qū)域501包含邊界5011。
區(qū)域510是漏觸點104(104-1～104-8)的第2布線20側(cè)的緣部104a和漏觸點204(204-1～204-8)的第1布線10側(cè)的緣部204a(204a-1～204a-8)之間的區(qū)域，不包含與漏觸點104(104-1～104-8)、204(204-1～204-8)重疊的區(qū)域。在設連接緣部204a的邊界線為邊界5021時，區(qū)域510不包含邊界5011及5021。
區(qū)域502，是從漏觸點204(204-1～204-8)的第1布線10側(cè)的緣部204a(104a-1～104a-8)起向著第2布線20側(cè)展寬的區(qū)域，包含與漏觸點204(204-1～204-8)重疊的區(qū)域。區(qū)域502包含邊界5021。
在本實施方式中，在p型雜質(zhì)區(qū)100中形成16個pMOS 61，在n型雜質(zhì)區(qū)200中形成16個nMOS 62，一對pMOS 61及nMOS 62構(gòu)成CMOS電路60，16個CMOS電路60通過漏連接布線50連接而構(gòu)成大規(guī)模CMOS電路65。大規(guī)模CMOS電路65，例如，構(gòu)成配置在未圖示的反相器電路的后級中的緩沖器電路。實際上，本實施方式的半導體裝置1001具有配置在緩沖器電路的前級中的反相器電路以及其他多個CMOS電路及ESD保護電路。
在p型雜質(zhì)區(qū)100及n型雜質(zhì)區(qū)200上，在p型雜質(zhì)區(qū)100及n型雜質(zhì)區(qū)200延伸方向上交叉地在p型雜質(zhì)區(qū)100及n型雜質(zhì)區(qū)200范圍內(nèi)形成多個柵電極401。在本實施方式中是形成16個柵電極401。柵電極401是夾著未圖示的柵絕緣膜在p型半導體基板70上形成的。另外，在本實施方式中，柵電極401是對pMOS 61和nMOS 62共用地一體形成的，但也可以是使柵電極為例如，分別構(gòu)成pMOS 61的第1柵電極和nMOS 62的第2柵電極而對第1和第2柵電極進行電連接的結(jié)構(gòu)。
柵電極401將p型雜質(zhì)區(qū)100劃分為多個源區(qū)101及漏區(qū)102。在本實施方式中，p型雜質(zhì)區(qū)100劃分為9個源區(qū)101及8個漏區(qū)102，源區(qū)101及漏區(qū)102交替重復。柵電極401將n型雜質(zhì)區(qū)200劃分為多個源區(qū)201及漏區(qū)202。在本實施方式中，n型雜質(zhì)區(qū)200劃分為9個源區(qū)201及8個漏區(qū)202，源區(qū)201及漏區(qū)交替重復。各柵電極401，在p型雜質(zhì)區(qū)100和n型雜質(zhì)區(qū)200之間的區(qū)域510中具有沿著p型雜質(zhì)區(qū)100及n型雜質(zhì)區(qū)200的延伸方向的突起部。在各柵電極401的突起部上形成柵觸點402。
在p型半導體基板70的元件形成面上形成未圖示的第1層間絕緣膜。第1層間絕緣膜覆蓋p型雜質(zhì)區(qū)100、n型雜質(zhì)區(qū)200、阱電位固定區(qū)105、基板電位固定區(qū)205以及柵電極401。
在第1層間絕緣膜上形成第1層金屬布線層。第1層金屬布線層包含電源線連接布線10、接地線連接布線20、柵連接布線40和漏連接布線50。第1層金屬布線層由鋁Al、鋁Al和氮化鈦TiN的多層布線膜等構(gòu)成。
電源線連接布線10是在半導體裝置1001工作時施加電源電壓VDD的布線。在半導體裝置1001工作時在阱電位固定區(qū)105上施加電源電壓VDD，電源線連接布線10從阱電位固定區(qū)105經(jīng)多個觸點106固定為電源電壓VDD。電源線連接布線10，具有沿著阱電位固定區(qū)105的延伸方向在阱電位固定區(qū)105的上方夾著第1層間絕緣膜形成的共用布線和從共用布線起在pMOS 61的多個源區(qū)101的上方分別延伸的多個梳齒布線。共用布線，通過多個阱電位固定觸點106與阱電位固定區(qū)105電連接。阱電位固定觸點106，在第1層間絕緣膜上形成的接觸孔內(nèi)形成。多個梳齒布線的各前緣部夾著第1層間絕緣膜在各源區(qū)101的上方形成。多個梳齒布線的各前緣部一直延伸到源區(qū)101的阱電位固定區(qū)105側(cè)，換言之，即距nMOS 62遠的一側(cè)的源區(qū)101端部。各梳齒布線的前緣部通過源觸點103(103-1～103-9)與各源區(qū)101電連接。源觸點103(103-1～103-9)在第1層間絕緣膜上形成的接觸孔內(nèi)形成。
接地線連接布線20是在半導體裝置1001工作時施加接地電位GND的布線。在半導體裝置1001工作時在基板電位固定區(qū)205上施加接地電位GND，接地線連接布線20從基板電位固定區(qū)205經(jīng)多個基板電位固定觸點206固定為接地電位GND。接地線連接布線20，具有沿著基板電位固定區(qū)205的延伸方向在基板電位固定區(qū)205的上方夾著第1層間絕緣膜形成的共用布線和從共用布線起在nMOS 62的多個源區(qū)201的上方分別延伸的多個梳齒布線。共用布線，通過多個基板電位固定觸點206與基板電位固定區(qū)205電連接?；咫娢还潭ㄓ|點206，在第1層間絕緣膜上形成的接觸孔內(nèi)形成。多個梳齒布線的各前緣部夾著第1層間絕緣膜在各源區(qū)201的上方形成。多個梳齒布線的各前緣部一直延伸到源區(qū)201的基板電位固定區(qū)205側(cè)，換言之，即距pMOS 61遠的一側(cè)的源區(qū)201端部。各梳齒布線的前緣部通過源觸點203(203-1～203-9)與各源區(qū)201電連接。源觸點203(203-1～203-9)在第1層間絕緣膜上形成的接觸孔內(nèi)形成。
漏連接布線50，如圖1C所示，具有橫穿在p型雜質(zhì)區(qū)100上形成的多個柵電極401的上方在第1層間絕緣膜上形成的共用布線50-0、和從共用布線50-0向著n型雜質(zhì)區(qū)200的多個漏區(qū)202延伸的多個梳齒布線50-1～50-8。各梳齒布線50-1～50-8一直延伸到nMOS 62的漏區(qū)202的pMOS 61側(cè)的區(qū)域。漏連接布線50構(gòu)成用來將從各CMOS電路60輸出的電壓輸出到后級的電路的輸出部。
各梳齒布線50-1～50-8，在前緣部中通過漏觸點204(204-1～204-8)與nMOS 62的各漏區(qū)202電連接的同時，在根部通過漏觸點104(104-1～104-8)與pMOS 61的漏區(qū)102電連接。漏觸點104及204在第1層間絕緣膜中形成的接觸孔內(nèi)形成。
在各梳齒布線50-1～50-8的前緣部的下方，即各梳齒布線50-1～50-8的前緣部的接地線連接布線20側(cè)的下方，在第1層間絕緣膜中形成通到各漏區(qū)202的多個接觸孔。通過在各接觸孔內(nèi)形成的漏觸點204，各梳齒布線50-1～50-8的前緣部與對應的漏區(qū)202電連接。
在各梳齒布線50-1～50-8的根部的下方，即各梳齒布線50-1～50-8的電源線連接布線10側(cè)的下方，在第1層間絕緣膜中形成通到各漏區(qū)102的接觸孔。通過在各接觸孔內(nèi)形成的漏觸點104(104-1～104-8)，各梳齒布線50-1～50-8的前緣部與對應的漏區(qū)102電連接。
就是說，各梳齒布線50-1～50-8使一對pMOS及nMOS的漏觸點104、204之間分別進行電連接。
共用布線50-0配置在區(qū)域501中，在pMOS 61的漏觸點104(104-1～104-8)的第1布線10側(cè)與各梳齒布線50-1～50-8相連接。就是說，漏連接布線50，在通過各梳齒布線50-1～50-8使各pMOS 61的漏觸點104和nMOS 62的漏觸點204一對一地連接的同時，在pMOS 61的漏觸點104的外側(cè)的區(qū)域501中，通過共用布線50-0使各梳齒布線50-1～50-8互相連接?？梢哉J為共用布線50-0是連接各梳齒布線50-1～50-8之間的7個布線，7個布線是在離nMOS 62遠的一側(cè)并且在不與漏觸點104重疊的區(qū)域中形成的。
根據(jù)這種結(jié)構(gòu)的漏連接布線50，在正極性的浪涌電流從電源線連接布線10流入時，浪涌電流經(jīng)pMOS 61的源觸點103(103-1～103-9)、源區(qū)101、漏區(qū)102流入到漏觸點104(104-1～104-8)。流入到各漏觸點104(104-1～104-8)的浪涌電流，經(jīng)漏連接布線50的各梳齒布線50-1～50-8，流入到成對的nMOS晶體管的各漏觸點204(204-1～204-8)。就是說，按照浪涌電流從漏觸點104-1經(jīng)梳齒布線50-1流入到成對的漏觸點204-1、浪涌電流從漏觸點104-2經(jīng)梳齒布線50-2流入到成對的漏觸點204-2的方式，浪涌電流從各漏觸點104(104-1～104-8)分別流入到成對的漏觸點204(204-1～204-8)。
因此，流入到各漏觸點104(104-1～104-8)的浪涌電流，不是局部集中在特定的漏觸點204(204-1～204-8)的某一個之中，而是經(jīng)各漏觸點204(204-1～204-8)分散到各nMOS 62上。
這是因為在浪涌電流流入電源線連接布線10的場合，生成從各漏觸點104-1～104-8向著成對的漏觸點204-1～204-8的電場。就是說，在漏連接布線50中，從漏觸點104-1向著漏觸點204-1產(chǎn)生電場、從漏觸點104-2向著漏觸點204-2產(chǎn)生電場這樣地，在漏連接布線50中從各漏觸點104向著成對的漏觸點204產(chǎn)生電場。在這種情況下，要使浪涌電流從特定的漏觸點104經(jīng)共用布線50-0流到鄰接的漏觸點104，電流必須逆著電場方向流動，在漏觸點104-1～104-8之間經(jīng)共用布線50-0沒有浪涌電流流過。
例如，要使浪涌電流從漏觸點104-1經(jīng)漏觸點104-2流到漏觸點204-2，就要逆著在梳齒布線50-1中產(chǎn)生的從漏觸點104-1向著漏觸點204-1的電場，所以從漏觸點104-1到漏觸點104-2沒有浪涌電流流過，從漏觸點104-1到漏觸點204-2沒有浪涌電流流過。
因此，流入到各漏觸點104-1～104-8的浪涌電流一定流入到成對的漏觸點204-1～204-8。換言之，流入到各pMOS 61的浪涌電流一定流入到成對的nMOS 62。其結(jié)果，可以防止流入到各pMOS 61的浪涌電流在特定的nMOS 62中出現(xiàn)局部集中，浪涌電流分散到各pMOS61及nMOS 62對。
柵連接布線40，相對漏連接布線50在接地線連接布線20側(cè)形成。柵連接布線40繞過各梳齒布線50-1～50-8，使得從漏連接布線50的各梳齒布線50-1～50-8的單側(cè)起經(jīng)前端轉(zhuǎn)回到相反側(cè)而形成。柵連接布線40對每個漏連接布線50的各梳齒布線50-1～50-8，由沿著各梳齒布線50-1～50-8的單側(cè)延伸的部分、沿著相反側(cè)延伸的部分及在前緣部附近連接兩側(cè)部分的部分構(gòu)成，對各梳齒布線50-1～50-8形成為近似“コ”字形。柵連接布線40為多個近似“コ”字形的部分在開口側(cè)互相連接的形狀。柵連接布線40，在近似“コ”字形的部分相連接的部分中利用柵觸點402與柵電極401相連接。各柵觸點402，在夾在柵電極401和柵連接布線40之間的第1層間絕緣膜中形成的接觸孔內(nèi)形成。
(1-2)作用效果在半導體裝置1001工作時，由16個CMOS電路60構(gòu)成的大規(guī)模CMOS電路中的漏連接布線50與前級的反相器電路的漏相連接，來自反相器電路的漏的輸出信號經(jīng)漏連接布線50輸入到各CMOS電路60。輸入反相器電路的輸出信號的各CMOS電路60，相應于反相器電路的輸出信號的邏輯，向漏連接布線50輸出High(高)或Low(低)的輸出信號。
這種半導體裝置1001，在運送時等等之中，電源線連接布線10，接地線連接布線20開路，包含在半導體裝置1001中的電路變?yōu)殡姎飧訝顟B(tài)。在此狀態(tài)下，例如，在電源線連接布線10上施加正極性的靜電浪涌時，浪涌電流從pMOS 61的源觸點103(103-1～103-9)流入到各漏觸點104(104-1～104-8)。流入到pMOS 61的各漏觸點104-1～104-8的浪涌電流，如圖1C所示，分別通過漏連接布線50的各梳齒布線50-1～50-8流入到成對的漏觸點204-1～204-8。換言之，浪涌電流，通過各梳齒布線50-1～50-8在成對的pMOS 61和nMOS 62之間流過。其后，浪涌電流，從nMOS 62的各漏觸點204-1～204-8流入到源觸點203-1～203-9，從源觸點203-1～203-9經(jīng)接地線連接布線20、多個基板電位固定觸點206、基板電位固定區(qū)205排出到p型半導體基板70。
在正極性的浪涌電流流入到電源線連接布線10的場合，從pMOS 61的漏觸點104向著nMOS 62的漏觸點204產(chǎn)生電場，在漏連接布線50的各梳齒布線50-1～50-8中產(chǎn)生從pMOS 61的各漏觸點104-1～104-8向著成對的nMOS 62的各漏觸點204-1～204-8的電場。漏連接布線50的各梳齒布線50-1～50-8，由于在pMOS 61的漏觸點104-1～104-8的外側(cè)的區(qū)域501中以共用布線50-0互相連接，要使浪涌電流從各漏觸點104-1～104-8流入到鄰接的漏觸點104的梳齒布線50-1～50-8，浪涌電流必須逆著梳齒布線50-1～50-8的電場流動，不會有這種浪涌電流流過。換言之，在漏連接布線50的各漏觸點104-1～104-8之間的路徑中，由于成為逆著電場的方向，在各漏觸點104-1～104-8之間沒有浪涌電流流過。其結(jié)果，浪涌電流只在成對的漏觸點間101-1·201-1、......、101-8·201-8中流動。
這樣，流入到電源線連接布線10中的浪涌電流，通過流入到各pMOS 61，從各pMOS 61流到成對的nMOS 62，浪涌電流就不會在特定的nMOS 62中局部集中，而是分散到各CMOS電路60。由此，在浪涌電流流入到半導體裝置1001的場合，可以使構(gòu)成大規(guī)模CMOS電路65的各CMOS電路60具有較差的浪涌電流耐受性，可以防止浪涌電流在特定的nMOS 62中局部集中而使CMOS電路60劣化或受到破壞。
根據(jù)這種本實施方式，即使是在半導體裝置中裝載大規(guī)模的CMOS電路，構(gòu)成大規(guī)模CMOS電路的各個CMOS電路也可以維持最小單位或與最小規(guī)模的CMOS電路同等的靜電浪涌的易流性，且防止由于浪涌電流的局部集中引起劣化或造成破壞。由此，可以利用在半導體裝置中存在的多個反相器電路組和緩沖器電路組維持確保靜電浪涌耐受性的效果。特別是，在采用難融金屬硅化物結(jié)構(gòu)的半導體裝置中，在構(gòu)成內(nèi)部電路的CMOS電路的源區(qū)及漏區(qū)中形成難融金屬硅化物，但有時在ESD保護元件的源區(qū)及漏區(qū)中不形成難融金屬硅化物，本實施方式在此場合對于防止浪涌電流的局部集中是有效的。
在本實施方式中，因為在現(xiàn)有的CMOS制造工序中只改變漏連接布線50的連接方法，所以不需要同時改變CMOS的制造工序就可以實施。另外，因為可以使用原有的CMOS電路中準備的布線連接區(qū)域，不用擔心CMOS電路的面積增加。假如，即使是為了引出漏連接布線增加區(qū)域，因為只是通過一根細的共用布線50-0，面積增加的影響輕微。
(1-3)變形例(A)圖1D為用來詳細說明本發(fā)明的實施方式1的半導體裝置1001的漏觸點104(104-1～104-8)和區(qū)域501的位置關系的說明圖。在該圖中，為了說明方便，將共用布線50-0省略。
圖1E為用來說明本發(fā)明的實施方式1的變形例的半導體裝置1001的漏連接布線50和漏觸點104的位置關系的說明圖。
如圖1D(a)所示，在半導體裝置1001中，區(qū)域501是從pMOS61的漏觸點104-1～104-8的nMOS 62側(cè)的緣部104a-1～104a-8向著電源線連接布線10側(cè)展寬的區(qū)域。此處，假設連接漏觸點104-1～104-8的nMOS 62側(cè)的緣部104a-1～104a-8的邊界線為5011，為了防止流入漏觸點104-1～104-8的浪涌電流經(jīng)共用布線50-0流入鄰接的漏觸點，必須使共用布線50-0的nMOS 62側(cè)的緣部50a-0在邊界線5011上或在比邊界線5011靠近電源線連接布線10側(cè)形成。
圖1D(b)為示出假設共用布線50-0的緣部50a-0在比邊界線5011更靠近nMOS 62側(cè)形成的場合的、漏連接布線50和漏觸點104-1～104-8的關系的示圖。如該圖所示，共用布線50-0具有比漏觸點104-1～104-8更靠近nMOS 62側(cè)的區(qū)域。在此區(qū)域，例如，因為產(chǎn)生從漏觸點104-1向著漏觸點204-1及204-2的電場，浪涌電流可能從漏觸點104-1流向漏觸點204-1及204-2中的任一個。在與連接到漏觸點204-1的nMOS 62相比連接到漏觸點204-2的nMOS 62相對容易使電流流動的場合，浪涌電流將從漏觸點104-1流入到漏觸點204-2。在這種場合，浪涌電流也有可能除了成對的漏觸點104-1～104-8以外經(jīng)共用布線50-0流入到各漏觸點204-1～204-8，浪涌電流有可能在某一個漏觸點204-1～204-8中局部集中而使nMOS 62的pn結(jié)劣化或遭到破壞。
在實施方式1的一變形例中，如圖1E(a)所示，使共用布線50-0的緣部50a-0和邊界線5011一致。就是說，使漏連接布線50的共用布線50-0的緣部50a-0和漏觸點104-1～104-8的緣部104a-1～104a-8一致，從緣部104a-1～104a-8起在pMOS 61側(cè)，即電源線連接布線10側(cè)形成共用布線50-0。
在實施方式1的另一變形例中，如圖1E(b)所示，共用布線50-0的緣部50a-0配置成為在比邊界線5011更靠近電源線連接布線10側(cè)與漏觸點104-1～104-8重疊。就是說，將共用布線50-0的緣部50a-0配置在比漏觸點104-1～104-8的緣部104a-1～104a-8更靠近電源線連接布線10側(cè)。
在如圖1E(a)(b)所示構(gòu)成漏連接布線50的半導體裝置1001中，流入到漏觸點104-1～104-8的浪涌電流，沿著從各漏觸點104-1～104-8向著204-1～204-8的電場，只在成對的漏觸點之間流動而不在各漏觸點104-1～104-8之間經(jīng)共用布線50流動。其原因是由于共用布線50具有比漏觸點104-1～104-8更靠近漏觸點204-1～204-8側(cè)的區(qū)域，要使浪涌電流在共用布線50的各漏觸點104-1～104-8之間流動，必須逆著從漏觸點104向著204的電場流動，不會有這種浪涌電流流過。
例如，在漏觸點104-1和204-1之間，產(chǎn)生從漏觸點104-1向著204-1的電場，為了使浪涌電流從漏觸點104-1向著104-2流動，就必須使浪涌電流逆著此電場流動，不會有這種浪涌電流流過。
(B)在上述中，舉例進行說明的是浪涌電流在特定的nMOS 62中局部集中的場合，在將漏連接布線50的共用布線50-0在nMOS 62的漏觸點204側(cè)配置在區(qū)域502中時，可以抑制從接地線連接布線20側(cè)流入的浪涌電流在特定的pMOS 61中的局部集中。
(C)在上述中，是將共用布線50-0只配置在pMOS 61側(cè)，在將共用布線50-0在nMOS 62的漏觸點204側(cè)也配置在區(qū)域502中時，在可以抑制從電源線連接布線10側(cè)流入的浪涌電流在nMOS 62中局部集中的同時，還可以抑制從接地線連接布線20側(cè)流入的浪涌電流在pMOS 61中的局部集中。在將共用布線50-0配置在pMOS及nMOS兩側(cè)的場合，優(yōu)選是在不同的布線層中形成柵連接布線40和漏連接布線50，或者由第1層金屬布線層形成梳齒布線50-1～50-8，由第2層金屬布線層形成共用布線50-0及柵連接布線40，或者由第1層金屬布線層形成梳齒布線50-1～50-8及柵連接布線40，由第2層金屬布線層形成共用布線50-0。
(D)在浪涌電流在nMOS 62中局部集中的場合，將共用布線50-0配置在pMOS 61側(cè)的區(qū)域501內(nèi)，在浪涌電流在pMOS 61中局部集中的場合，也可以將共用布線50-0配置在nMOS 62側(cè)的區(qū)域502中。
(E)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50的共用布線50-0及梳齒布線50-1～50-8，但也可以由第1層金屬布線層形成梳齒布線50-1～50-8，由比第1層金屬布線層更上層的第2布線層等形成共用布線50-0。例如，在由第2層金屬布線層形成共用布線50-0的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的共用布線50-0，由貫通第2層間絕緣膜的觸點對共用布線50-0和梳齒布線50-1～50-8進行電連接。這樣，在形成共用布線50-0的場合，因為共用布線50-0配置在與柵連接布線40不同的層中，可以增加柵連接布線40的布局的自由度。
(F)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50及柵連接布線40，但也可以由第1層金屬布線層形成漏連接布線50，由比第1層金屬布線層更上層的第2布線層等形成柵連接布線40。例如，在由第2層金屬布線層形成柵連接布線40的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的柵連接布線40，由貫通第1及第2層間絕緣膜的柵觸點402對柵連接布線40和柵電極401進行電連接。這樣，在形成柵連接布線40的場合，因為柵連接布線40配置在與漏連接布線50不同的層中，可以增加柵連接布線40的布局的自由度。
(2)實施方式2(2-1)結(jié)構(gòu)圖2A為本發(fā)明的實施方式2的半導體裝置1002的平面圖。圖2B為說明在圖2A的平面圖中的半導體裝置1002的各區(qū)域的說明圖。圖2C為說明在圖2A的平面圖中的半導體裝置1002中流過的ESD電流的路徑的說明圖。
本實施方式的半導體裝置1002，與實施方式1的半導體裝置1001相比，漏連接布線50的結(jié)構(gòu)不同，其他結(jié)構(gòu)一樣。在本實施方式中，對于與實施方式1的結(jié)構(gòu)相對應的本實施方式的結(jié)構(gòu)賦予同樣的符號，與實施方式1重復的說明則省略。
在本實施方式中，連接漏連接布線50的各梳齒布線50-1～50-8的共用布線，如圖2C所示，具有在區(qū)域501中形成的50-A和在區(qū)域510中形成的50-B。換言之，共用布線，在考慮分別連接梳齒布線50-1～50-8之間的多個共用布線部分時，在多個共用布線部分中至少一個是共用布線50-A。
如圖2B所示，漏連接布線50具有分別連接成對的漏觸點104-1～104-8和漏觸點204-1～204-8的梳齒布線50-1～50-8、以及使梳齒布線50-1～50-8互相連接的共用布線50-A、50-B。
共用布線50-A，使梳齒布線50-4和50-5互相連接。共用布線50-A，在區(qū)域501中形成，更詳細言之，是在距nMOS 62遠的一側(cè)并且在不與漏觸點104-4及104-5重疊的區(qū)域中形成。
共用布線50-B，在使梳齒布線50-1～50-4互相連接的同時，使梳齒布線50-5～50-8互相連接。共用布線50-B，在區(qū)域510中形成，在比pMOS 61的漏觸點104-1～104-4更靠近nMOS 62側(cè)形成。
(2-2)作用效果根據(jù)這種結(jié)構(gòu)的漏連接布線50，在正極性的浪涌電流從電源線連接布線10流入時，浪涌電流經(jīng)pMOS 61的源觸點103(103-1～103-9)、源區(qū)101、漏區(qū)102流入到漏觸點104(104-1～104-8)。
流入到各漏觸點104-1～104-4的浪涌電流，通過漏連接布線50的各梳齒布線50-1～50-4流入到nMOS 62的各漏觸點204-1～204-4。另外，流入到各漏觸點104-5～104-8的浪涌電流，經(jīng)漏連接布線50的各梳齒布線50-5～50-8流入到nMOS晶體管的各漏觸點204-5～204-8。
此處，因為梳齒布線50-4和50-5是在比漏觸點104-4及104-5更靠近電源線連接布線10側(cè)由共用布線50-A相連接的，要使浪涌電流通過共用布線50-A在漏觸點104-4側(cè)和104-5側(cè)之間流動，必須分別逆著從漏觸點104-4向著204-4、從104-5向著204-5的電場流動，不會有這種浪涌電流流過。其結(jié)果，以共用布線50-A作為基準，在漏觸點104-4側(cè)和104-5側(cè)浪涌電流不會互相流入而分離。在本實施方式中，將共用布線50-A設置為一個而將流入各梳齒布線50-1～50-8的浪涌電流分離為兩個區(qū)域，且在將共用布線50-A的個數(shù)設置為多個時，可以分離為更多的區(qū)域。
梳齒布線50-1～50-4，由于是在比漏觸點104-1～104-4更靠近nMOS 62側(cè)由共用布線50-B相連接的，浪涌電流有可能從漏觸點104-1～104-4流入到特定的漏觸點204-1～204-4局部集中。另外，梳齒布線50-5～50-8，由于在比漏觸點104-5～104-8更靠近nMOS 62側(cè)利用共用布線50-B相連接，浪涌電流有可能從漏觸點104-5～104-8流入到特定的漏觸點204-5～204-8局部集中。不過，由于流入到漏觸點104-1～104-8的浪涌電流在共用布線50-A的兩側(cè)分離，所以流入到一個漏觸點204中的浪涌電流最大限制為來自漏觸點104-1～104-8的一半的浪涌電流。所以，通過利用配置在比漏觸點104距nMOS 62更遠側(cè)的共用布線50-A，將共用布線50-A的兩側(cè)的各漏觸點104之間的電流分離，可以抑制nMOS 62中的浪涌電流的局部集中。
(2-3)變形例(A)在本實施方式中，對于共用布線50-B，圖1E(a)及(b)所示的這種變形也是可能的。
(B)另外，在本實施方式中，舉例進行說明的也是浪涌電流在特定的nMOS 62中局部集中的場合，在浪涌電流在特定的pMOS 61中局部集中的場合，可以將漏連接布線50的共用布線50-A、50-B配置在nMOS 62的漏觸點204側(cè)。
(C)在上述中，是將共用布線50-A、50-B只配置在pMOS 61側(cè)，但在nMOS 62的漏觸點204側(cè)也配置共用布線50-A、50-B時，在可以抑制從電源線連接布線10側(cè)流入的浪涌電流在nMOS 62中局部集中的同時，還可以抑制從接地線連接布線20側(cè)流入的浪涌電流在pMOS 61中的局部集中。在將共用布線50-A、50-B配置在pMOS及nMOS兩側(cè)的場合，優(yōu)選是在不同的布線層中形成柵連接布線40和漏連接布線50，或者由第1層金屬布線層形成梳齒布線50-1～50-8，由第2層金屬布線層形成共用布線50-A、50-B及柵連接布線40，或者由第1層金屬布線層形成梳齒布線50-1～50-8及柵連接布線40，由第2層金屬布線層形成共用布線50-A、50-B。
(D)在浪涌電流在nMOS 62中局部集中的場合，將共用布線50-A、50-B配置在pMOS 61側(cè)，在浪涌電流在pMOS 61中局部集中的場合，也可以將共用布線50-A、50-B配置在nMOS 62側(cè)。
(E)另外，在上述中，在pMOS 61的漏觸點104-1～104-8之中大致中央部的漏觸點104-4和104-5在區(qū)域501中由共用布線50-A相連接，但也可以在另外的漏觸點104-1～104-8中的至少兩個漏觸點104-1～104-8在區(qū)域501中由共用布線50-A連接。
例如，在漏觸點104-2和104-3由共用布線50-A連接的同時，也可以由共用布線50-A連接104-5和104-6。這樣，在使用多個共用布線50-A連接漏觸點104時，因為在各共用布線50-A的兩側(cè)浪涌電流被分隔，所以可以更有效地抑制浪涌電流的局部集中。在此示例的場合，可以利用兩個位置的共用布線50-A將浪涌電流可靠地分離到3個位置。
(F)另外，也可以由共用布線50-A在區(qū)域501中連接多于等于3個漏觸點，例如，104-3、104-4、104-5。此時，可以在共用布線50-A的兩側(cè)分隔浪涌電流。
(G)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50的共用布線50-A及50-B和梳齒布線50-1～50-8，但也可以由第1層金屬布線層形成梳齒布線50-1～50-8，由比第1層金屬布線層更上層的第2布線層等形成共用布線50-A及50-B。例如，在由第2層金屬布線層形成共用布線50-A及50-B的場合，可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的共用布線50-A及50-B，由在第2層間絕緣膜上形成的觸點對共用布線50-A及50-B和梳齒布線50-1～50-8進行電連接。這樣，在形成共用布線50-A及50-B的場合，因為共用布線50-A及50-B配置在與柵連接布線40不同的層中，可以增加柵連接布線40的布局的自由度。另外，也可以由第2層金屬布線層只形成共用布線50-A及50-B的至少一個或一部分。
(H)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50及柵連接布線40，但也可以由第1層金屬布線層形成漏連接布線50，由比第1層金屬布線層更上層的第2布線層等形成柵連接布線40。例如，在由第2層金屬布線層形成柵連接布線40的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的柵連接布線40，由貫通第1及第2層間絕緣膜的柵觸點402對柵連接布線40和柵電極401進行電連接。這樣，在形成柵連接布線40的場合，因為柵連接布線40配置在與漏連接布線50不同的層中，可以增加柵連接布線40的布局的自由度。
(3)實施方式3(3-1)結(jié)構(gòu)圖3A為本發(fā)明的實施方式3的半導體裝置1003的平面圖。圖3B為說明在圖3A的平面圖中的半導體裝置1003的各區(qū)域的說明圖。圖3C為說明在圖3A的平面圖中的半導體裝置1003中流過的ESD電流的路徑的說明圖。
本實施方式的半導體裝置1003，與實施方式1的半導體裝置1001相比，漏連接布線50及柵連接布線40的結(jié)構(gòu)不同，其他結(jié)構(gòu)一樣。在本實施方式中，對于與實施方式1的結(jié)構(gòu)相對應的本實施方式的結(jié)構(gòu)賦予同樣的符號，與實施方式1重復的說明則省略。
在本實施方式中，漏連接布線50，如圖3A至圖3C所示，具有連接一對漏觸點104(104-1～104-8)和漏觸點204(204-1～204-8)的梳齒布線50-1～50-8、以及連接梳齒布線50-1～50-8的共用布線50-C和50-D。
如圖3C所示，共用布線50-C分別連接pMOS 61的漏觸點104-1和104-2、104-3和104-4、104-5和104-6、104-7和104-8。就是說，共用布線50-C在pMOS 61的漏觸點104側(cè)分別連接梳齒布線50-1和50-2、50-3和50-4、50-5和50-6、50-7和50-8。
如圖3C所示，共用布線50-D分別連接nMOS 62的漏觸點204-2和204-3、204-4和204-5、204-6和204-7。就是說，共用布線50-D，在nMOS 62的漏觸點204側(cè)分別連接梳齒布線50-2和50-3、50-4和50-5、50-6和50-7。
在圖3C中，通過梳齒布線50-1和50-2由共用布線50-C連接，梳齒布線50-2和50-3由共用布線50-D連接，梳齒布線50-3和50-4由共用布線50-C連接這樣的連接方式，使鄰接的兩個梳齒布線在pMOS 61側(cè)和nMOS 62側(cè)交替連接而構(gòu)成。共用布線50-C在漏觸點104-1～104-8上沿著漏觸點104-1～104-8的排列而形成，配置在區(qū)域510和區(qū)域501的邊界線5011上。共用布線50-D在漏觸點204-1～204-8上沿著漏觸點204-1～204-8的排列而形成，配置在區(qū)域510和區(qū)域502的邊界線5021上。
在實施方式1及實施方式2中，漏連接布線50的共用布線是在漏觸點104和204之間的區(qū)域的外側(cè)形成的，但在本實施方式中對漏連接布線50的配置區(qū)域不限定。就是說，因為也可以在直線連接pMOS 61的漏觸點104-1～104-8和nMOS 62的漏觸點204-1～204-8的金屬布線區(qū)域510上配置全部的漏布線50-C、50-D，布局的自由度高。
(3-2)作用效果根據(jù)這種結(jié)構(gòu)的漏連接布線50，在正極性的浪涌電流從電源線連接布線10流入時，浪涌電流經(jīng)pMOS 61的源觸點103(103-1～103-9)、源區(qū)101、漏區(qū)102流入到漏觸點104(104-1～104-8)。
流入到pMOS 61的各漏觸點104-1～104-8的浪涌電流，經(jīng)對應的各梳齒布線50-1～50-8流入到nMOS 62的漏觸點204-1～204-8。此時，即使是來自漏觸點104-1～104-8的浪涌電流集中在特定的nMOS62的漏觸點204-1～204-8中，流入到特定的漏觸點204的浪涌電流，抑制成為最大為來自4個漏觸點104的浪涌電流。
下面參照圖3C對其原因進行說明。
在該圖中，浪涌電流從成對的pMOS 61的漏觸點104-5的流入nMOS 62的漏觸點204-5中。另外，浪涌電流也有可能從漏觸點104-4經(jīng)梳齒布線50-4、共用布線50-D流入漏觸點204-5。另外，浪涌電流有可能從漏觸點104-3經(jīng)共用布線50-C、梳齒布線50-4、共用布線50-D流入漏觸點204-5。另外，也有可能從漏觸點104-6經(jīng)共用布線50-C、梳齒布線50-5流入到漏觸點204-5。因此，浪涌電流有可能從合計4個漏觸點104-3、104-4、104-5、104-6流入漏觸點204-5。
另一方面，浪涌電流不會從比漏觸點104-3、104-4、104-5、104-6離得遠的漏觸點104流入漏觸點204-5。例如，要使浪涌電流從漏觸點104-2流入漏觸點204-5，浪涌電流必須按照漏觸點104-2、梳齒布線50-2、漏觸點204-2、共用布線50-D、漏觸點204-3、梳齒布線50-3、漏觸點104-3、共用布線50-C、漏觸點104-4、梳齒布線50-4、漏觸點204-4、共用布線50-D和漏觸點204-5的順序流過漏連接布線50。然而，在上述路徑中，向著漏觸點204-3、梳齒布線50-3、漏觸點104-3的部分，是在梳齒布線50-3中從nMOS 62側(cè)向著pMOS 61側(cè)的方向，由于是逆著從pMOS 61向著nMOS 62的電場的方向，所以不會有這種浪涌電流流過。另外，要使浪涌電流從漏觸點104-7流入漏觸點204-5，浪涌電流必須按照漏觸點104-7、梳齒布線50-7、漏觸點204-7、共用布線50-D、漏觸點204-6、梳齒布線50-6、漏觸點104-6、共用布線50-C、漏觸點104-5、梳齒布線50-5、漏觸點204-5的順序流過漏連接布線50。然而，在上述路徑中，向著漏觸點204-6、梳齒布線50-6、漏觸點104-6的部分，是在梳齒布線50-6中從nMOS 62側(cè)向著pMOS 61側(cè)的方向，由于是逆著從pMOS 61向著nMOS 62的電場的方向，所以不會有這種浪涌電流流過。以上，如以漏觸點204-5舉例說明的，根據(jù)本實施方式的漏連接布線50的結(jié)構(gòu)，流入nMOS 62的各漏觸點204的浪涌電流，最大限制為來自pMOS 61的4個漏觸點104的浪涌電流。
根據(jù)本實施方式的漏連接布線50的結(jié)構(gòu)，因為流nMOS 62的各漏觸點204-1～204-8的浪涌電流，最大限制為來自pMOS 61的4個漏觸點104-1～104-8的流入電流，可以可靠地防止由于nMOS 62的浪涌電流引起的劣化或破壞。因此，即使是在半導體裝置1003中裝載大規(guī)模CMOS電路65的場合，因為構(gòu)成大規(guī)模CMOS電路65的各個CMOS電路60也可以維持最小單位或與最小規(guī)模的CMOS電路同等的靜電浪涌電流的易流性，且可以解決防止由于浪涌電流的局部集中引起nMOS 62劣化或造成破壞的課題，可以使在半導體裝置1003中存在的多個反相器組和緩沖器組整體地維持確保靜電耐受性的效果。
另外，在本實施方式中，如實施方式1及實施方式2所示，沒有必須將漏連接布線50的共用布線配置在比pMOS 61及nMOS 62的漏觸點間更外側(cè)的區(qū)域501、502的這種配置上的限制。因此，可以將漏連接布線50的共用布線的大部分配置在區(qū)域510內(nèi)，布局的自由度高。
在本實施方式中，因為在現(xiàn)有的CMOS制造工序中只改變漏連接布線50的連接方法，所以不需要同時改變CMOS的制造工序就可以實施。另外，因為可以使用原有的CMOS電路中準備的布線連接區(qū)域，不用擔心CMOS電路的面積增加。假如，即使是為了引出漏連接布線增加區(qū)域，因為只是各通過一根很細的共用布線50-C、50-D，面積增加的影響輕微。
另外，在上述中，舉例說明的是浪涌電流在特定的nMOS 62中局部集中的場合，但即使是從接地線連接布線20側(cè)流入的浪涌電流在特定的pMOS 61中局部集中的場合，本實施方式的構(gòu)成也具有同樣的作用和效果。
(3-3)變形例(A)本實施方式的結(jié)構(gòu)是在漏觸點104-1～104-8上形成漏連接布線50的共用布線50-C，共用布線50-C的一部分配置在比漏觸點104-1～104-8更接近接地線連接布線20側(cè)，與實施方式1或?qū)嵤┓绞?一樣，也可以是將漏連接布線50的共用布線50-C配置在區(qū)域501內(nèi)的結(jié)構(gòu)。
這樣構(gòu)成漏連接布線50時，通過將共用布線50-C配置在逆著從pMOS 61向著nMOS 62的電場的路徑中，可以更可靠地限制鄰接的梳齒布線50-1～50-8之間的浪涌電流的流動，更可以限制流入漏觸點204的電流。所以，可以使在半導體裝置1003中存在的多個反相器組和緩沖器組在整體上進一步提高靜電耐受性。
(B)另外，也可以是將共用布線50-D配置在區(qū)域502內(nèi)的結(jié)構(gòu)。在此場合，在浪涌電流從接地線連接布線20側(cè)流入時，通過將共用布線50-D配置在逆著從nMOS 61向著pMOS 62的電場的路徑中，可以更可靠地限制鄰接的梳齒布線50-1～50-8之間的浪涌電流的流動，更可以限制流入漏觸點104的電流，可以防止在pMOS 61中浪涌電流的局部集中。所以，可以利用在半導體裝置1003中存在的多個反相器組和緩沖器組在整體上進一步提高靜電耐受性。
(C)也可以在將共用布線50-C配置在區(qū)域501內(nèi)的同時，將共用布線50-D配置在區(qū)域502內(nèi)。在此場合，在浪涌電流從電源線連接布線10側(cè)流入的場合，在可以抑制在nMOS 62中浪涌電流的局部集中的同時，在浪涌電流從接地線連接布線20側(cè)流入的場合也可以抑制浪涌電流在pMOS 61中的局部集中。
(D)在浪涌電流在nMOS 62中局部集中的場合，將pMOS 61的漏觸點104-1～104-8側(cè)的共用布線50-C配置在區(qū)域501內(nèi)，在浪涌電流在pMOS 61中局部集中的場合，也可以將nMOS 62的漏觸點204-1～204-8側(cè)的共用布線50-D配置在區(qū)域502內(nèi)。
(E)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50的共用布線50-C及50-D和梳齒布線50-1～50-8，但也可以由第1層金屬布線層形成梳齒布線50-1～50-8，由比第1層金屬布線層更上層的第2布線層等形成共用布線50-C及50-D。例如，在由第2層金屬布線層形成共用布線50-C及50-D的場合，在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的共用布線50-C及50-D，由在第2層間絕緣膜上形成的觸點對共用布線50-C及50-D和梳齒布線50-1～50-8進行電連接。這樣，在形成共用布線50-C及50-D的場合，因為共用布線50-C及50D配置在與柵連接布線40不同的層中，可以增加柵連接布線40的布局的自由度。另外，也可以由第2層金屬布線層只形成共用布線50-C及50-D的至少一個或一部分。
(F)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50及柵連接布線40，但也可以由第1層金屬布線層形成漏連接布線50，由比第1層金屬布線層更上層的第2布線層等形成柵連接布線40。例如，在由第2層金屬布線層形成柵連接布線40的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的柵連接布線40，由貫通第1及第2層間絕緣膜的柵觸點402對柵連接布線40和柵電極401進行電連接。這樣，在形成柵連接布線40的場合，因為柵連接布線40配置在與漏連接布線50不同的層中，可以增加柵連接布線40的布局的自由度。
(4)實施方式4(4-1)結(jié)構(gòu)圖4A為本發(fā)明的實施方式4的半導體裝置1004的平面圖。圖4B為說明在圖4A的平面圖中的半導體裝置1004的各區(qū)域的說明圖。圖4C為說明在圖4A的平面圖中的半導體裝置1004中流過的ESD電流的路徑的說明圖。
本實施方式的半導體裝置1004，與實施方式1的半導體裝置1001相比，漏連接布線50及柵連接布線40的結(jié)構(gòu)不同，其他結(jié)構(gòu)一樣。在本實施方式中，對于與實施方式1的結(jié)構(gòu)相對應的本實施方式的結(jié)構(gòu)賦予同樣的符號，與實施方式1重復的說明則省略。
在本實施方式中，漏連接布線50，如圖4A至圖4C所示，具有連接pMOS 61的各漏觸點104(104-1～104-8)和nMOS 62的各漏觸點204(204-1～204-8)的梳齒布線50-1～50-8及連接布線50-d1～50-d7。
連接布線50-d1～50-d7，連接pMOS 61的漏觸點104和與成對的nMOS 62的漏觸點204鄰接的漏觸點204。換言之，漏連接布線50是對各漏觸點以204-1和104-1、104-1和204-2、204-2和104-2這樣的方式使各漏觸點間在每一個區(qū)間上在pMOS側(cè)和nMOS側(cè)折曲連接的結(jié)構(gòu)。具體言之，各連接布線50-d1～50-d7分別連接漏觸點104-1和204-2、104-2和204-3、104-3和204-4、104-4和204-5、104-5和204-6、104-6和204-7、104-7和204-8。
各連接布線50-d1～50-d7，相對于將在各連接布線的兩端處連接的兩個漏觸點相連結(jié)得到的直線，偏重在漏觸點204側(cè)。例如，連接布線50-d1相對于連結(jié)漏觸點104-1和204-2的直線偏重在漏觸點204側(cè)。各連接布線50-d1～50-d7，由于偏重在漏觸點204側(cè)，在接地線連接布線20側(cè)繞過柵觸點402連接漏觸點104-1和204-2。連接布線50-d1～50-d7，為了在接地線連接布線20側(cè)繞過柵觸點402，其結(jié)構(gòu)為接地線連接布線20的延伸方向的多個部分及沿著從漏觸點104向著漏觸點204的方向的多個部分交替連接。
另外，各連接布線50-d1～50-d7，也可以是相對于將在各連接布線的兩端連接的兩個漏觸點相連結(jié)得到的直線，偏重在漏觸點104側(cè)，在電源線連接布線10側(cè)繞過柵觸點402的結(jié)構(gòu)。
柵連接布線40，由在漏連接布線50的電源線連接布線10側(cè)沿著電源線連接布線10延伸的共用布線和從共用布線向著接地線連接布線20側(cè)延伸的多個梳齒布線構(gòu)成的。柵連接布線40的共用布線在區(qū)域501中配置在漏連接布線50的電源線連接布線10側(cè)，柵連接布線40的多個梳齒布線從區(qū)域501向著區(qū)域510延伸，在前端部通過柵觸點402與柵電極401相連接。柵連接布線40的梳齒布線，在漏連接布線50的梳齒布線50-1～50-8間，從連接布線50-d1～50-d7偏重的一側(cè)的相反側(cè)向著偏重的一側(cè)延伸。
(4-2)作用效果根據(jù)這種結(jié)構(gòu)的漏連接布線50，在浪涌電流從電源線連接布線10流入時，浪涌電流經(jīng)pMOS 61的源觸點103(103-1～103-9)、源區(qū)101、漏區(qū)102流入漏觸點104(104-1～104-8)。
流入pMOS 61的各漏觸點104(例如，104-5)的浪涌電流流入到成對的漏觸點204(例如，204-5)或與該漏觸點204鄰接的漏觸點(例如，204-6)。因此，流入特定的漏觸點204(例如，204-5)的浪涌電流限制為來自成對的漏觸點104(104-5)或與成對的漏觸點104鄰接的漏觸點104(例如，104-4)的浪涌電流。所以，假設即使是在nMOS 62的特定的漏觸點204中浪涌電流局部集中，在nMOS 62的特定的漏觸點204中浪涌電流限制為來自成對的漏觸點104和與該漏觸點104鄰接的漏觸點104的浪涌電流。
下面參照圖4C對其原因進行說明。
在該圖中，流入nMOS 62的漏觸點204-5的浪涌電流是從成對的pMOS 61的漏觸點104-5流入的。另外，浪涌電流也有可能從與漏觸點104-5鄰接的漏觸點104-4經(jīng)連接布線50-d4流入漏觸點204-5。因此，浪涌電流有可能從合計2個漏觸點104--4、104-5流入漏觸點204-2。
另一方面，浪涌電流不會從比漏觸點104-4、104-5離得遠的漏觸點104流入漏觸點204-5。例如，要使浪涌電流從漏觸點104-3流入漏觸點204-5，浪涌電流必須按照漏觸點104-3、連接布線50-d3、漏觸點204-4、梳齒布線50-4、漏觸點104-4、連接布線50-d4、漏觸點204-5的順序流過漏連接布線50。然而，在此路徑中，漏觸點204-4、梳齒布線50-4、漏觸點104-4的部分，是在梳齒布線50-4中從nMOS62側(cè)向著pMOS 61側(cè)的方向，由于是逆著從pMOS 61向著nMOS 62的電場的方向，所以不會有這種浪涌電流流過。
另外，要使浪涌電流從漏觸點104-6流入漏觸點204-5，浪涌電流必須按照漏觸點104-6、梳齒布線50-6、漏觸點204-6、連接布線50-d5、漏觸點104-5、梳齒布線50-5、漏觸點204-5的順序流過漏連接布線50。然而，在上述路徑中，漏觸點204-6、連接布線50-d5、漏觸點104-5的部分，是在梳齒布線50-d5中從nMOS 62側(cè)向著pMOS 61側(cè)的方向，由于是逆著從pMOS 61向著nMOS 62的電場的方向，所以不會有這種浪涌電流流過。
如上所述，如以漏觸點204-5為例說明的，在本實施方式的漏連接布線50中，漏觸點204是由梳齒布線及連接布線連接到兩個漏觸點104，并從連接目的地的兩個漏觸點104在外側(cè)由連接布線折曲到漏觸點204側(cè)。因此，要使浪涌電流從連接目的地的兩個漏觸點104的外側(cè)的漏觸點104流入上述漏觸點204，必須生成從漏觸點204到漏觸點104側(cè)的路徑，是不能流入的。根據(jù)本實施方式的漏連接布線50的結(jié)構(gòu)，流入nMOS 62的各漏觸點204的浪涌電流，最大限制為來自pMOS 61的2個漏觸點104的浪涌電流。
根據(jù)本實施方式的漏連接布線50的結(jié)構(gòu)，因為流入nMOS 62的各漏觸點204的浪涌電流，最大限制為來自pMOS 61的2個漏觸點104的流入電流，可以可靠地防止由于nMOS 62的浪涌電流引起的劣化或破壞。因此，即使是在半導體裝置1004中裝載大規(guī)模CMOS電路65的場合，因為構(gòu)成大規(guī)模CMOS電路65的各個CMOS電路60也可以維持最小單位或與最小規(guī)模的CMOS電路同等的靜電浪涌電流的易流性，且可以解決防止由于浪涌電流的局部集中引起nMOS62劣化或造成破壞的課題，可以使在半導體裝置1004中存在的多個反相器組和緩沖器組全體地維持確保靜電耐受性的效果。
另外，在本實施方式中，如實施方式1及實施方式2所示，沒有必須將漏連接布線50的共用布線配置在電源線連接布線10側(cè)的區(qū)域501的這種配置上的限制。因此，可以將漏連接布線50的大部分配置在區(qū)域510內(nèi)，布局的自由度高。
在本實施方式中，因為在現(xiàn)有的CMOS制造工序中只改變漏連接布線50的連接方法，所以不需要同時改變CMOS的制造工序就可以實施。另外，因為可以使用原有的CMOS電路中準備的布線連接區(qū)域，不用擔心CMOS電路的面積增加。
另外，在上述中，舉例說明的是浪涌電流在特定的nMOS 62中局部集中的場合，但即使是從接地線連接布線20側(cè)流入的浪涌電流在特定的pMOS 61中局部集中的場合，本實施方式的構(gòu)成也具有同樣的作用和效果。
(4-3)變形例(A)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50的連接布線50-d1～50-d7和梳齒布線50-1～50-8，但也可以由第1層金屬布線層形成梳齒布線50-1～50-8，由比第1層金屬布線層更上層的第2布線層等形成連接布線50-d1～50-d7。例如，在由第2層金屬布線層形成連接布線50-d1～50-d7的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的連接布線50-d1～50-d7，由在第2層間絕緣膜上形成的觸點對連接布線50-d1～50-d7和梳齒布線50-1～50-8進行電連接。這樣，在形成連接布線50-d1～50-d7的場合，因為連接布線50-d1～50-d7配置在與柵連接布線40不同的層中，可以增加柵連接布線40的布局的自由度。另外，也可以由第2層金屬布線層只形成連接布線50-d1～50-d7的至少一個或一部分。
(B)在上述中，是由第1層金屬布線層在第1層間絕緣膜上形成漏連接布線50及柵連接布線40，但也可以由第1層金屬布線層形成漏連接布線50，由比第1層金屬布線層更上層的第2布線層等形成柵連接布線40。例如，在由第2層金屬布線層形成柵連接布線40的場合，也可以在覆蓋第1層金屬布線層的第2層間絕緣膜上形成作為第2層金屬布線層的柵連接布線40，由貫通第1及第2層間絕緣膜的柵觸點402對柵連接布線40和柵電極401進行電連接。這樣，在形成柵連接布線40的場合，因為柵連接布線40配置在與漏連接布線50不同的層中，可以增加柵連接布線40的布局的自由度。
權(quán)利要求
1.一種半導體裝置，其特征在于具有第1布線；沿著上述第1布線配置的第2布線；在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)的多個第1導電類型的第1MOS晶體管，該第1MOS晶體管包含與上述第1布線相連接的第1觸點、第2觸點、以及配置在上述第1觸點和第2觸點之間的第1控制電極；在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)的、與各第1MOS晶體管成對構(gòu)成多個CMOS電路的多個第2導電類型的第2MOS晶體管，該第2MOS晶體管包含第3觸點、與上述第2布線相連接的第4觸點、以及配置在上述第3觸點和上述第4觸點之間的第2控制電極；使上述多個第2觸點及上述多個第3觸點互相連接的第3布線，該第3布線包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線、和連接第4布線間的多個第5布線，至少一個第5布線是在定義在上述第2觸點的上述第1布線側(cè)的第1區(qū)域中形成的。
2.如權(quán)利要求1所述的半導體裝置，其特征在于在上述第1區(qū)域中形成的第5布線是在與第2觸點不重疊的區(qū)域中形成的。
3.如權(quán)利要求1或2所述的半導體裝置，其特征在于至少一個第5布線在定義成比上述第2觸點更靠近上述第2布線側(cè)的第2區(qū)域中至少形成一部分。
4.如權(quán)利要求3所述的半導體裝置，其特征在于在上述第1區(qū)域中形成的第5布線的兩側(cè)，配置有在上述第2區(qū)域中至少形成一部分的第5布線。
5.如權(quán)利要求1至4中的任一項所述的半導體裝置，其特征在于上述第5布線的一部分是由比第4布線更上層的金屬布線層形成的。
6.如權(quán)利要求1至5中的任一項所述的半導體裝置，其特征在于還具有與上述第1控制電極及上述第2控制電極電連接、形成為包圍上述第4布線的上述第2布線側(cè)的大致“コ”字形狀的多個第6布線。
7.如權(quán)利要求1所述的半導體裝置，其特征在于上述第1控制電極及上述第2控制電極是一體形成的。
8.如權(quán)利要求1至7中的任一項所述的半導體裝置，其特征在于上述多個第1MOS晶體管、上述多個第2MOS晶體管及第3布線構(gòu)成CMOS反相器電路或CMOS緩沖器電路。
9.如權(quán)利要求1或2所述的半導體裝置，其特征在于上述多個第1MOS晶體管、上述多個第2MOS晶體管及第3布線構(gòu)成CMOS反相器電路或CMOS緩沖器電路；在上述CMOS緩沖器電路中上述多個第5布線全部是在上述第1區(qū)域中形成的。
10.一種半導體裝置，其特征在于具有第1布線；沿著上述第1布線配置的第2布線；在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)的多個第1導電類型的第1MOS晶體管，該第1MOS晶體管具有與上述第1布線相連接的第1觸點、第2觸點、以及配置在上述第1觸點和第2觸點之間的第1控制電極；在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)的、與各第1MOS晶體管成對構(gòu)成多個CMOS電路的多個第2導電類型的第2MOS晶體管，該第2MOS晶體管包含第3觸點、與上述第2布線相連接的第4觸點、以及配置在上述第3觸點和上述第4觸點之間的第2控制電極；使上述多個第2觸點及上述多個第3觸點互相連接的第3布線，該第3布線包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線、在上述第2觸點側(cè)連接第4布線間的一個或多個第5布線、以及在上述第3觸點側(cè)連接第4布線間的一個或多個第6布線。
11.如權(quán)利要求10所述的半導體裝置，其特征在于上述第5布線及第6布線交替連接第4布線間。
12.如權(quán)利要求10所述的半導體裝置，其特征在于上述第5布線連接奇數(shù)序號的第4布線和下一個第4布線，且上述第6布線連接偶數(shù)序號的第4布線和下一個第4布線，或上述第5布線連接偶數(shù)序號的第4布線和下一個第4布線，且上述第6布線連接奇數(shù)序號的第4布線和下一個第4布線。
13.如權(quán)利要求10至11中的任一項所述的半導體裝置，其特征在于至少一個第5布線是在定義在上述第2觸點的上述第1布線側(cè)的第1區(qū)域中形成的。
14.如權(quán)利要求10至11中的任一項所述的半導體裝置，其特征在于至少一個第6布線是在定義在上述第3觸點的上述第1布線側(cè)的第2區(qū)域中形成的。
15.如權(quán)利要求10至14中的任一項所述的半導體裝置，其特征在于還具有在上述第4布線間，從由上述第5布線或上述第6布線連接的一側(cè)的相反側(cè)向著上述連接的一側(cè)延伸并與上述第1控制電極及上述第2控制電極電連接的多個第7布線。
16.如權(quán)利要求10至15中的任一項所述的半導體裝置，其特征在于上述第5布線的一部分是由比第4布線更上層的金屬布線層形成的。
17.如權(quán)利要求11至16中的任一項所述的半導體裝置，其特征在于上述多個第1MOS晶體管、上述多個第2MOS晶體管及第3布線構(gòu)成CMOS反相器電路或CMOS緩沖器電路。
18.如權(quán)利要求17所述的半導體裝置，其特征在于在上述CMOS反相器電路或上述CMOS緩沖器電路中上述多個第5布線全部是在定義成上述第2觸點的上述第1布線側(cè)的第1區(qū)域中形成的。
19.如權(quán)利要求17所述的半導體裝置，其特征在于在上述CMOS反相器電路或上述CMOS緩沖器電路中上述多個第6布線全部是在定義成上述第3觸點的上述第1布線側(cè)的第2區(qū)域中形成的。
20.如權(quán)利要求17所述的半導體裝置，其特征在于在上述CMOS反相器電路或上述CMOS緩沖器電路中，上述多個第5布線全部是在定義在上述第2觸點的上述第1布線側(cè)的第1區(qū)域中形成的，且上述多個第6布線全部是在定義在上述第3觸點的上述第1布線側(cè)的第2區(qū)域中形成的。
21.一種半導體裝置，其特征在于具有第1布線；沿著上述第1布線配置的第2布線；在上述第1布線和上述第2布線之間配置在上述第1布線側(cè)的多個第1導電類型的第1MOS晶體管，該第1MOS晶體管具有與上述第1布線相連接的第1觸點、第2觸點、以及配置在上述第1觸點和第2觸點之間的第1控制電極；在上述第1布線和上述第2布線之間配置在上述第2布線側(cè)的、與各第1MOS晶體管成對構(gòu)成多個CMOS電路的多個第2導電類型的第2MOS晶體管，該第2MOS晶體管包含第3觸點、與上述第2布線相連接的第4觸點、以及配置在上述第3觸點和上述第4觸點之間的第2控制電極；使上述多個第2觸點及上述多個第3觸點互相連接的第3布線，該第3布線包含使互相成對的第2觸點及第3觸點分別連接的多個第4布線、和連接第2觸點和與該第2觸點成對的第3觸點鄰接的第3觸點的多個第5布線。
22.如權(quán)利要求21所述的半導體裝置，其特征在于各第5布線，相對于連結(jié)由該第5布線連接的第2觸點及第3觸點而得到的直線，偏重在第2觸點側(cè)或第3觸點側(cè)。
23.如權(quán)利要求22所述的半導體裝置，其特征在于還具有在第4布線間，從上述偏重側(cè)的相反側(cè)向上述偏重側(cè)延伸、且與上述第1控制電極及上述第2控制電極電連接的第6布線。
24.如權(quán)利要求21至23中的任一項所述的半導體裝置，其特征在于上述第5布線的一部分是由比第4布線的更上層的金屬布線層形成的。
25.如權(quán)利要求21至24中的任一項所述的半導體裝置，其特征在于上述多個第1MOS晶體管、上述多個第2MOS晶體管及第3布線構(gòu)成CMOS緩沖器電路。
26.一種半導體裝置，其特征在于包括半導體基板，包含具有第1區(qū)域、與上述第1區(qū)域鄰接的第2區(qū)域、與上述第2區(qū)域鄰接的第3區(qū)域、與上述第3區(qū)域鄰接的第4區(qū)域、與上述第4區(qū)域鄰接的第5區(qū)域的表面；在上述第2區(qū)域中形成的、由第1導電類型構(gòu)成的第1雜質(zhì)區(qū)；在上述第4區(qū)域中形成的、由與上述第1導電類型不同的第2導電類型構(gòu)成的第2雜質(zhì)區(qū)；由在上述第1區(qū)域中形成的第1主干布線部和在遍及上述第1及第2區(qū)域上形成的第1分支布線部構(gòu)成的第1布線；在上述第2區(qū)域上形成的、使上述第1分支布線部和上述第1雜質(zhì)區(qū)電連接的第1觸點；由在上述第5區(qū)域上形成的第2主干布線部和遍及上述第4及第5區(qū)域形成的第2分支布線部構(gòu)成的第2布線；在上述第4區(qū)域上形成的、使上述第2分支布線部和上述第2雜質(zhì)區(qū)電連接的第2觸點；由在上述第2區(qū)域上形成的第3主干布線部和遍及上述第2、第3及第4區(qū)域形成的第3分支布線部構(gòu)成的第3布線；在上述第2區(qū)域上形成的、使上述第3分支布線部和上述第1雜質(zhì)區(qū)電連接的第3觸點；以及在上述第4區(qū)域上形成的、使上述第3分支布線部和上述第2雜質(zhì)區(qū)電連接的第4觸點。
全文摘要
提供一種半導體裝置，其特征在于在由一對pMOS(61)及nMOS(62)構(gòu)成的CMOS電路(60)通過漏連接布線(50)將其多個連接起來構(gòu)成的大規(guī)模緩沖器電路(65)中，在比nMOS(62)遠的一側(cè)并且在不與pMOS(61)的漏觸點(104)重疊的區(qū)域(501)上形成將連接構(gòu)成pMOS(61)及nMOS(62)對的漏觸點(104)及(204)之間的梳齒布線(50－1～50－2)連接的共用布線(50－0)。由此，可以提供抑制靜電浪涌電流的局部集中而提高靜電耐受性的大規(guī)模緩沖器。
文檔編號H01L23/52GK1897277SQ20061007737
公開日2007年1月17日 申請日期2006年4月29日 優(yōu)先權(quán)日2005年7月15日
發(fā)明者加藤且宏, 永山淳, 市川憲治 申請人:沖電氣工業(yè)株式會社