專利名稱：雙閘可變臨限電壓元件及其形成方法
技術領域：
本發(fā)明是有關于一種集成電路制程的互補金氧半導體(CMOS)元件的形成方法，且特別是有關于性能、可靠度及產(chǎn)能均改進雙閘金氧半導體場效電晶體(MOSFET)的形成方法。
背景技術：
眾所周知，增加裝置密度，并具有較高的速度性能與較低的功率消耗是改善集成電路制造裝置與方法的主要驅動力。舉例來說，互補金氧半導體(CMOS)的設計考量即在同時符合低功率與高速度的需求。例如，若是將供應電壓(VDD)減小到低功率消耗，并將臨限電壓(VT)固定時，即會造成驅動電流(Idrive)減少，并連帶使得裝置的速度性能被減少。另一方面，若是將臨限電壓(VT)降低以增加驅動電流(Idrive)的話，又會造成待機電流(IDFF)上升的情形。個別場效應電晶體閘是與一延遲時間周期相結合以在半導體元件電路中進行訊號傳播。延遲時間周期是依次與驅動電流(Idrive)成反比關系。因此，增加驅動電流便會增加互補金氧半導體元件的性能速度或是靈敏值(figure of merit；FOM)。
為克服CMOS設計中驅動電流與待機電流間相抵觸矛盾的問題，便有研究利用到具有不同臨限電壓的雙電晶體，又可稱做雙VT或雙閘技術。舉例來說，當有二電晶體被使用時，其中之一即被用作高臨限電壓(high voltagethresho1d；HVT)電晶體，而另一則用作低臨限電壓(low voltagethreshold；LVT)電晶體。LVT電晶體是用在電路中的速度臨界部，藉以增加驅動電流(Idrive)，從而增加元件的速度性能，而HVT電晶體則用在電路中的非速度臨界部。通過僅在電路的速度臨界部中使用LVT電晶體，以使全部的IOFF或是待機電流僅被少許的增加。
現(xiàn)有習知技藝的一項問題便在于平行制造HVT電晶體與LVT電晶體的困難。舉例來說，各個HVT與LVT電晶體在制造過程中會有表面形貌上的差異，由于元件尺寸被減小且程序裕度(包括干蝕刻制程裕度)變狹窄，使得制造過程會變得愈發(fā)困難。
因此，有需要提出一種包括制造雙電晶體的集成電路制造技術，藉以改善制造技術，從而改進元件性能與可靠度。
由此可見，上述現(xiàn)有的雙電晶體在結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決上述存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結構能夠解決上述問題，此顯然是相關業(yè)者急欲解決的問題。因此如何能創(chuàng)設一種新型結構的形成雙閘可變臨限電壓元件的方法，便成為當前業(yè)界極需改進的目標。
有鑒于上述現(xiàn)有的形成雙電晶體方法存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設計制造多年豐富的實務經(jīng)驗及專業(yè)知識，并配合學理的運用，積極加以研究創(chuàng)新，以期創(chuàng)設一種新型結構的形成雙閘可變臨限電壓元件的方法，能夠改進一般現(xiàn)有的雙電晶體，使其更具有實用性。經(jīng)過不斷的研究、設計，并經(jīng)過反復試作樣品及改進后，終于創(chuàng)設出確具實用價值的本發(fā)明。

發(fā)明內容
本發(fā)明的主要目的在于，克服現(xiàn)有的形成雙電晶體方法存在的缺陷，而提供一種新型的形成雙閘可變臨限電壓元件的方法，所要解決的技術問題是使其提供一種改良的雙閘高臨限電壓電晶體制造方法，用以改進元件性能與可靠度，并同時克服現(xiàn)有習知技藝中所存在的缺點，從而更加適于實用。
本發(fā)明的目的及解決其技術問題是采用以下技術方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種形成一雙閘元件的方法，包括下列步驟提供一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；在該第一閘極結構的任一側形成第一間隙壁；在一低臨限電壓(LVT)部上形成一第二閘極介電層；以及在該第二閘極介電層上形成一第二閘極結構。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的形成一雙閘元件的方法，其中所述的形成第二閘極結構的步驟包括下列步驟在該HVT與該LVT部上形成一材料層，該材料層是選自于多晶硅以及金屬硅化物所構成的群組；光刻圖案化一光阻層，藉以覆蓋該半導體基板的一HVT部；以及干蝕刻該材料層直迄該第二閘極介電層為止。
前述的形成一雙閘元件的方法，其中在形成該第二閘極介電層之前，將該LVT部上的該第一閘極介電層移除。
前述的形成一雙閘元件的方法，其中包括有該第一閘極結構與該第二閘極結構的元件是分別在較高與較低的元件操作電壓運作。
本發(fā)明的目的及解決其技術問題還采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種雙閘元件，包括一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；復數(shù)個第一間隙壁，是設置在該第一閘極結構的任一側鄰接處；一低臨限電壓(LVT)部，配置于該半導體基板；一第二閘極介電層，是設置在該LVT部上；以及一第二閘極結構，是設置在該第二閘極介電層上。
本發(fā)明的目的及解決其技術問題還可采用以下技術措施進一步實現(xiàn)。
前述的雙閘元件，其中所述的第一與第二閘極結構是分別包括一第一與第二閘電極，該閘電極是選自于多晶硅以及金屬硅化物所構成的群組。
前述的雙閘元件，其中所述的第一閘極介電層是厚于該第二閘極介電層。
前述的雙閘元件，其中所述的第一閘極介電層相較于該第二閘極介電層包括有不同的材質。
前述的雙閘元件，其中包括有該第一與第二閘極結構的元件是分別以較高與較低的元件操作電壓運作。
前述的雙閘元件，更包括復數(shù)個第二間隙壁，該些第二間隙壁形成于該第二閘極結構的任一側鄰接處，且寬度不同于該第一閘極結構的該些第一間隙壁。
本發(fā)明的目的及解決其技術問題另外還采用以下技術方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種雙閘元件，包括一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；復數(shù)個第一間隙壁，是設置在該第一閘極結構的任一側鄰接處；一低臨限電壓(LVT)部，配置于該半導體基板；一第二閘極介電層，是設置在該LVT部上；以及一第二閘極結構，是設置在該第二閘極介電層上。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和有益效果。由以上可知，為了達到上述目的，本發(fā)明提供了一種一種雙閘元件及其制造方法，此雙閘元件可獨立調整臨限電壓，并具有較佳的性能與可靠度。
依照本發(fā)明一較佳實施例，此方法是包括提供一半導體基板，半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，第一閘極介電層上則設有一第一閘極結構；接著在第一閘極結構的任一側鄰接處形成第一間隙壁；然后形成半導體基板的一低臨限電壓(LVT)部；然后在LVT部上形成一第二閘極介電層；以及接著在第二閘極介電層上形成一第二閘極結構。
借由上述技術方案，本發(fā)明形成雙閘可變臨限電壓元件的方法至少具有下列優(yōu)點本發(fā)明的雙閘元件及其制造方法，使得雙閘元件可獨立調整臨限電壓，并具有較佳的性能與可靠度。
綜上所述，本發(fā)明形成雙閘可變臨限電壓元件的方法具有上述諸多優(yōu)點及實用價值，其不論在產(chǎn)品結構或功能上皆有較大的改進，在技術上有顯著的進步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的形成雙閘可變臨限電壓元件的方法具有增進的多項功效，從而更加適于實用，并具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發(fā)明技術方案的概述，為了能夠更清楚了解本發(fā)明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1A至圖1G所示為半導體晶圓在集成電路制程中各階段的局部剖面示意圖，藉以表示本發(fā)明形成雙臨限電壓(VT)金氧半導體場效電晶體(MOSFET)的制程實施例示意圖。
圖2是為包括本發(fā)明數(shù)個實施例的方法流程圖。
12基板12B低臨限電壓部16、28閘電極16B上部20A、20B間隙壁24A多晶硅層201～211步驟 12A高臨限電壓部14A、14B閘極氧化層16A底部18A、18B輕摻雜汲極(LDD)摻雜高臨限電壓區(qū)域22、26光阻部24B多晶硅化物部具體實施方式
為更進一步闡述本發(fā)明為達成預定發(fā)明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的形成雙閘可變臨限電壓元件的方法其具體實施方式
、結構、特征及其功效，詳細說明如后。
雖然本發(fā)明的方法是以雙臨限電壓電晶體(亦被歸類為分裂雙閘元件)為例說明，但是本發(fā)明的方法一般亦可應用至具有不同表面形貌與具有獨立調整臨限電壓(VT)的互補金氧半導體(CMOS)的平行制造。因此，可藉以改進用于形成閘極結構的干蝕刻制程，使各閘極結構是具有各自不同的電操作特性。
請參閱圖1A至圖1G所示為半導體晶圓在集成電路制程中各階段的局部剖面示意圖，藉以表示本發(fā)明形成雙臨限電壓金氧半導體場效電晶體(Dual VT MOSFET)的制程實施例示意圖。
如圖1A所示中是為一半導體基板12，此基板12包含有硅、應變半導體、復合物半導體、多層半導體或是上述物質的結合。舉例來說，基板12是包含有(但不限于)硅、絕緣層上覆硅(silicon on insulator；SOI)、堆迭式絕緣層上覆硅(stacked SOI；SSOI)、堆迭式絕緣層上覆硅鍺(stackedSiGe on insulator；S-SiGeOI)、絕緣層上覆硅鍺(SiGeOI)以及絕緣層上覆鍺(GeOI)或是前述的組合。在較佳實施例中，基板是為硅基板，并包含良好摻雜區(qū)域12A、12B，以分別構成高臨限電壓電晶體(HVT)基板區(qū)域以及低臨限電壓電晶體(LVT)基板區(qū)域。在較佳實施例中，亦可選擇性地形成一淺溝隔離層(shallow trench insulation；STI)(圖中未示)，藉以分隔良好摻雜區(qū)域12A、12B。
請再參考圖1A，基板12的高臨限電壓電晶體區(qū)域是通過傳統(tǒng)的離子注入法進行摻雜，以調整基板的高臨限電壓電晶體區(qū)域的臨限電壓(VT)值。例如，先在基板12上利用熱生長方法生長出一犧牲氧化層。(圖中未示)，然后在進行光刻圖案化制程以暴露高臨限電壓電晶體區(qū)域的部分(例如基板的區(qū)域12A)，然后再進行一或多次離子注入制程。犧牲氧化層接著被濕式浸泡入稀釋氫氟酸(HF)中以在包含區(qū)域12A、12B的基板12上進行剝除，例如稀釋氫氟酸是為H2O∶HF＝50∶1，且在900℃至1050℃之間在包含區(qū)域12A、12B的基板12上熱生長厚度約介于150埃至250埃的閘極介電層(如二氧化硅)14A。
請參考圖1B所示，接者通過傳統(tǒng)的CVD沉積法、光刻圖案化以及干蝕刻制程以在基板的高臨限電壓(HVT)部12A形成一閘電極16。例如，多晶硅以及選擇性設置的多晶硅化物最上層的形成是通過光刻圖案化各層以干蝕刻一閘電極16直迄閘極介電層14A停止。例如說，高臨限電壓閘電極16可完全由摻雜的或是未摻雜的多晶硅所形成，或者是在底部(如16A處)由多晶硅所形成，而在上部(如16B處)由多晶硅化物所形成，又以硅化鎢(如WSix)為較佳。HVT閘電極16的上部16B亦可使用其他的金屬硅化物(多晶硅化物)來形成，如TiSi2、CoSi2、NiSi、PtSi等。多晶硅化物是通過現(xiàn)有習知方法來形成，例如先在多晶硅層上沉積一金屬層，然后在通過退火制程以形成低電阻態(tài)的金屬硅化物(多晶硅化物)。HVT閘電極16形成后，現(xiàn)有習知的光刻圖案化制程(如覆蓋低臨限電壓部12B以及暴露高臨限電壓部12A)接著進行離子注入以及退火，藉以在基板區(qū)域12A中形成輕摻雜汲極(LDD)摻雜高臨限電壓區(qū)域，如與HVT閘電極16相鄰的區(qū)域18A與18B。
請參考圖1C所示，在本發(fā)明的一重要技術思想中，在基板12B的低臨限電壓部上形成一閘電極之前，會先在閘電極16相鄰處形成間隙壁。例如說，首先將氧化硅(以四乙氧基硅烷(TEOS)的氧化物為較佳)層通過現(xiàn)有習知的CVD制程沉積在處理表面，然后再進行等向蝕刻制程，此制程可使用現(xiàn)有習知四乙氧基硅烷(TEOS)氧化物的干蝕刻化學作用(如碳氟化合物以及/或是全氟化碳)以及/或是使用如稀釋氫氟酸的濕蝕刻制程。等向蝕刻制程至少最后幾個步驟最好施行等向干蝕刻制程以在閘極氧化層14A停止，藉以形成TEOS氧化物間隙壁(spacer)，如在閘電極16的相鄰處20A、20B。等向干蝕刻TEOS氧化物在熱生長氧化層16上具有較佳的選擇性，又不會影響到閘極氧化層14A。間隙壁20A、20B亦可由其他對閘極電介質具有良好蝕刻選擇性的材質來形成，包含如氮化硅或是氮氧化硅，包含如形成復合物間隙壁，如二氧化硅-氮化硅-二氣化硅(oxide-nitride-oxide；ONO)間隙壁。
請參考圖1D所示，在首次光刻圖案化處理表面以利用光阻部22與暴露LVT基板部12B來覆蓋HVT基板部12A后，即實行LVT電壓臨限注入制程。舉例來說，LVT基板部12B是被摻雜以調整臨限電壓，藉以在相較于HVT部12A的臨限電壓(VT)為低的電壓值下運作(正或負電壓)。TEOS氧化物間隙壁20A、20B的形成可先于或晚于LVT臨限電壓(VT)注入制程，但是間隙壁的形成以先于LVT臨限電壓(VT)注入制程為較佳，并可因而減少制程步驟。
請參考圖1E所示，在LVT臨限電壓注入制程之后，閘極電介質的LVT部(如熱生長氧化物14A)即進行現(xiàn)有習知的緩沖氧化物蝕刻，例如濕式浸泡在稀釋HF，藉以移除LVT區(qū)域上的閘極氧化物部14A。移除光阻部22以及進行完現(xiàn)有習知的基板清洗制程后，即在900℃至1050℃之間進行傳統(tǒng)熱氧化物生長制程，藉以在包含有基板12B的LVT部的處理表面上生長第二閘極氧化層14B，其厚度以50埃至150埃之間為較佳，并以薄于閘極氧化物部14A為較佳。
請參考圖1F所示，摻雜或未摻雜多晶硅層24A接著沉積在處理表面上，此處理表面包含有HVT與LVT基板部12A、12B。最上多晶硅化物部24B是可選擇性的形成，并使用與閘電極部相同或不同的金屬硅化物，又以硅化鎢(如WSix)為較佳。接著施行光刻圖案化制程以圖案化一第二閘電極光阻部26，藉以形成第二閘電極。
請參考圖1G所示，接者實行現(xiàn)有習知的多晶硅或多晶硅化物/多晶硅干蝕刻制程以形成LVT閘電極28，并停止在閘極氧化層14B上。接著執(zhí)行現(xiàn)有習知的制程以完成HVT與LVT電晶體的形成，例如包含間隙壁的形成以及獨立形成可調整式摻雜區(qū)域，如形成在間隙壁之前的輕摻雜汲極(LDD)以及形成在間隙壁之后的源極(S/D)區(qū)域。前述的方法亦可用于形成個別HVT與LVT閘極結構，此閘極結構具有介入電隔絕結構(淺溝隔離層)(圖中未示)，或是分裂雙閘架構的HVT與LVT閘極結構。
間隙壁20A、20B可適當?shù)亓粝?，藉以使形成在LVT閘極結構28相鄰處的間隙壁可形成為具有不同的寬度，從而改變各HVT與LVT電晶體的LDD及主源極/汲極區(qū)域。由是，則LVT與HVT電晶體的額外運作特性即可被獨立地調整。
請參考圖2所示，是為包含本發(fā)明數(shù)個實施例的方法流程圖。在步驟201中，一半導體基板的一高臨限電壓(HVT)部上形成有一第一閘極結構，此第一閘極結構具有一第一閘極氧化物。在步驟203中，第一閘極結構的鄰接處形成有氧化物間隙壁。在步驟205中，與HVT部相鄰接處形成(離子注入)有半導體基板的低臨限電壓(LVT)部。在步驟207中，LVT部上的第一閘極氧化物被移除，并形成薄于第一閘極氧化物的一第二閘極氧化物。在步驟209中，在半導體基板的低臨限電壓部上形成一第二閘極結構。在步驟211中，HVT與LVT基板部上分別完成高臨限電壓與低臨限電壓CMOS電晶體。
因此，本發(fā)明已提出一可平行制作HVT與LVT閘極結構的方法，藉以在形成LVT閘極結構之前，可在HVT閘極結構的鄰接處形成間隙壁。再者，依據(jù)本發(fā)明可克服現(xiàn)有習知制程所遭遇到的問題。如多晶硅以及/或是多晶硅化物/多晶硅干蝕刻以形成HVT及LVT閘極結構的方法的短處。舉例來說，傳統(tǒng)制程在沒有LVT閘間隙壁的情況下，多晶硅或是多晶硅化物/多晶硅層的表面形貌的差異在LVT閘形成前會增加在HVT閘極結構鄰接處的多晶硅蝕刻殘留的形成以及/或是導致在HVT閘極結構鄰接處的源極與汲極區(qū)域的不預期過度蝕刻(如微溝槽)。
依據(jù)本發(fā)明，在形成LVT閘極結構之前額外配置間隙壁，可有效避免多晶硅殘余形成的問題，或是避免在LVT閘極結構形成的過程中，在HVT閘極結構的鄰接處產(chǎn)生不預期的過度蝕刻。本發(fā)明的方法可各自獨立地調整HVT與LVT電晶體的臨限電壓(VT)，并維持住HVT閘極氧化物以及源極與汲極區(qū)域的品質。因此，元件效能、可靠度與產(chǎn)能均能有效的提升。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發(fā)明技術方案的內容，依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種形成一雙閘元件的方法，其特征在于其包括下列步驟提供一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；在該第一閘極結構的任一側形成第一間隙壁；在一低臨限電壓(LVT)部上形成一第二閘極介電層；以及在該第二閘極介電層上形成一第二閘極結構。
2.根據(jù)權利要求1所述的方法，其特征在于其中所述的形成第二閘極結構的步驟包括下列步驟在該HVT與該LVT部上形成一材料層，該材料層是選自于多晶硅以及金屬硅化物所構成的群組；光刻圖案化一光阻層，藉以覆蓋該半導體基板的一HVT部；以及干蝕刻該材料層直迄該第二閘極介電層為止。
3.根據(jù)權利要求1所述的方法，其特征在于其中在形成該第二閘極介電層之前，將該LVT部上的該第一閘極介電層移除。
4.根據(jù)權利要求1所述的方法，其特征在于其中包括有該第一閘極結構與該第二閘極結構的元件是分別在較高與較低的元件操作電壓運作。
5.一種雙閘元件，其特征在于其包括一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；復數(shù)個第一間隙壁，是設置在該第一閘極結構的任一側鄰接處；一低臨限電壓(LVT)部，配置于該半導體基板；一第二閘極介電層，是設置在該LVT部上；以及一第二閘極結構，是設置在該第二閘極介電層上。
6.根據(jù)權利要求5所述的雙閘元件，其特征在于其中所述的第一與第二閘極結構是分別包括一第一與第二閘電極，該閘電極是選自于多晶硅以及金屬硅化物所構成的群組。
7.根據(jù)權利要求5所述的雙閘元件，其特征在于其中所述的第一閘極介電層是厚于該第二閘極介電層。
8.根據(jù)權利要求5所述的雙閘元件，其特征在于其中所述的第一閘極介電層相較于該第二閘極介電層包括有不同的材質。
9.根據(jù)權利要求5所述的雙閘元件，其特征在于其中包括有該第一與第二閘極結構的元件是分別以較高與較低的元件操作電壓運作。
10.根據(jù)權利要求5所述的雙閘元件，其特征在于其更包括復數(shù)個第二間隙壁，該些第二間隙壁形成于該第二閘極結構的任一側鄰接處，且寬度不同于該第一閘極結構的該些第一間隙壁。
11.一種雙閘元件，其特征在于其包括一半導體基板，該半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，該第一閘極介電層上則設有一第一閘極結構；復數(shù)個第一間隙壁，是設置在該第一閘極結構的任一側鄰接處；一低臨限電壓(LVT)部，配置于該半導體基板；一第二閘極介電層，是設置在該LVT部上；以及一第二閘極結構，是設置在該第二閘極介電層上。
全文摘要
本發(fā)明是有關于一種雙閘元件具有獨立調整的臨限電壓以改善性能及可靠度，及其形成方法。此方法包括提供一半導體基板，半導體基板的一高臨限電壓(HVT)部上設有一第一閘極介電層，第一閘極介電層上則設有一第一閘極結構。接著在第一閘極結構的任一側鄰接處形成第一間隙壁，形成半導體基板的一低臨限電壓(LVT)部。然后在LVT部上形成一第二閘極介電層，并接著在第二閘極介電層上形成一第二閘極結構。通過本發(fā)明的雙閘元件及其制造方法，使得雙閘元件可獨立調整臨限電壓，并具有較佳的性能與可靠度。
文檔編號H01L27/092GK1870245SQ200610081020
公開日2006年11月29日 申請日期2006年5月19日 優(yōu)先權日2005年5月24日
發(fā)明者賴育志, 吳子揚 申請人:臺灣積體電路制造股份有限公司