專利名稱：柵體通過反偏肖特基結(jié)連接soi動(dòng)態(tài)閾值晶體管的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件技術(shù)領(lǐng)域，特別是一種柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管結(jié)構(gòu)和相關(guān)的工藝方法。
背景技術(shù)：
第一個(gè)SOI動(dòng)態(tài)閾值晶體管(DTMOS)結(jié)構(gòu)，同時(shí)也是首個(gè)真正的DTMOS，由IBM Fariborz Assaderaghi等人于1994年提出，引起研究者的廣泛興趣。這種器件結(jié)構(gòu)的柵電極和體區(qū)直接相連，與傳統(tǒng)CMOS工藝兼容并且能夠有效地解決納米尺度器件所存在的工作電壓和閾值電壓之間的矛盾在關(guān)態(tài)情況下，器件具有較高的閾值電壓，從而降低漏電流；在開態(tài)情況下，器件具有較低的閾值電壓，從而提高驅(qū)動(dòng)了能力。DTMOS降低了溝道方向的垂直電場(chǎng)強(qiáng)度，因此提高了載流子遷移率，并且增加溝道中載流子濃度，擁有接近理想的亞閾值斜率。DTMOS被認(rèn)為是面向低壓、低功耗、高速移動(dòng)系統(tǒng)和SOC的很有前景的一種器件結(jié)構(gòu)。
DTMOS的工作原理，以柵體直接連接動(dòng)態(tài)閾值晶體管為例，是通過鋁等金屬將柵和體短接，從而使體電位跟隨柵電位等幅變化。當(dāng)柵電位為高電平時(shí)，體源二極管正向偏置，在柵電位為低電平時(shí)，體源二極管零偏或者反偏，從而調(diào)節(jié)閾值電壓，達(dá)到改善驅(qū)動(dòng)能力的目的。
柵體直接連接動(dòng)態(tài)閾值晶體管工作的電源電壓不能超過0.6伏，否則將會(huì)導(dǎo)致體源寄生二極管的開啟，引起電流突然變大，功耗增加。因此，柵體直接連接動(dòng)態(tài)閾值晶體管的工作電壓有0.6伏的約束條件。
由于工作電壓的限制，使得柵體直接連接動(dòng)態(tài)閾值晶體管不能和同一代技術(shù)的普通晶體管相兼容。為了將動(dòng)態(tài)閾值晶體管的優(yōu)勢(shì)拓展到1伏以上，并能夠于同一代技術(shù)的普通晶體管共用一種電源，同時(shí)進(jìn)一步提高電路的工作速度，本發(fā)明提出了一種柵體通過反偏肖特基結(jié)連接絕緣體上硅動(dòng)態(tài)閾值晶體管結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種柵體通過反偏肖特基結(jié)連接絕緣體上硅動(dòng)態(tài)閾值晶體管結(jié)構(gòu)，可以利用1伏以上的電源電壓，具有優(yōu)秀的器件特性，適用于低壓低功耗高速集成電路領(lǐng)域。
為了實(shí)現(xiàn)上面所述目的，本發(fā)明一種柵體通過反偏肖特基結(jié)連接絕緣體上硅動(dòng)態(tài)閾值晶體管結(jié)構(gòu)，包括SOI襯底(3)；形成在SOI頂層硅膜(1)內(nèi)的晶體管，其中所述晶體管包括柵電極(55)，柵氧化層(51)，漏電極(52)，源電極(53)(源漏可以互換)和體區(qū)(54)；連接到晶體管柵電極(55)和體區(qū)(54)之間的反偏肖特基結(jié)(50)；用金屬(02)將柵電極(55)和體引出部分(10)電學(xué)相連；以及器件之間必要的電學(xué)隔離。其特征在于，其中包括一、在器件版圖中(如圖3所示)，體引出部分(10)沒有N+(對(duì)于pMOS)或P+(對(duì)于nMOS)注入版。因此，在隨后的工藝流程中，對(duì)器件的體引出部分沒有進(jìn)行N+或者P+注入。
二、體引出部分(10)反偏肖特基結(jié)形成于源漏硅化物工藝步驟當(dāng)中。由于源漏重?fù)诫s，因而形成歐姆接觸；由于體引出部分輕摻雜，因而形成反偏肖特基結(jié)(50)。
三、在金屬化工藝中，將體引出部分(10)和柵電極(55)用金屬(02)連接起來。從而形成了“柵電極(55)-反偏肖特基結(jié)(50)-體區(qū)(54)”結(jié)構(gòu)。


為進(jìn)一步說明本發(fā)明的技術(shù)內(nèi)容，以下結(jié)合實(shí)施例及附圖詳細(xì)說明如后，其中圖1示出了可用于本發(fā)明的初始SOI硅片圖。
圖2示出了根據(jù)本發(fā)明優(yōu)選實(shí)施實(shí)例的晶體管剖面示意圖。
圖3示出了根據(jù)本發(fā)明優(yōu)選實(shí)施實(shí)例的晶體管版圖示意圖。
具體實(shí)施例方式
圖1說明了可用于本發(fā)明的初始SOI硅片。它包含氧化物埋層(2)，使得硅襯底(3)和頂層硅膜(1)電學(xué)隔離。頂層硅膜(1)，在其中可以形成有源器件區(qū)。SOI硅片的制作可以利用本技術(shù)領(lǐng)域的熟練人員所知的常規(guī)SIMOX(氧離子注入隔離)工藝，也可以采用其他常規(guī)工藝包括，例如，熱鍵合和切割工藝來制作。
本發(fā)明利用了與常規(guī)SOI CMOS工藝過程兼容的工藝步驟。為了不同器件的體區(qū)相互電學(xué)隔離，可以采用MESA，STI或LOCOS等隔離技術(shù)。當(dāng)采用STI和LOCOS隔離技術(shù)時(shí)，場(chǎng)氧應(yīng)與氧化物埋層相接觸。
圖2是一種柵體通過反偏肖特基結(jié)連接絕緣體上硅動(dòng)態(tài)閾值晶體管結(jié)構(gòu)；包括SOI襯底(3)；形成在SOI頂層硅膜(1)內(nèi)的晶體管，其中所述晶體管包括柵電極(55)，柵氧化層(51)，漏電極(52)，源電極(53)(源漏可以互換)和體區(qū)(54)；連接到晶體管柵電極(55)和體區(qū)(54)之間的反偏肖特基結(jié)(50)；用金屬(02)將柵電極(55)和體引出部分(10)電學(xué)相連；以及器件之間必要的電學(xué)隔離。
在器件進(jìn)行源漏注入的工藝步驟中，通常的SOI NMOS器件體引出部分(10)P+注入與PMOS源漏注入同時(shí)進(jìn)行，PMOS器件體引出部分(10)N+注入與NMOS源漏注入同時(shí)進(jìn)行。
而本發(fā)明的版圖(如圖3所示)，體引出部分(10)并沒有N+(對(duì)于PMOS)或P+(對(duì)于NMOS)注入版。(20)為源漏注入版。因此，本發(fā)明一種柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管，體引出部分(10)沒有進(jìn)行大劑量雜質(zhì)注入。
由于沒有進(jìn)行大劑量的雜質(zhì)注入，因而在隨后的硅化物工藝步驟中，體引出部分(10)形成了反偏肖特基結(jié)(50)。
通過形成硅化物的工藝步驟中，在晶體管的源漏部分形成歐姆接觸，在晶體管的體引出部分(10)形成反偏肖特基結(jié)(50)。
在試驗(yàn)中，采用了Ti硅化物技術(shù)用來在體引出部分(10)形成反偏肖特基結(jié)(50)。具體的Ti硅化物技術(shù)包括分別濺射30nm的Ti和20nm的TiN，隨后進(jìn)行兩步RTA退化形成TiSi2。此時(shí)，在體引出部分(10)就形成了TiSi2-p型體區(qū)(54)的反偏肖特基結(jié)結(jié)構(gòu)(50)。
雖然本發(fā)明特別表示和描述了基于Ti硅化物技術(shù)形成TiSi2-p型體區(qū)(54)的反偏肖特基結(jié)結(jié)構(gòu)(50)。本領(lǐng)域的熟練人員將會(huì)了解，采用Co，Ni等硅化物技術(shù)，可以在形式和細(xì)節(jié)上作出與前述不同的改變，但仍不背離本發(fā)明的構(gòu)思和范圍，屬于權(quán)利要求的范圍。
在金屬化工藝步驟中，用金屬(02)將柵電極(55)和體引出部分(10)相連。如圖3所示。從而形成了“柵電極(55)-反偏肖特基結(jié)(50)一體區(qū)(54)”結(jié)構(gòu)。此后的工藝和通常的SOI CMOS完全相同。
柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管工作原理和柵體直接連接動(dòng)態(tài)閾值晶體管基本相同由于柵電極(55)和體引出部分(10)相連，從而使體區(qū)(54)電位跟隨柵電極(55)電位變化。當(dāng)柵電極(55)電位為高電平時(shí)，體源二極管正向偏置，在柵電極(55)電位為低電平時(shí)，體源二極管零偏或者反偏，從而調(diào)節(jié)閾值電壓，達(dá)到改善驅(qū)動(dòng)能力的目的。不同在于，由于柵電極(55)和體區(qū)(54)直接存在著一個(gè)反偏的TiSi2-p型體區(qū)的肖特基結(jié)結(jié)構(gòu)(50)，從而對(duì)體區(qū)(54)的電位有所限制，使其不能隨柵電極(55)電位等幅變化。因此，柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管當(dāng)柵電極(55)電位為0.6伏時(shí)，體源二極管仍不開啟。本發(fā)明，突破了柵體直接連接動(dòng)態(tài)閾值晶體管電源電壓0.6伏的限制。在本發(fā)明的試驗(yàn)中，采用基于Ti硅化物技術(shù)的柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管在3伏的工作電壓下，其漏電現(xiàn)象仍不明顯。當(dāng)然，具體的柵體通過反偏肖特基結(jié)連接絕緣體上硅(SOI)動(dòng)態(tài)閾值晶體管的允許的最大工作電壓于采用的硅化物技術(shù)和所能容忍的漏電功耗相關(guān)。
表1柵體通過反偏肖特基結(jié)連接SOI動(dòng)態(tài)閾值NMOS和通常的SOINMOS(H型柵，體接地)8μm/0.8μm性能對(duì)比

表1示出柵體通過反偏肖特基結(jié)連接SOI動(dòng)態(tài)閾值NMOS和通常的SOI NMOS(H型柵，體接地)8μm/0.8μm性能對(duì)比。可以看出柵體通過反偏肖特基結(jié)連接SOI動(dòng)態(tài)閾值NMOS器件性能全面優(yōu)于通常的SOINMOS。此外，柵體通過反偏肖特基結(jié)連接SOI動(dòng)態(tài)閾值NMOS器件的電流驅(qū)動(dòng)能力較之通常的SOI NMOS具有很大的優(yōu)勢(shì)，其飽和電流的比值在1伏工作電壓下為3，在2伏工作電壓下為1.4，在3伏工作電壓下為1.22。
根據(jù)上面的描述，本發(fā)明的各種細(xì)節(jié)的修改對(duì)于本領(lǐng)域中的熟練人員將是顯而易見的。因此，本說明書僅僅作為說明性并且目的是為了指導(dǎo)本領(lǐng)域技術(shù)人員實(shí)施本發(fā)明。在不脫離本發(fā)明的精神情況下可以改變版圖、器件和工藝的細(xì)節(jié)，并且保留落入所附權(quán)利要求范圍的所有修改的專有使用。
權(quán)利要求
1.一種半導(dǎo)體器件，包括SOI襯底(3)；形成在SOI頂層硅膜(1)內(nèi)的晶體管，其中所述晶體管包括柵電極(55)，柵氧化層(51)，漏電極(52)，源電極(53)和體區(qū)(54)；連接到晶體管柵電極(55)和體區(qū)(54)之間的反偏肖特基結(jié)(50)；用金屬(02)將柵電極(55)和體引出部分(10)電學(xué)相連；以及器件之間必要的電學(xué)隔離。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，特征在于，通過形成硅化物的工藝步驟中，在晶體管的源漏部分形成歐姆接觸，在晶體管的體引出部分(10)形成反偏肖特基結(jié)(50)。
3.根據(jù)權(quán)利要求2的半導(dǎo)體器件，特征在于，采用Ti硅化物技術(shù)用來在體引出部分(10)形成反偏肖特基結(jié)(50)。
4.根據(jù)權(quán)利要求1的半導(dǎo)體器件，特征在于，器件之間的電學(xué)隔離可以采用MESA隔離，STI隔離或者是LOCOS隔離技術(shù)。
5.根據(jù)權(quán)利要求4的半導(dǎo)體器件，特征在于，當(dāng)采用STI和LOCOS隔離技術(shù)時(shí)，場(chǎng)氧應(yīng)與氧化物埋層相接觸。
6.根據(jù)權(quán)利要求3的半導(dǎo)體器件，特征在于，采用Ti，Co，Ni不同硅化物技術(shù)，反偏肖特基結(jié)(50)的特性有所不同，從而使晶體管調(diào)節(jié)閾值電壓的能力有所差異。
7.根據(jù)權(quán)利要求1的半導(dǎo)體器件，特征在于，晶體管體引出部分(10)沒有進(jìn)行N+或P+注入。
全文摘要
本發(fā)明涉及半導(dǎo)體器件技術(shù)領(lǐng)域，特別是柵體通過反偏肖特基結(jié)連接SOI動(dòng)態(tài)閾值晶體管的方法。包括SOI襯底(3)；形成在SOI頂層硅膜(1)內(nèi)的晶體管，其中所述晶體管包括柵電極(55)，柵氧化層(51)，漏電極(52)，源電極(53)(源漏可以互換)和體區(qū)(54)；連接到晶體管柵電極(55)和體區(qū)(54)之間的反偏肖特基結(jié)(50)；用金屬(02)將柵電極(55)和體引出部分(10)電學(xué)相連；以及器件之間必要的電學(xué)隔離。本發(fā)明的晶體管適用于低壓低功耗高速集成電路領(lǐng)域。
文檔編號(hào)H01L29/78GK101090122SQ20061008399
公開日2007年12月19日 申請(qǐng)日期2006年6月16日 優(yōu)先權(quán)日2006年6月16日
發(fā)明者畢津順, 海潮和, 韓鄭生 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所