專利名稱：信號(hào)調(diào)整電路、拉低電路以及推高電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種集成電路的設(shè)計(jì)，特別是有關(guān)于一種信號(hào)調(diào)整電路(tie-off circuit)，用以于靜電放電(electrostaticdischarge，ESD)的過程中保護(hù)電路元件。
背景技術(shù)：
集成電路(IC)的MOS晶體管中的柵極氧化層很容易損壞。柵極氧化層可能會(huì)因?yàn)榻佑|到高于供應(yīng)電壓幾伏特的電壓而被破壞。一般IC中的供應(yīng)電壓為5.0或3.3伏特，甚至更低。源自自然環(huán)境中的靜電電壓很容易就達(dá)到幾千甚至幾萬伏特。即使電荷以及產(chǎn)生的電流非常的小，這樣的電壓仍舊具有毀滅性。基于此原因，在IC損壞之前將釋放靜電荷是非常重要的。
當(dāng)人體接觸到IC的接合墊時(shí)，會(huì)產(chǎn)生靜電放電。同樣的，在干燥的天氣走在地毯上并且觸碰接地金屬時(shí)，亦可強(qiáng)烈的感受到靜電。在獨(dú)立的IC中，靜電放電對(duì)至少一接合墊提供短暫的電力，而其他的接合墊仍電性浮接或是接地。當(dāng)ESD對(duì)一任選的接合墊供應(yīng)電力，且其他接合墊仍保持接地時(shí)，防護(hù)電路的運(yùn)作會(huì)與IC正常運(yùn)作時(shí)有所不同。發(fā)生靜電放電時(shí)，防護(hù)電路必須快速的導(dǎo)通，以引導(dǎo)靜電荷通往VSS電位或是接地點(diǎn)，使其在破壞IC的核心電路前消失。
ESD防護(hù)電路通常于核心電路避免其遭受ESD的破壞，其亦可用于受保護(hù)的核心電路中的反相器的MOS晶體管。典型的信號(hào)調(diào)整反相器包括一PMOS晶體管以及一NMOS晶體管，通常用于核心電路中以提供高電平或低電平信號(hào)。反相器中MOS晶體管的柵極氧化層很容易遭受靜電放電過程所產(chǎn)生的升高的電壓的破壞。此升高的電壓可能會(huì)對(duì)MOS晶體管的柵極氧化層造成劇烈的電性沖擊。例如，在靜電放電環(huán)境下，MOS晶體管的源極與柵極間的電壓差可能會(huì)很大，因此產(chǎn)生強(qiáng)大的源極-柵極電壓。此強(qiáng)大的源極-柵極電壓會(huì)對(duì)MOS晶體管的柵極氧化層造成劇烈的電性沖擊。MOS晶體管一旦充電至一定的電壓電平，其柵極氧化層就可能會(huì)遭到破壞。為了降低這樣的電性沖擊，必須縮小源極與柵極間的電壓差。
目前最合適的反相器設(shè)計(jì)為推高(tie-high)或拉低(tie-low)電路，這樣的設(shè)計(jì)可以降低反相器中MOS晶體管的源極-柵極電壓，因此可以避免MOS晶體管的柵極氧化層遭受靜電放電的破壞。

發(fā)明內(nèi)容
為解決現(xiàn)有技術(shù)中的上述問題，本發(fā)明提供一信號(hào)調(diào)整電路(tie-off circuit)，其耦接于第一電位以及MOS裝置的柵極間，上述MOS裝置的源極是連接至第二電位。信號(hào)調(diào)整電路包括至少一電阻以及至少一二極管。電阻耦接于MOS裝置的柵極及第一電位間，避免MOS裝置的柵極在正常電路運(yùn)作下產(chǎn)生電性浮接。二極管耦接于MOS裝置的柵極與第一電位間，且與電阻平行，用以于靜電放電的過程中降低MOS裝置的柵極氧化層間的壓差，因此可以避免靜電放電所產(chǎn)生的破壞。
本發(fā)明是這樣實(shí)現(xiàn)的本發(fā)明提供一種信號(hào)調(diào)整電路，該信號(hào)調(diào)整電路介于一第一電位以及一金屬氧化物半導(dǎo)體裝置的一柵極間，其源極是連接至一第二電位，上述信號(hào)調(diào)整電路包括至少一電阻，耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極及上述第一電位間，用以于正常電路運(yùn)作下，防止上述金屬氧化物半導(dǎo)體裝置的上述柵極產(chǎn)生電性浮接；以及至少一二極管，耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極及上述第一電位間，并且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述金屬氧化物半導(dǎo)體裝置中上述柵極氧化層受到靜電放電的破壞。
本發(fā)明所述的信號(hào)調(diào)整電路，上述二極管的一陽極是耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述二極管的一陰極是耦接于上述第一電位，其具有高于第二電位的電壓。
本發(fā)明所述的信號(hào)調(diào)整電路，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陽極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陰極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的信號(hào)調(diào)整電路，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陰極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陽極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的信號(hào)調(diào)整電路，上述二極管的一陰極是耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述二極管的一陽極是耦接于上述第一電位，其具有高于第二電位的電壓。
本發(fā)明所述的信號(hào)調(diào)整電路，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陰極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陽極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的信號(hào)調(diào)整電路，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陽極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陰極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的信號(hào)調(diào)整電路，更包括反相器，所述反相器包括與上述金屬氧化物半導(dǎo)體裝置串聯(lián)連接的一互補(bǔ)式金屬氧化物半導(dǎo)體裝置，其具有一柵極耦接于上述電阻以及上述二極管。
本發(fā)明還提供一種拉低電路，該拉低電路包括一第一金屬氧化物半導(dǎo)體裝置，耦接于一第一電位；一第二金屬氧化物半導(dǎo)體裝置，串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及一第二電位之間，其具有高于第一電位的電壓；至少一電阻，耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極在正常電路運(yùn)作下產(chǎn)生電性浮接；以及一第一二極管串列，具有至少一二極管耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述第一金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述第一金屬氧化物半導(dǎo)體裝置中的上述柵極氧化層受到靜電放電的破壞。
本發(fā)明所述的拉低電路，上述第一二極管串列的一陽極是耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陰極是耦接于上述第一電位。
本發(fā)明所述的拉低電路，上述第一二極管串列具有大于兩個(gè)二極管串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，上述第一二極管串列的一陽極是連接至上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陰極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的拉低電路，更包括一第二二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述第一二極管串列，上述第二二極管串列的一陰極是連接至上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第二二極管串列的一陽極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明又提供一種推高電路，該推高電路包括一第一金屬氧化物半導(dǎo)體裝置，耦接于一第一電位；一第二金屬氧化物半導(dǎo)體裝置，串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及一第二電位之間，其具有高于上述第一電位的電壓；至少一電阻，耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一以及第二金屬氧化物半導(dǎo)體裝置的上述柵極在正常電路運(yùn)作下產(chǎn)生電性浮接；以及一第一二極管串列，具有至少一二極管耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述第一金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述第二金屬氧化物半導(dǎo)體裝置中的上述柵極氧化層受到靜電放電的破壞。
本發(fā)明所述的推高電路，上述第一二極管串列的一陰極是耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陽極是耦接于上述第一電位。
本發(fā)明所述的推高電路，上述第一二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，上述第一二極管串列的一陰極是連接至上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陽極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述的推高電路，更包括一第二二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述第一二極管串列，上述第二二極管串列的一陽極是連接至上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第二二極管串列的一陰極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
本發(fā)明所述信號(hào)調(diào)整電路、拉低電路以及推高電路，可以降低反相器中MOS晶體管的源極-柵極電壓，因此可以避免MOS晶體管的柵極氧化層遭受靜電放電的破壞。


圖1是顯示一傳統(tǒng)拉低電路的電路圖，用以連接反相器的輸入節(jié)點(diǎn)至接地點(diǎn)；圖2A是顯示另一傳統(tǒng)拉低電路的電路圖，用以連接反相器的輸入節(jié)點(diǎn)至接地點(diǎn)；圖2B是顯示一傳統(tǒng)推高電路的電路圖，用以連接反相器的輸入節(jié)點(diǎn)至操作電壓；圖3A至圖3D是顯示本發(fā)明多個(gè)實(shí)施例，分別為四個(gè)推高或拉低電路的電路圖，用以保護(hù)反相器中MOS晶體管避免受到靜電放電的破壞。
具體實(shí)施例方式
為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉一較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下本發(fā)明揭露一種改善的信號(hào)調(diào)整電路，例如拉低或推高電路，用以連接反相器的輸入節(jié)點(diǎn)至一低電位或一高電位。反相器包括一PMOS晶體管串聯(lián)至一NMOS晶體管。信號(hào)調(diào)整電路可能包括二極管以及電阻，用以于過程中，調(diào)節(jié)反向器中MOS晶體管的柵極電壓，如此一來可減低靜電放電對(duì)柵極氧化層造成的電性沖擊。
圖1是顯示一電路圖100，其中傳統(tǒng)反相器102的輸入節(jié)點(diǎn)連接至接地點(diǎn)或VSS電位。反相器102包括一PMOS晶體管104以及一NMOS晶體管106。PMOS晶體管104的柵極以及NMOS晶體管106的柵極耦接于節(jié)點(diǎn)108。PMOS晶體管104的漏極與NMOS晶體管106的漏極耦接于節(jié)點(diǎn)110，于此實(shí)施例中，亦連接至反相器102的輸出線。節(jié)點(diǎn)108連接至VSS電位。如此一來會(huì)導(dǎo)通PMOS晶體管104并且使NMOS晶體管106不導(dǎo)通，使反相器102在正常電路運(yùn)作下于節(jié)點(diǎn)110輸出一高電平信號(hào)。然而，在靜電放電的過程中此拉低電路可對(duì)PMOS晶體管104的柵極氧化層提供適當(dāng)?shù)姆雷o(hù)。節(jié)點(diǎn)108耦接至VSS電位且PMOS晶體管104的源極連接至操作電壓(VDD電位)，PMOS晶體管104具有0伏特的柵極電壓(Vg)以及相當(dāng)于VDD電位的源極電壓(Vs)，此實(shí)施例中，正常電路運(yùn)作時(shí)的VDD電位為5伏特。PMOS晶體管104的柵極氧化層的設(shè)計(jì)是可承受5伏特的源極-柵極電壓(Vsg)，但對(duì)于靜電放電的過程中產(chǎn)生升高的VDD電位電壓，可能無法承受。發(fā)生靜電放電事件時(shí)，Vsg的電壓電平可能會(huì)較VDD的電位更高，并將PMOS晶體管104的氧化層電容充電。此較大的Vsg以及充電電容會(huì)使PMOS晶體管104的柵極氧化層受到強(qiáng)大的電性沖擊而造成晶體管毀損。
圖2A是顯示一傳統(tǒng)拉低電路(tie-low circuit)202的電路圖200，其耦接于反相器204的輸入節(jié)點(diǎn)210。反相器204包括一PMOS晶體管206以及一NMOS晶體管208。其中晶體管206、208串聯(lián)排列且其柵極耦接于節(jié)點(diǎn)210。PMOS晶體管206以及NMOS晶體管208的漏極耦接于節(jié)點(diǎn)211，本實(shí)施例中的節(jié)點(diǎn)211亦連接至反相器204的輸出線。拉低電路202是用以使節(jié)點(diǎn)210維持在VSS電位，包括一PMOS晶體管212以及一NMOS晶體管214。PMOS晶體管212的柵極及源極與NMOS晶體管214的柵極耦接于節(jié)點(diǎn)216。在正常電路運(yùn)作下，PMOS晶體管會(huì)導(dǎo)通并且當(dāng)作電阻使用，使節(jié)點(diǎn)216及NMOS晶體管214的柵極達(dá)到VDD電位。接著NMOS晶體管導(dǎo)通，使節(jié)點(diǎn)210拉低至VSS電位。反相器在電路正常運(yùn)作下，會(huì)導(dǎo)通PMOS晶體管206且關(guān)閉NMOS晶體管208，因此節(jié)點(diǎn)211會(huì)輸出一高電平信號(hào)。
靜電放電過程中，連接至VDD電位的導(dǎo)線會(huì)充電至高電位。由于PMOS晶體管212耦接于作為VDD電位的內(nèi)連線(interconnected line)，因PMOS晶體管212的阱區(qū)耦接于其源極，所以PMOS晶體管212只能扮演電阻的角色。當(dāng)對(duì)節(jié)點(diǎn)216供應(yīng)電壓時(shí)，NMOS晶體管214永遠(yuǎn)為導(dǎo)通狀態(tài)，所以通過NMOS晶體管214的節(jié)點(diǎn)210會(huì)被拉低至VSS電位。
由于傳統(tǒng)電路中源極電壓(Vs)和柵極電壓(Vg)之間的壓差仍舊很大，所以在靜電放電的過程中PMOS晶體管206很有可能會(huì)被破壞。PMOS晶體管206的Vsg為源極電壓減去柵極電壓，在靜電放電過程中，連接至VDD電位的導(dǎo)線的電位會(huì)升高，所以Vsg也會(huì)變的比正常運(yùn)作下的電路更高。大的Vsg會(huì)將晶體管中柵極氧化層的電容充電，因此會(huì)對(duì)PMOS晶體管206的柵極氧化層產(chǎn)生劇烈的電性沖擊。此強(qiáng)大的電性沖擊可能會(huì)使PMOS晶體管206的柵極氧化層遭受破壞。
圖2B是顯示一耦接至反相器204的輸入節(jié)點(diǎn)210的傳統(tǒng)推高電路的電路圖218。反相器204包括一PMOS晶體管206以及一NMOS晶體管208。晶體管206與208串聯(lián)排列，且其柵極耦接于節(jié)點(diǎn)210。PMOS晶體管206以及NMOS晶體管208的漏極耦接于節(jié)點(diǎn)211，于此實(shí)施例中，節(jié)點(diǎn)211亦連接至反相器204的輸出線。推高電路220使節(jié)點(diǎn)210維持在VDD電位，推高電路220包括一PMOS晶體管222以及一NMOS晶體管224。NMOS晶體管224的柵極以及漏極和PMOS晶體管222的柵極耦接于節(jié)點(diǎn)226。正常電路運(yùn)作下，NMOS晶體管224為導(dǎo)通且當(dāng)作電阻使用，以使節(jié)點(diǎn)226的電位被拉低。導(dǎo)通PMOS晶體管222使節(jié)點(diǎn)210和VDD電位間產(chǎn)生一電流路徑。在正常電路運(yùn)作下，PMOS晶體管206不導(dǎo)通且NMOS晶體管208為導(dǎo)通，使得反相器204于節(jié)點(diǎn)211輸出一低電平信號(hào)。
在靜電放電的過程中，連接至VDD電位的導(dǎo)線電壓可能達(dá)到更高電位。由于NMOS晶體管224的基底耦接至其源極，NMOS晶體管224只能作為電阻使用且耦接至VSS電位的連接線。當(dāng)節(jié)點(diǎn)226的電壓被拉低時(shí)，PMOS晶體管222為導(dǎo)通，且通過PMOS晶體管222的節(jié)點(diǎn)210的電位會(huì)被推高。
傳統(tǒng)電路于靜電放電過程中，由于介于Vs和Vg間的壓差仍舊很大，所以其NMOS晶體管208有可能會(huì)遭受破壞。例如，NMOS晶體管208的Vs為VSS電位，但其Vg為VDD電位線上的靜電放電電壓。當(dāng)發(fā)生靜電放電事件時(shí)，NMOS晶體管208的Vs和Vg間會(huì)產(chǎn)生一大壓差Vsg。此大Vsg會(huì)將NMOS晶體管208的柵極氧化層的電容充電，并且對(duì)柵極氧化層造成劇烈的電性沖擊而遭受破壞。
圖3A是為本發(fā)明一實(shí)施例的拉低電路的電路圖300，此電路于靜電放電過程中會(huì)保護(hù)反相器中的MOS晶體管避免其遭受破壞。電路圖300包括一拉低電路302以及一反相器304。反相器304包括一PMOS晶體管306以及一NMOS晶體管308。晶體管306及308串聯(lián)排列，且其柵極耦接于節(jié)點(diǎn)310。PMOS晶體管306以及NMOS晶體管308的漏極耦接于節(jié)點(diǎn)311，于此實(shí)施例中，節(jié)點(diǎn)311亦連接至反相器304的輸出線。拉低電路302包括并聯(lián)的電阻312以及二極管314，用以使節(jié)點(diǎn)310維持在VSS電位。二極管314的陰極連接至VSS電位。電阻312是為了使節(jié)點(diǎn)310在正常電路運(yùn)作下保持接地，并防止晶體管306或308的柵極產(chǎn)生電性浮接。二極管314是用來提高晶體管306以及308的Vg。更高的Vg可以減小Vsg以及靜電放電過程中于晶體管306、308的柵極氧化層所產(chǎn)生的電性沖擊，因此可降低靜電放電造成破壞的機(jī)率。電路正常的運(yùn)作下，通過電阻312的節(jié)點(diǎn)310的電位會(huì)被拉低，PMOS晶體管306為導(dǎo)通且NMOS晶體管308為不導(dǎo)通，使得反相器304于節(jié)點(diǎn)311輸出高電平信號(hào)。
靜電放電過程中，連接至VDD電位的導(dǎo)線的電壓會(huì)達(dá)到高電位。耦接至VSS電位的內(nèi)連線的二極管314，提供PMOS晶體管306以及NMOS晶體管308大體相同于二極管314的壓降(Vd)的Vg。這么一來可以降低PMOS晶體管306的Vsg，亦可以減低產(chǎn)生于其柵極氧化層的電性沖擊，因此發(fā)生靜電放電事件時(shí)，可減低PMOS晶體管306被破壞的機(jī)率。
圖3B是顯示本發(fā)明另一實(shí)施例的拉低電路的電路圖316，用以避免反相器中MOS晶體管在靜電放電過程中遭受破壞。電路圖316和圖3A中的電路圖300是一樣的，除了用二極管串列取代電路圖300中的二極管，其中二極管串列包括大于一個(gè)二極管的串聯(lián)。拉低電路包括二極管串列322以及一電阻312。二極管串列322的陰極連接至VSS電位，陽極連接至MOS晶體管306及308的柵極。靜電放電的過程中，電路圖316和電路圖300的運(yùn)作方法相同，除了由二極管串列322產(chǎn)生較高的MOS晶體管306及308的Vg。較高的柵極電壓可以降低PMOS晶體管306的Vsg，因此可以避免柵極氧化層受到過度的電性沖擊而被破壞。
圖3C是顯示本發(fā)明另一實(shí)施例的拉低電路的電路圖324，于發(fā)生靜電放電事件時(shí)，保護(hù)反相器中的MOS晶體管。電路圖324和電路圖316極為相似，除了多了額外的二極管串列326之外。不同于二極管串列322，二極管串列326的陰極連接至節(jié)點(diǎn)310而陽極連接至VSS電位。電阻312與二極管串列322、326的組合可以視為一拉低電路328。在靜電放電的過程中，當(dāng)VS S電位大于PMOS晶體管306的Vg時(shí)，二極管串列326會(huì)保護(hù)PMOS晶體管306的柵極氧化層避免受到破壞，而當(dāng)Vg大于VSS電位時(shí)，則用二極管串列322來保護(hù)PMOS晶體管306柵極氧化層。圖3A以及圖3B在VSS電位大于Vg的情況下，不能保護(hù)PMOS晶體管306。為了避免PMOS晶體管306暴露于上述情況，使用二極管串列326來降低Vg，如此一來可縮小PMOS晶體管306中Vs和Vg之間的壓差。在Vg大于VSS電位時(shí)，使用二極管串列322可增加PMOS晶體管306的Vg。這么做可以降低PMOS晶體管306的Vsg，因此減少柵極氧化層的電容的電荷。在拉低電路中使用二極管串列322、326的組合，反相器304中的PMOS晶體管306以及NMOS晶體管308的柵極氧化層就可以避免在靜電放電的過程中被破壞。
圖3D是顯示本發(fā)明一實(shí)施例的推高電路的電路圖334，用以保護(hù)反相器中的MOS晶體管，避免于靜電放電過程中遭受破壞。電路圖334包括一推高電路336以及相同于圖3A中的反相器304。推高電路336使節(jié)點(diǎn)310維持在VDD電位，包括電阻338以及兩個(gè)二極管串列340、342。正常電路運(yùn)作下，當(dāng)通過電阻338的節(jié)點(diǎn)310被推高，NMOS晶體管會(huì)導(dǎo)通且PMOS晶體管為不導(dǎo)通，因此反相器會(huì)輸出低電平信號(hào)。
二極管串列342的陽極以及陰極分別連接至節(jié)點(diǎn)310以及VDD電位，在靜電放電的過程中，當(dāng)NMOS晶體管308的Vg大于連接至VDD電位的導(dǎo)線時(shí)，保護(hù)NMOS的柵極氧化層免于受到破壞。當(dāng)靜電放電引起NMOS晶體管308的Vs遠(yuǎn)大于Vg時(shí)，其柵極氧化層會(huì)受到破壞。為了避免NMOS晶體管308暴露于上述情況，在推高電路中設(shè)置晶體管串列342以調(diào)整Vg，使NMOS晶體管308的Vs和Vg之間的壓差縮小。晶體管串列340的陽極與陰極分別連接至與VDD電位相連的導(dǎo)線以及節(jié)點(diǎn)310，當(dāng)連接至VDD電位的導(dǎo)線電壓大于Vg時(shí)，可以用來降低NMOS晶體管308的Vg。如此一來可降低NMOS晶體管308的Vsg，亦可減少NMOS晶體管308中柵極氧化層的電容的電荷量。在推高電路中使用二極管串列340以及342可使反相器304中的PMOS晶體管306以及NMOS晶體管308的柵極氧化層在靜電放電的過程中免于受到破壞。
值得注意的是，二極管串列340及342的組合可以用一個(gè)二極管或是二極管串列來代替。修改過的推高電路的運(yùn)作與顯示于圖3A以及圖3B中的拉低電路相似。
本發(fā)明提供許多推高或拉低電路的實(shí)施例。電路圖100、218以及300中擊穿電壓的效能的比較表如下

推高電路以及拉低電路包括并聯(lián)連接的至少一二極管與一電阻。至少一二極管用以調(diào)整晶體管的柵極電壓(Vg)。通過調(diào)整Vg，可以減少晶體管的柵極氧化層所受到的電性沖擊而保護(hù)晶體管。電路中的電阻用以防止于正常電路運(yùn)作下所產(chǎn)生晶體管的電性浮接。
雖然本發(fā)明已通過較佳實(shí)施例說明如上，但該較佳實(shí)施例并非用以限定本發(fā)明。本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，應(yīng)有能力對(duì)該較佳實(shí)施例做出各種更改和補(bǔ)充，因此本發(fā)明的保護(hù)范圍以權(quán)利要求書的范圍為準(zhǔn)。
附圖中符號(hào)的簡單說明如下100、200、218、300、316、324、334電路圖102、204、304反相器104、206、212、222、306PMOS
106、208、214、224、308NMOS108、110、210、211、216、226、310、311節(jié)點(diǎn)202、302、328拉低電路220、336推高電路312、338電阻314二極管322、326、340、342二極管串列
權(quán)利要求
1.一種信號(hào)調(diào)整電路，其特征在于，該信號(hào)調(diào)整電路介于一第一電位以及一金屬氧化物半導(dǎo)體裝置的一柵極間，其源極是連接至一第二電位，上述信號(hào)調(diào)整電路包括至少一電阻，耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極及上述第一電位間，用以于正常電路運(yùn)作下，防止上述金屬氧化物半導(dǎo)體裝置的上述柵極產(chǎn)生電性浮接；以及至少一二極管，耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極及上述第一電位間，并且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述金屬氧化物半導(dǎo)體裝置中上述柵極氧化層受到靜電放電的破壞。
2.根據(jù)權(quán)利要求1所述的信號(hào)調(diào)整電路，其特征在于，上述二極管的一陽極是耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述二極管的一陰極是耦接于上述第一電位，其具有高于第二電位的電壓。
3.根據(jù)權(quán)利要求2所述的信號(hào)調(diào)整電路，其特征在于，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陽極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陰極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
4.根據(jù)權(quán)利要求2所述的信號(hào)調(diào)整電路，其特征在于，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陰極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陽極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
5.根據(jù)權(quán)利要求1所述的信號(hào)調(diào)整電路，其特征在于，上述二極管的一陰極是耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述二極管的一陽極是耦接于上述第一電位，其具有高于第二電位的電壓。
6.根據(jù)權(quán)利要求5所述的信號(hào)調(diào)整電路，其特征在于，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陰極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陽極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
7.根據(jù)權(quán)利要求5所述的信號(hào)調(diào)整電路，其特征在于，至少兩個(gè)二極管串聯(lián)耦接于上述金屬氧化物半導(dǎo)體裝置的上述柵極以及上述第一電位之間，上述串聯(lián)耦接二極管的一陽極連接至上述金屬氧化物半導(dǎo)體裝置的上述柵極，且上述串聯(lián)耦接二極管的一陰極連接至上述第一電位，在靜電放電過程中，于上述金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
8.根據(jù)權(quán)利要求1所述的信號(hào)調(diào)整電路，其特征在于，更包括反相器，所述反相器包括與上述金屬氧化物半導(dǎo)體裝置串聯(lián)連接的一互補(bǔ)式金屬氧化物半導(dǎo)體裝置，其具有一柵極耦接于上述電阻以及上述二極管。
9.一種拉低電路，其特征在于，該拉低電路包括一第一金屬氧化物半導(dǎo)體裝置，耦接于一第一電位；一第二金屬氧化物半導(dǎo)體裝置，串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及一第二電位之間，其具有高于第一電位的電壓；至少一電阻，耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極在正常電路運(yùn)作下產(chǎn)生電性浮接；以及一第一二極管串列，具有至少一二極管耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述第一金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述第一金屬氧化物半導(dǎo)體裝置中的上述柵極氧化層受到靜電放電的破壞。
10.根據(jù)權(quán)利要求9所述的拉低電路，其特征在于，上述第一二極管串列的一陽極是耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陰極是耦接于上述第一電位。
11.根據(jù)權(quán)利要求9所述的拉低電路，其特征在于，上述第一二極管串列具有大于兩個(gè)二極管串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，上述第一二極管串列的一陽極是連接至上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陰極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
12.根據(jù)權(quán)利要求11所述的拉低電路，其特征在于，更包括一第二二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述第一二極管串列，上述第二二極管串列的一陰極是連接至上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第二二極管串列的一陽極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
13.一種推高電路，其特征在于，該推高電路包括一第一金屬氧化物半導(dǎo)體裝置，耦接于一第一電位；一第二金屬氧化物半導(dǎo)體裝置，串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及一第二電位之間，其具有高于上述第一電位的電壓；至少一電阻，耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一以及第二金屬氧化物半導(dǎo)體裝置的上述柵極在正常電路運(yùn)作下產(chǎn)生電性浮接；以及一第一二極管串列，具有至少一二極管耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述電阻，其用以于靜電放電過程中，降低上述第一金屬氧化物半導(dǎo)體裝置中一柵極氧化層間的壓差，以防止上述第二金屬氧化物半導(dǎo)體裝置中的上述柵極氧化層受到靜電放電的破壞。
14.根據(jù)權(quán)利要求13所述的推高電路，其特征在于，上述第一二極管串列的一陰極是耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陽極是耦接于上述第一電位。
15.根據(jù)權(quán)利要求13所述的推高電路，其特征在于，上述第一二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，上述第一二極管串列的一陰極是連接至上述第一金屬氧化物半導(dǎo)體裝置以及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第一二極管串列的一陽極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平小于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
16.根據(jù)權(quán)利要求15所述的推高電路，其特征在于，更包括一第二二極管串列串聯(lián)耦接于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極與上述第一電位之間，且并聯(lián)于上述第一二極管串列，上述第二二極管串列的一陽極是連接至上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極，且上述第二二極管串列的一陰極是連接至上述第一電位，在靜電放電過程中，于上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極的一電壓電平大于上述第一電位時(shí)，用以降低上述第一金屬氧化物半導(dǎo)體裝置及第二金屬氧化物半導(dǎo)體裝置的上述柵極氧化層間的壓差。
全文摘要
本發(fā)明提供一種信號(hào)調(diào)整電路、拉低電路以及推高電路，介于第一電位以及MOS裝置的柵極間，且其源極連接至第二電位，信號(hào)調(diào)整電路包括至少一電阻以及至少一二極管。電阻耦接于MOS裝置的柵極及第一電位間，用以于正常電路運(yùn)作下，防止MOS裝置的柵極產(chǎn)生電性浮接；且二極管耦接于MOS裝置的柵極及第一電位間，并且串聯(lián)于電阻，其用以于靜電放電過程中，降低MOS裝置中柵極氧化層間的壓差，防止MOS裝置中柵極氧化層受到靜電放電的破壞。本發(fā)明可以降低反相器中MOS晶體管的源極－柵極電壓，因此可以避免MOS晶體管的柵極氧化層遭受靜電放電的破壞。
文檔編號(hào)H01L23/60GK1870436SQ20061008413
公開日2006年11月29日 申請日期2006年5月25日 優(yōu)先權(quán)日2005年5月25日
發(fā)明者黃紹璋, 李建興 申請人:臺(tái)灣積體電路制造股份有限公司