專利名稱：用于應變硅mos晶體管的使用硬掩模的刻蝕方法和結構的制作方法
技術領域：
本發(fā)明涉及集成電路及其用于半導體器件制造的處理。更具體地，本 發(fā)明提供用于制造用于先進CMOS集成電路器件的使用應變硅結構的 MOS器件的方法和結構。然而，應該認識到本發(fā)明具有更加廣泛的可應用 性。
背景技術：
集成電路已經(jīng)從制造在單個硅芯片上的少數(shù)的互連器件發(fā)展到數(shù)百萬 個器件。傳統(tǒng)集成電路提供的性能和復雜度已遠遠超過了當初的想象。為 了實現(xiàn)復雜度和電路密度(即，能夠被安置到給定芯片面積上的器件的數(shù) 量)的提高，對于每一代集成電路，最小器件線寬的尺寸(也被稱為器件 "幾何")變得越來越小。
不斷增大的電路密度不僅已提高了集成電路的復雜度和性能，而且也 為客戶提供了更低成本的部件。集成電路或者芯片制造工廠常?？赡芑ㄙM 成百上千萬，甚至十幾億美元來建造。每一制造工廠具有一定的晶片生產(chǎn) 量，而每片晶片上將會有一定數(shù)量的集成電路。因此，通過制造更小的集 成電路個體器件，更多的器件可以被制造在每一個晶片上，這樣就可以增 加制造工廠的產(chǎn)量。要使器件更小是很有挑戰(zhàn)性的，因為每一種用于集成 制造的工藝都存在限制。那也就是說， 一種給定的工藝通常只能加工到某 一特定的線寬尺寸，于是不是工藝就是器件布局需要被改變。此外，隨著 器件要求越來越快速的設計，工藝限制就伴隨某些傳統(tǒng)的工藝和材料而存 在。
這樣的工藝的示例是MOS器件自身的制造。這樣的器件傳統(tǒng)上己經(jīng) 變得越來越小，并且產(chǎn)生更快的切換速度。雖然已經(jīng)有了明顯的改進，但 是這樣的器件的設計仍然具有許多限制。僅僅作為示例，這些設計必須變 得越來越小，但是仍然要提供用于切換的清晰信號，這隨著器件變得更小 而變得更加困難。此外，這些設計常常難以制造，并且通常要求復雜的制 造工藝和結構。在本說明書中，更具體地在下文中將更加詳細地描述這些 和其他的限制。
從上面看出，用于處理半導體器件的改進技術是所希望的。
發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了用于半導體器件的制造的處理集成電路的技術。
更具體地，本發(fā)明提供用于制造用于CMOS先進集成電路器件的使用應變 硅結構的MOS器件的方法和結構。然而，應該認識到本發(fā)明具有更加廣 泛的可應用性。
在具體的實施例中，本發(fā)明提供了一種用于形成應變硅集成電路器件 的方法。該方法包括提供半導體襯底，以及形成上覆于所述半導體襯底的 電介質層。該方法還包括形成上覆于所述電介質層的柵極層，以及形成上 覆于所述柵極層的硬掩模。該方法利用所述硬掩模作為保護層，圖案化所 述柵極層，以形成包括多個邊緣的柵極結構。該方法形成上覆于所述柵極 結構的電介質層，以保護包括所述多個邊緣的所述柵極結構。該方法由所 述電介質層形成多個隔片，同時保留上覆于所述柵極結構的所述硬掩模。 該方法利用所述電介質層和所述硬掩模作為保護層，刻蝕緊鄰所述柵極結 構的源區(qū)和漏區(qū)，同時所述硬掩模防止所述柵極結構的任何部分被暴露。 在優(yōu)選實施例中，該方法保留上覆于所述柵極結構的所述硬掩模。該方法 包括將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū) 和所述被刻蝕的漏區(qū)，同時利用所述硬掩模使所述柵極層的任何部分保持 不被暴露，以使所述柵極結構基本沒有任何硅鍺材料的永久性沉積，所述 硅鍺材料使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)從形成在所述源區(qū)和所述 漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變。在優(yōu)選實施例中，該方 法從所述柵極結構去除所述硬掩模，以暴露所述柵極結構的頂部，并且使 所述柵極結構的所述頂部保持基本沒有任何硅鍺材料。
較傳統(tǒng)技術，通過本發(fā)明獲得了的很多優(yōu)點。例如，本技術為使用依
賴于傳統(tǒng)技術的工藝提供了便利。在一些實施例中，本方法提供了對于每 個晶片的按管芯計的更高的器件產(chǎn)率。此外，本方法提供了與傳統(tǒng)工藝技 術兼容而不用對傳統(tǒng)設備和工藝進行實質修改的工藝。優(yōu)選地，本發(fā)明為 90納米以及更小的設計規(guī)范提供了改進的工藝集成。此外，本發(fā)明通過將
應變硅結構用于CMOS器件，提供了增大的空穴遷移率。依據(jù)實施例，可
以獲得這些優(yōu)點中的一個或多個。這些優(yōu)點或其他優(yōu)點將在本說明書全文 中并且更具體地在下文中，進行更多的描述。
參考后面的詳細說明和附圖，可以更全面地了解本發(fā)明的各種其他目 的、特征和優(yōu)點。
圖1是傳統(tǒng)的應變硅器件的簡化的橫截面視圖。
圖2到圖4是根據(jù)本發(fā)明的一個實施例用于制造CMOS器件的方法的 簡化的橫截面視圖。
具體實施例方式
根據(jù)本發(fā)明，提供了用于半導體器件制造的處理集成電路的技術。更 具體地，本發(fā)明提供用于制造用于CMOS先進集成電路器件的使用應變硅 結構的MOS器件的方法和結構。然而，應該認識到本發(fā)明具有更加廣泛 的可應用性。
圖1是傳統(tǒng)應變硅器件100的簡化的橫截面視圖。如圖所示，該器件 包括硅襯底101。溝槽隔離區(qū)103被形成在襯底中。柵極電介質層109上 覆于襯底的表面。該器件還具有柵極結構111，所述柵極結構111包括側 壁隔片結構113。在形成器件的應變硅區(qū)時，形成硅鍺區(qū)105作為源/漏 區(qū)。作為這樣的源/漏區(qū)的制造物，硅鍺115也形成在柵極結構的頂上，所 述柵極結構常常具有暴露于其上的多晶硅材料。柵極結構上的硅鍺材料常 常必須利用刻蝕技術被去除。不幸的是，常常難以基本去除全部的這樣的 硅鍺材料，這導致器件的功能和可靠性的問題。本發(fā)明克服這些限制中的 一個或者多個。在本說明書全文中，更具體地在下文中，可以找到本發(fā)明
的細節(jié)。
根據(jù)本發(fā)明一個實施例的用于制造集成電路器件的方法可以被概括如
下
1. 提供例如為硅晶片、絕緣體上硅的半導體襯底；
2. 形成上覆于半導體襯底的電介質層(例如，柵極氧化物或者氮化 物)；
3. 形成上覆于電介質層的柵極層(例如，多晶硅、金屬)；
4. 形成上覆于電介質層的硬掩模；
5. 圖案化包括金屬硬掩模層的柵極層，以形成包括多個邊緣(例如多 個側邊或邊緣)的柵極結構；
6. 形成上覆于柵極結構的電介質層，以保護包括多個邊緣的柵極結
構；
7. 圖案化電介質層，以形成柵極結構的多個邊緣上的多個側壁隔片；
8. 可選地，在電介質層的圖案化期間暴露硬掩模的一部分；
9. 利用電介質層和硬掩模作為保護層，刻蝕緊鄰柵極結構的源區(qū)和漏
區(qū)；
10. 將硅鍺材料沉積到源區(qū)和漏區(qū)中，以填充經(jīng)刻蝕的源區(qū)和經(jīng)刻蝕 的漏區(qū)，同時利用硬掩模來防止硅鍺材料形成在柵極結構上；
11. 使得源區(qū)和漏區(qū)之間的溝道區(qū)從形成在源區(qū)和漏區(qū)中的至少硅鍺 材料以壓縮模式發(fā)生應變，其中所述溝道區(qū)的寬度與經(jīng)圖案化的柵極層大 致相同；
12. 利用選擇性刻蝕物選擇性地去除硬掩模；以及
13. 如果需要的話，進行其他的步驟。
上述順序的步驟提供了根據(jù)本發(fā)明一個實施例的方法。如所示出的， 該方法利用了包括形成諸如用于CMOS集成電路的N型溝道器件之類的 集成電路器件的方法的多個步驟的組合。如所示出的，該方法包括使用硬
掩模作為保護層，用于形成經(jīng)刻蝕的源/漏區(qū)和選擇性地將硅鍺填充材料沉 積到經(jīng)刻蝕的源/漏區(qū)中。還可以提供許多其他可供選擇的方法，其中在不 背離這里的權利要求的范圍的情況下，加入某些步驟，刪去一個或多個步
驟，或者一個或多個步驟按照不同的順序被提供。在本說明書全文中，更 具體地在下文中，可以找到本方法的更多的細節(jié)。
根據(jù)本發(fā)明另一個實施例的用子制造CMOS集成電路器件的方法可以
被概括如下
1. 提供例如為硅晶片、絕緣體上硅的半導體襯底；
2. 形成上覆于襯底表面的柵極電介質層；
3. 形成上覆于半導體襯底的柵極層；
4. 形成上覆于柵極層的硬掩模；
5. 圖案化包括硬掩模層的柵極層，以形成包括多個邊緣的NMOS柵極 結構和包括多個邊緣的PMOS柵極結構；
6. 形成電介質層，該電介質層上覆于NMOS柵極結構以保護包括多個 邊緣的NMOS柵極結構并且上覆于PMOS柵極結構以保護包括多個邊緣 的PMOS柵極結構；
7. 由電介質層形成柵極結構的多個邊緣上的多個側壁隔片；
8. 可選地，暴露柵極結構上的硬掩模的一部分；
9. 利用電介質層和硬掩模層的暴露部分作為保護層，同時刻蝕緊鄰 PMOS柵極結構的第一源區(qū)和第一漏區(qū)以及刻蝕緊鄰NMOS柵極結構的第 二源區(qū)和第二漏區(qū)；
10. 預處理經(jīng)刻蝕的源/漏區(qū)；
11. 掩蔽NMOS區(qū)；
12. 將硅鍺材料沉積到第一源區(qū)和第一漏區(qū)中，以使得PMOS柵極結 構的第一源區(qū)和第一漏區(qū)之間的溝道區(qū)從以壓縮模式發(fā)生應變，同時利用 硬掩模來防止硅鍺材料形成在PMOS柵極結構上；
13. 將掩模從NMOS區(qū)剝離；
14. 掩蔽PMOS區(qū)；
15. 將碳化硅材料沉積到第二源區(qū)和第二漏區(qū)中，以使得NMOS柵極 結構的第二源區(qū)和第二漏區(qū)之間的溝道區(qū)從以拉伸模式發(fā)生應變，同時利 用硬掩模來防止碳化硅材料形成在NMOS柵極結構上；
16. 利用選擇性刻蝕物選擇性地去除硬掩模；以及
17.如果需要的話，進行其他的步驟。
上述順序的步驟提供了根據(jù)本發(fā)明一個實施例的方法。如所示出的，
該方法利用了包括形成CMOS集成電路器件的方法的多個步驟的組會。如
所示出的，該方法包括使用基本純二氧化硅硬掩模作為保護層，用于形成 經(jīng)刻蝕的源/漏區(qū)和選擇性地將硅鍺或者其他的填充材料沉積在經(jīng)刻蝕的源 /漏區(qū)中。還可以提供許多其他可供選擇的方法，其中在不背離這里的權利 要求的范圍的情況下，加入某些步驟，刪去一個或多個步驟，或者一個或 多個步驟按照不同的順序被提供。在本說明書全文中，更具體地在下文 中，可以找到本方法的更多的細節(jié)。
圖2到圖4是根據(jù)本發(fā)明的一個實施例用于制造CMOS器件的方法的 簡化的橫截面視圖。這些視圖僅僅是示例，不應限制這里的發(fā)明的范圍。 本領域的普通技術人員將認識到很多變化、替代和修改。在具體的實施例 中，本方法在半導體襯底201的一部分中形成一個或者多個淺溝槽隔離區(qū) 205。利用圖案化、刻蝕和電介質填充材料在溝槽區(qū)中的沉積，來形成淺 溝槽隔離區(qū)。取決于具體的實施例，電介質填充材料通常是氧化物或者氧 化物和氮化物的組合。隔離區(qū)被用于隔離半導體襯底中的有源區(qū)。
本方法形成上覆于襯底的表面的柵極電介質層207。優(yōu)選地，取決于 實施例，柵極電介質層是氧化物或者氧氮化硅。取決于具體實施例，柵極 電介質層優(yōu)選為10-20納米或者更小。本方法形成上覆于半導體襯底的柵 極層。柵極層優(yōu)選為已經(jīng)利用原位慘雜或者非原位注入技術被摻雜的多晶 硅。用于摻雜的雜質通常是具有從約1E19到約1E20 atoms/cr^的范圍的 濃度的硼、砷或者磷。當然，本領域的普通技術人員將認識到很多變化、 替代和修改。
優(yōu)選地，本方法形成上覆于柵極結構的硬掩模層。硬掩模層可以由任 何諸如電介質材料或者金屬材料之類的合適材料或者這些材料的任何組合 制成。硬掩模層被沉積到合適的厚度，以在下面將被進一步描述的刻蝕和 沉積步驟期間保護下面的柵極結構。參考圖2，本方法圖案化柵極層，以
形成包括多個邊緣的NMOS柵極結構(沒有示出)并且圖案化包括多個邊 緣的PMOS柵極結構209。如圖所示，硬掩模211保留在柵極結構上。本
方法形成輕摻雜漏區(qū)和在經(jīng)圖案化的柵極層的多個邊緣上的多個側壁隔片
213。輕摻雜漏區(qū)常常利用注入技術來形成。對于PMOS器件，輕摻雜漏 區(qū)使用具有約1E18到約1E19 atoms/cm3的范圍的濃度的硼或者BF2雜 質。對于NMOS器件，輕摻雜漏區(qū)使用具有約1E18到約1E19 atoms/cm3 的范圍的濃度的砷雜質。取決于實施例，本方法形成上覆于NMOS柵極結 構的電介質層，以保護包括多個邊緣的NMOS柵極結構。本方法還形成上 覆于PMOS柵極結構的電介質保護層，以保護包括多個邊緣的PMOS柵極 結構。優(yōu)選地，對于PMOS和NMOS器件，電介質層是同一層。或者， 另一合適的材料可以被用于保護包括輕摻雜漏區(qū)的NMOS和PMOS柵極 結構。
參考圖3，本方法利用電介質層作為保護層，同時刻蝕緊鄰NMOS柵 極結構的第一源區(qū)和第一漏區(qū)以及刻蝕緊鄰PMOS柵極結構的第二源區(qū)和 第二漏區(qū)301。本方法使用包括含SF6或者CF4物質和等離子體環(huán)境的反 應離子刻蝕技術。在優(yōu)選實施例中，本方法在經(jīng)刻蝕的源/漏區(qū)上進行預處 理工藝，這保存了被刻蝕界面以保持非常高質量的含硅材料。根據(jù)具體實 施例，對于根據(jù)另一個具體實施例的65納米的溝道長度，每一個經(jīng)刻蝕 區(qū)具有從約100埃(A)到約1000埃的范圍的深度和約0.1/rni到約10/xm 的長度，以及約0.1^m到約10/mi的寬度。優(yōu)選地，硬掩模保留在柵極結 構上并且在刻蝕工藝過程中不暴露任何柵極結構。
本方法掩蔽NMOS區(qū)，同時暴露PMOS被刻蝕區(qū)。本方法將硅鍺材 料405沉積到第一源區(qū)和第一漏區(qū)中，以使得PMOS柵極結構的第一源區(qū) 和第一漏區(qū)之間的溝道區(qū)從以壓縮模式發(fā)生應變。硅鍺利用原位摻雜技術 被外延沉積。就是說，諸如硼之類的雜質在硅鍺材料生長的同時被引入。 根據(jù)具體實施例，硼的濃度范圍從約1E19到約1E20。如所示出的，硬掩 模401仍然保持完整，以將硅鍺材料選擇性地生長到被刻蝕區(qū)，而不沉積 在柵極結構的頂上。當然，可以有其他的變化、修改和替換。
本方法從NMOS區(qū)剝離掩模。本方法掩蔽PMOS區(qū)，同時暴露 NMOS被刻蝕區(qū)。本方法將碳化硅材料沉積到第二源區(qū)和第二漏區(qū)中，以 使得NMOS柵極結構的第二源區(qū)和第二漏區(qū)之間的NMOS溝道區(qū)從以拉
伸模式發(fā)生應變。碳化硅利用原位摻雜技術被外延沉積。就是說，諸如磷 (P)或砷(AS)之類的雜質在碳化硅材料生長的同時被引入。根據(jù)具體
實施例，上述雜質的濃度范圍從約1E19到約1E20。當然，可以有其他的
變化、修改和替換。
為了完成根據(jù)本發(fā)明實施例的器件，本方法去除硬掩模，以暴露柵極 結構的頂表面。這樣的柵極結構基本沒有任何含硅鍺和/或碳化硅雜質。柵 極結構還是基本光滑并且沒有損傷的。本方法形成上覆于柵極層和源/漏區(qū) 的硅化物層。優(yōu)選地，硅化物層是上覆于暴露的源/漏區(qū)和經(jīng)圖案化的柵極 層的上表面的諸如硅化鎳之類的含鎳層。也可以使用其他類型的硅化物 層。這樣的硅化物層包括硅化鈦、硅化鎢、硅化鎳等。本方法形成上覆于
NMOS和PMOS晶體管器件的層間電介質層。本方法然后進行電接觸。其 他步驟包括進行后端工藝和其他步驟，如果需要的話。
上述順序的步驟提供了根據(jù)本發(fā)明一個實施例的方法。如所示出的， 該方法利用了包括形成CMOS集成電路器件的方法的多個步驟的組合。在 優(yōu)選實施例中，該方法提供保護層，該保護層用于在凹入?yún)^(qū)的刻蝕過程中 保護柵極結構的頂部，并且用于將硅鍺材料和/或碳化硅材料僅僅選擇性地 沉積在凹入的源/漏區(qū)的暴露表面上。還可以提供許多其他可供選擇的方 法，其中在不背離這里的權利要求的范圍的情況下，加入某些步驟，刪去 一個或多個步驟，或者一個或多個步驟按照不同的順序被提供。
還應當理解，這里所描述的示例和實施例只是為了說明的目的，本領域 的普通技術人員可以根據(jù)上述示例和實施例對本發(fā)明進行各種修改和變化， 這些修改和變化將被包括在本申請的精神和范圍內(nèi)，并且也在所附權利要求 的范圍內(nèi)。
權利要求
1.一種用于形成半導體集成器件的方法，包括提供半導體襯底；形成上覆于所述半導體襯底的電介質層；形成上覆于所述電介質層的柵極層；形成上覆于所述柵極層的硬掩模；利用所述硬掩模作為保護層，圖案化所述柵極層，以形成包括多個邊緣的柵極結構；形成上覆于所述柵極結構的電介質層，以保護包括所述多個邊緣的所述柵極結構；由所述電介質層形成多個隔片，同時保留上覆于所述柵極結構的所述硬掩模；利用所述電介質層和所述硬掩模作為保護層，刻蝕緊鄰所述柵極結構的源區(qū)和漏區(qū)，同時所述硬掩模防止所述柵極結構的任何部分被暴露；保留上覆于所述柵極結構的所述硬掩模；將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū)和所述被刻蝕的漏區(qū)，同時利用所述硬掩模使所述柵極層的任何部分保持不被暴露，以使所述柵極結構基本沒有任何硅鍺材料的永久性沉積；使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)從形成在所述源區(qū)和所述漏區(qū)中的至少所述硅鍺材料以壓縮模式發(fā)生應變；以及從所述柵極結構去除所述硬掩模，以暴露所述柵極結構的頂部，所述柵極結構的所述頂部基本沒有任何硅鍺材料。
2. 如權利要求1所述的方法，其中所述電介質層小于300埃。
3. 如權利要求1所述的方法，其中所述溝道區(qū)的長度為所述柵極結構 的寬度。
4. 如權利要求1所述的方法，其中所述半導體襯底是基本的硅材料。
5. 如權利要求1所述的方法，其中所述硅鍺材料是單晶體。
6. 如權利要求l所述的方法，其中所述硅鍺具有7: 3到9: l的硅/鍺比。
7. 如權利要求1所述的方法，還包括形成上覆于所述柵極結構的所述 頂都的僉屬層。
8. 如權利要求7所述的方法，還包括熱處理所述金屬層，以將所述金 屬層硅化到所述柵極結構。
9. 如權利要求1所述的方法，其中利用外延反應器提供所述硅鍺材料的所述沉積。
10. 如權利要求1所述的方法，其中所述壓縮模式增大所述溝道區(qū)中的空穴的遷移率。
11. 如權利要求1所述的方法，其中所述硬掩模包括金屬材料或者電 介質材料。
12. 如權利要求1所述的方法，其中所述柵極是沒有任何含鍺物質的 多晶硅。
13. —種用于形成半導體集成器件的方法，包括提供半導體襯底，所述半導體襯底包含具有第一晶格常數(shù)的含硅材料；形成上覆于所述半導體襯底的電介質層； 形成上覆于所述電介質層的包含含多晶硅材料的柵極層； 形成上覆于所述柵極層的硬掩模，所述預定厚度的硬掩模至少在刻蝕和沉積的整個過程中被保留；利用所述硬掩模作為保護層，圖案化所述柵極層，以形成包括多個邊緣的柵極結構；形成上覆于所述柵極結構的電介質層，以保護包括所述多個邊緣的所 述柵極結構；由所述電介質層形成多個隔片，同時保留上覆于所述柵極結構的所述 硬掩模；利用所述電介質層和所述硬掩模作為保護層，刻蝕緊鄰所述柵極結構 的源區(qū)和漏區(qū)，同時所述硬掩模防止所述柵極結構的任何部分被暴露； 保留上覆于所述柵極結構的所述硬掩模；將硅鍺材料沉積到所述源區(qū)和所述漏區(qū)中，以填充所述被刻蝕的源區(qū) 和所述被刻蝕的漏區(qū)，同時利用所述硬掩模使所述柵極層的任何部分保持 不被暴露，以使所述柵極結構基本沒有任何硅鍺材料的永久性沉積；使得所述源區(qū)和所述漏區(qū)之間的溝道區(qū)從形成在所述源區(qū)和所述漏區(qū) 中的至少所述硅鍺材料以壓縮模式發(fā)生應變；以及從所述柵極結構去除所述硬掩模，以暴露所述柵極結構的頂部，所述 柵極結構的所述頂部基本沒有任何硅鍺材料。
14. 如權利要求13所述的方法，其中所述電介質層小于300埃。
15. 如權利要求13所述的方法，其中所述溝道區(qū)的長度為所述柵極結 構的寬度。
16. 如權利要求13所述的方法，其中所述半導體襯底是基本的硅材料。
17. 如權利要求13所述的方法，其中所述硅鍺材料是單晶體。
18. 如權利要求13所述的方法，其中所述硅鍺具有7: 3到9: 1的硅/ 鍺比。
19. 如權利要求13所述的方法，還包括形成上覆于所述柵極結構的所 述頂部的金屬層。
20. 如權利要求19所述的方法，還包括熱處理所述金屬層，以將所述 金屬層硅化到所述柵極結構。
全文摘要
一種形成應變硅集成電路器件的方法，包括提供半導體襯底；形成上覆于半導體襯底的電介質層；形成上覆于電介質層的柵極層；形成上覆于柵極層的硬掩模；利用硬掩模作為保護層圖案化柵極層，以形成柵極結構；形成上覆于柵極結構的電介質層；由電介質層形成多個隔片，同時保留上覆于柵極結構的硬掩模；利用電介質層和硬掩模作為保護層，刻蝕緊鄰柵極結構的源區(qū)和漏區(qū)，而硬掩模防止柵極結構的任何部分暴露；保留硬掩模；將硅鍺材料沉積到源區(qū)和漏區(qū)中，同時利用硬掩模使柵極層的任何部分保持不被暴露，所述硅鍺材料使得源區(qū)和漏區(qū)之間的溝道區(qū)從形成在源區(qū)和漏區(qū)中的至少硅鍺材料以壓縮模式發(fā)生應變；從柵極結構去除硬掩模，以暴露柵極結構的頂部。
文檔編號H01L21/02GK101192538SQ20061011877
公開日2008年6月4日 申請日期2006年11月20日 優(yōu)先權日2006年11月20日
發(fā)明者伯凡帝·保羅, 吳漢明, 蓓 朱, 軍 陳, 高大為 申請人:中芯國際集成電路制造(上海)有限公司