專利名稱：具有增強(qiáng)擊穿電壓的肖特基二級管結(jié)構(gòu)及制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電子設(shè)備，且特別是擁有增強(qiáng)性能的半導(dǎo)體設(shè)備和制造方法。
背景技術(shù)：
如肖特基二級管的金屬半導(dǎo)體勢壘設(shè)備被廣泛應(yīng)用。例如，肖特基二級管經(jīng)常作為快速開關(guān)被集成到數(shù)字邏輯電路中。并且，分立肖特基二級管(discrete Schottky diodes)經(jīng)常用做電力整流器，因?yàn)?，尤其，和擴(kuò)散pn結(jié)二級管相比，它們在較低的電壓降落情況下可以維持高電流。另外，肖特基二級管用作可變電容，其可以有效地被操作，例如，在微波頻率上。
將肖特基二級管集成到集成電路中是基于下面事實(shí)的幫助，即很多這樣的電路在其制造中使用n型的半導(dǎo)體材料和鋁觸點(diǎn)。如果n型摻雜充分低足以阻止隧道效應(yīng)電子穿過勢壘，鋁以n型硅形成了閉塞觸點(diǎn)。作為例子，小于大約1017原子/立方厘米(atoms/cm3)的摻雜足以提供好的勢壘結(jié)。由n型硅和鋁組成的肖特基勢壘的勢壘高度大約是0.70電子伏特(ev)，且這樣的設(shè)備在正偏壓下很好地近似于理論設(shè)備特性。
然而，由于現(xiàn)今所使用的典型肖特基設(shè)備的平坦結(jié)構(gòu)，反偏壓下的擊穿電壓通常比所期望的低。這是因?yàn)樵诮咏O(shè)備的拐角處電場線的密度增加，其對反向擊穿電壓的陡峭度(Abruptness)產(chǎn)生有害的影響。另外，由于來自鄰近鈍化層的鋁、硅和氧的相互作用，當(dāng)鋁用來形成肖特基勢壘觸點(diǎn)時(shí)，已知在活性區(qū)域(active region)的邊緣形成鋁尖梢(aluminum spike)。鋁尖梢能夠?qū)е码妶鼍€的局部高密度，其也使反向擊穿電壓降低等級。
制造者已經(jīng)使用的用來抵消上述影響的技術(shù)包括擴(kuò)散保護(hù)環(huán)。關(guān)于擴(kuò)散保護(hù)環(huán)方法的一個(gè)問題是它們使設(shè)備處理復(fù)雜化了，并且它們不適合較高的正向電壓設(shè)備。同樣已知，使用擴(kuò)展的金屬片覆蓋于厚的電介質(zhì)區(qū)域之上，以便提高設(shè)備的反向擊穿電壓。然而，這種方法沒有解決上述鋁或金屬尖梢的問題，其會使反向擊穿電壓等級下降。
相應(yīng)地，存在對于肖特基二級管結(jié)構(gòu)和用于改進(jìn)反向擊穿電壓性能的制造方法的需要，其簡單地集成入已有的集成電路工藝流程中，并且具有成本效率。


圖1顯示了已有技術(shù)的肖特基設(shè)備的局部剖視圖；圖2顯示了另一已有技術(shù)的肖特基設(shè)備的局部剖視圖；和圖3顯示了按照本發(fā)明的肖特基設(shè)備的一實(shí)施方式的局部剖視圖。
具體實(shí)施例方式
為了理解起來更方便，所附圖中的元件不一定按照比例繪制，且在所有的各個(gè)的圖中相應(yīng)地使用相似的元件標(biāo)號來標(biāo)注同樣或相似的元件。雖然在以下內(nèi)容中揭示了特定的傳導(dǎo)性類型(例如p型和n型)，但可以理解，本發(fā)明包括并涉及其中傳導(dǎo)性類型與上述特定描述的相反的那些設(shè)備。
圖1顯示了已有技術(shù)的肖特基設(shè)備結(jié)構(gòu)10的高度放大了的剖視圖。設(shè)備10包括基底11，作為例子，其包括一n型基底，所述n型基底的摻雜濃度小于大約1017原子/立方厘米。覆蓋于基底11的主表面13而形成了電介質(zhì)層12，且在電介質(zhì)層12內(nèi)形成窗口14。在窗口14內(nèi)形成金屬層16，且所述金屬層16以基底11形成肖特基勢壘。設(shè)備10進(jìn)一步包括擴(kuò)散保護(hù)環(huán)17，其鄰近窗口14的邊緣形成。
P型保護(hù)環(huán)17以基底11形成pn結(jié)二級管，并在反偏壓的條件之下，P型防護(hù)環(huán)17作用以延伸耗盡區(qū)(depletion region)18，在這種方式下，設(shè)備邊緣的電場線密度下降，因此提高了反向擊穿電壓。另外，保護(hù)環(huán)17對于在空間電荷區(qū)降低金屬尖梢是有用的。只要肖特基勢壘的正向電壓小于保護(hù)環(huán)17的正向電壓，使用保護(hù)環(huán)17就有用的。在低正向電流的情況下操作設(shè)備10時(shí)，對于用來形成肖特基勢壘的一些金屬來說，會發(fā)生上述情況。然而，在較高正向電流的情況下，設(shè)備10的正向電壓增加，且在保護(hù)環(huán)17和基底11之間形成的pn結(jié)二級管開始導(dǎo)電，其對設(shè)備10的性能產(chǎn)生不利影響。
圖2顯示了一已有技術(shù)肖特基設(shè)備20的高度放大了的局部剖視圖，所述設(shè)備以CMOS工藝流程實(shí)現(xiàn)。設(shè)備20包括第一傳導(dǎo)性類型的基底21、和基底21的傳導(dǎo)性類型相反的第二傳導(dǎo)性類型的擴(kuò)散阱區(qū)域22、第一傳導(dǎo)性類型的保護(hù)環(huán)27和第二傳導(dǎo)性類型的摻雜接觸區(qū)域24。覆蓋于設(shè)備20主表面23上而形成第一和第二鈍化層26和28，且形成窗口以提供觸點(diǎn)29和19。觸點(diǎn)29以擴(kuò)散阱區(qū)域22形成肖特基勢壘，且觸點(diǎn)19通過摻雜接觸區(qū)域24形成陰極觸點(diǎn)。
在CMOS實(shí)現(xiàn)中的保護(hù)環(huán)27的使用會提供不可接受的結(jié)果。特別是，在正向操作中，在保護(hù)環(huán)27和擴(kuò)散阱區(qū)域22之間形成的pn結(jié)導(dǎo)致到擴(kuò)散阱區(qū)域22中的載流子注入(例如當(dāng)基底21是p型、擴(kuò)散阱區(qū)域22是n型、保護(hù)環(huán)27是p型時(shí)的空穴注入)，其激活了在基底21、擴(kuò)散阱區(qū)域22和保護(hù)環(huán)27之間形成的寄生雙極晶體管。這一寄生雙極晶體管生成大量的基底電流，其對設(shè)備性能產(chǎn)生不利的影響。另外，因?yàn)楸Ｗo(hù)環(huán)27在擴(kuò)散阱區(qū)域22中形成，它作用以夾斷(pinch off)在陽極觸點(diǎn)29和陰極觸點(diǎn)19之間的電流路徑，其進(jìn)一步降低了設(shè)備的性能。
圖3顯示了根據(jù)本發(fā)明的一個(gè)實(shí)施方式的肖特基二級管設(shè)備、集成的肖特基勢壘設(shè)備或具有增強(qiáng)擊穿電壓的肖特基二級管結(jié)構(gòu)30的高度放大了的局部剖視圖。在可適合于CMOS實(shí)現(xiàn)或雙極晶體管實(shí)現(xiàn)的實(shí)施方式中示出設(shè)備30。然而，本領(lǐng)域的技術(shù)人員要認(rèn)識到，本發(fā)明可適合于其它肖特基勢壘設(shè)備，如分立電力肖特基設(shè)備(discretepower Schottky devices)。
設(shè)備30包括第一傳導(dǎo)性類型的半導(dǎo)體材料的主體、半導(dǎo)體區(qū)域或半導(dǎo)體基底31。作為例子，基底31包括p型半導(dǎo)體材料，并且其摻雜濃度大約在1.0×1015原子/立方厘米的量級。擴(kuò)散阱區(qū)域、半導(dǎo)體區(qū)域、半導(dǎo)體材料區(qū)域或摻雜的半導(dǎo)體區(qū)域32以基底31形成，并且有與基底31的傳導(dǎo)性類型相反的第二傳導(dǎo)性類型。作為例子，區(qū)域32有n型傳導(dǎo)性，其平均摻雜濃度大約為1.0×1016原子/立方厘米，并且其結(jié)深為大約1.5微米至大約2.0微米。在一實(shí)施方式中，區(qū)域32是摻雜的n型區(qū)域，在其形成的同時(shí)，為基底31內(nèi)別處的活性MOS設(shè)備(active MOS devices)形成摻雜的n型阱區(qū)域。在另一個(gè)實(shí)施方式中，區(qū)域32是摻雜的n型區(qū)域，在其形成的同時(shí)，為活性雙極設(shè)備(active bipolar devices)形成摻雜的n型集極區(qū)域。
第一鈍化、鈍化作用或絕緣層34覆蓋于設(shè)備30的主表面33而形成。作為例子，絕緣層34包括硅氧化物，并且其厚度為大約0.08微米至大約2.0微米。作為進(jìn)一步的例子，利用常規(guī)的熱氧化技術(shù)，如LOCOS形成技術(shù)，形成絕緣層34。絕緣層34被分隔或圖案化(pattern)，以提供例如如圖3中所示的活性區(qū)域窗口36。
接下來，一個(gè)薄的或第二鈍化，鈍化作用或絕緣層覆蓋于基底31而形成，且隨后其利用傳統(tǒng)技術(shù)被圖案化，以提供肖特基接觸窗口41。作為例子，絕緣層38包括硅氧化物，其厚度在大約0.05微米至大約0.5微米的量級。在一個(gè)實(shí)施方式中，絕緣層38比絕緣層34薄。為簡化附圖，絕緣層38僅在活性窗口36中顯示?？梢岳斫?，絕緣層38也可以增加至絕緣層34的總體厚度。在一個(gè)實(shí)施方式中，絕緣層38的形成使用了與在基底31上的別處可選地形成的活性MOS晶體管中的柵極絕緣層的形成相同的步驟，其簡化了設(shè)備的集成。
然后導(dǎo)電材料或?qū)щ姷亩嗑О雽?dǎo)體材料的層覆蓋于基底31而形成，且隨后，如圖3所示，其利用傳統(tǒng)技術(shù)被圖案化，以形成導(dǎo)電片或環(huán)、多晶半導(dǎo)體導(dǎo)電片或環(huán)、或場極板44。在一個(gè)實(shí)施方式中，用來形成導(dǎo)電極板44和絕緣層38的導(dǎo)電層被圖案化，同時(shí)，提供肖特基接觸窗41。在一個(gè)實(shí)施方式中，如圖3所示，導(dǎo)電極板44從絕緣層38延伸至絕緣層34之上。
作為例子，導(dǎo)電極板44包括摻雜的多晶硅，并且其摻雜濃度大于大約1.0×1018原子/立方厘米，其厚度為大約0.1微米至大約0.4微米。在一個(gè)實(shí)施方式中，形成導(dǎo)電極板44，與此同時(shí)，活性MOS晶體管中的導(dǎo)電柵層或活性雙極設(shè)備中的導(dǎo)電基極接觸層在基底31上于別處可選地生成，其進(jìn)一步簡化了設(shè)備的集成。
然后一個(gè)鈍化作用，鈍化或絕緣層覆蓋于基底31而形成或沉積，且隨后其利用傳統(tǒng)技術(shù)被圖案化，以提供接觸窗口48。作為例子，絕緣層46包括一個(gè)或更多個(gè)電介質(zhì)材料，如沉積氧化物、沉積氮化物、旋涂玻璃(spin-on glass)或其化合物。作為進(jìn)一步的例子，絕緣層46厚度為大約0.5微米至大約1.2微米。在一個(gè)實(shí)施方式中，如圖3所示，絕緣層46重疊或覆蓋于導(dǎo)電極板44的部分。
按照本發(fā)明，窗口48寬于或大于窗口41，使得陽極接觸層、肖特基層或金屬層52與導(dǎo)電極板44的垂直52和水平53表面都接觸。這就保證了金屬層51與導(dǎo)電極板44形成良好的接觸，以使導(dǎo)電極板44與金屬層51有同樣的偏壓，金屬層51通過窗口41以阱區(qū)域32形成肖特基勢壘。這一結(jié)構(gòu)帶來了肖特基接觸窗口41外面的耗盡區(qū)域181的橫向延伸，并且其與導(dǎo)電極板44的場成形效應(yīng)(field shapingeffect)相結(jié)合，降低了肖特基勢壘設(shè)備邊緣的電場線密度，從而改善了擊穿電壓。作為例子，金屬層51包括鋁、鉻、難熔的金屬如鉑、鎢、鉬、或者合金或其化合物、或擁有適當(dāng)?shù)男ぬ鼗蛯Π雽?dǎo)體材料附著力的其它金屬。
在一個(gè)實(shí)施方式中，窗口48比窗口41寬近似2微米。在另一個(gè)實(shí)施方式中，窗口48比窗口36大。
按照本發(fā)明，由于接觸窗口48在肖特基窗口41外面，設(shè)備30避免了在已有技術(shù)設(shè)備中發(fā)現(xiàn)的金屬尖梢問題，并且，由位于臨界位置的絕緣層38和導(dǎo)電極板44將金屬層51與主表面33分開，在所述臨界位置，耗盡區(qū)域達(dá)至表面。進(jìn)一步地，設(shè)備30沒有擴(kuò)散保護(hù)環(huán)或其在缺少擴(kuò)散保護(hù)環(huán)的情況下形成，從而避免在已有技術(shù)設(shè)備(如上述設(shè)備20)中發(fā)現(xiàn)的箍縮效應(yīng)(pinching effect)。此外，由于設(shè)備30沒有使用擴(kuò)散保護(hù)環(huán)，因而避免了與平行pn結(jié)二級管有關(guān)的正向電壓問題。
在所示的實(shí)施方式中，通過絕緣層46和34形成接觸窗口57，以便為陰極接觸層或金屬層59提供一個(gè)窗口或通路。在主表面33，在窗口57內(nèi)形成第二傳導(dǎo)性類型的摻雜區(qū)域63，以提供歐姆接觸。作為例子，摻雜區(qū)域63的摻雜濃度大于大約1.0×1019原子/立方厘米。
在可選擇的實(shí)施方式中，例如，當(dāng)設(shè)備30被集成到雙極晶體管集成電路流程中時(shí)，在半導(dǎo)體區(qū)域31內(nèi)并在區(qū)域32之下，形成第二傳導(dǎo)性類型的隱埋層67，以改進(jìn)陽極觸點(diǎn)51和陰極觸點(diǎn)52的串聯(lián)電阻。在這一實(shí)施方式中，區(qū)域32可以包括覆蓋于基底31之上而形成的外延層。
因此，很明顯，按照本發(fā)明，提供了一種用于肖特基勢壘設(shè)備的結(jié)構(gòu)和方法，所述肖特基設(shè)備具有增強(qiáng)的擊穿電壓和優(yōu)越的性能，同時(shí)避免了所提到的已有技術(shù)肖特基設(shè)備的問題。所述結(jié)構(gòu)制造簡單，并與CMOS和雙極工藝流程兼容，其使所述結(jié)構(gòu)具有成本效率。
雖然本發(fā)明以其詳細(xì)的實(shí)施方式得以描述和顯示，但這不意味著本發(fā)明局限于這些說明性的實(shí)施方式。例如，當(dāng)設(shè)備30在一個(gè)垂直結(jié)構(gòu)中時(shí)，在與主表面33相對的主表面形成陰極金屬層51。
權(quán)利要求
1.一種肖特基二級管結(jié)構(gòu)，其特征為一半導(dǎo)體材料區(qū)域，其具有第一主表面；一導(dǎo)電極板，其覆蓋于所述第一主表面而形成，且由第一絕緣層將其與所述第一主表面分開；和一金屬層，其與所述半導(dǎo)體材料區(qū)域接觸以形成肖特基勢壘，所述金屬進(jìn)一步接觸所述導(dǎo)電極板的水平和垂直表面。
2.如權(quán)利要求1所述的結(jié)構(gòu)，其中，所述結(jié)構(gòu)缺少鄰近所述肖特基勢壘的pn結(jié)保護(hù)環(huán)結(jié)構(gòu)而形成。
3.如權(quán)利要求1所述的結(jié)構(gòu)，其中，所述導(dǎo)電極板包括一摻雜的多晶硅環(huán)，且其中所述金屬層包括鋁。
4.如權(quán)利要求1所述的結(jié)構(gòu)，其進(jìn)一步特征在于一第二絕緣層重疊于所述導(dǎo)電極板的部分而形成。
5.一種肖特基勢壘結(jié)構(gòu)，其特征為一第一傳導(dǎo)性類型的半導(dǎo)體區(qū)域，其具有第一主表面；一第一絕緣層，其覆蓋于所述第一主表面而形成；一導(dǎo)電環(huán)，其覆蓋于所述第一絕緣層而形成；一第一窗口，其通過所述導(dǎo)電層和所述第一絕緣層而形成，以提供肖特基接觸窗口；一第二絕緣層，其覆蓋于所述導(dǎo)電層而形成；一接觸窗口，其在所述第二絕緣層形成并覆蓋于所述肖特基接觸窗口，其中，所述接觸窗口比所述肖特基接觸窗口大；和一金屬層，其通過所述肖特基接觸窗口與所述半導(dǎo)體區(qū)域接觸，并通過所述接觸窗口與所述導(dǎo)電環(huán)接觸，其中，設(shè)置所述導(dǎo)電環(huán)以增強(qiáng)所述肖特基勢壘結(jié)構(gòu)的反向擊穿電壓。
6.如權(quán)利要求5所述的結(jié)構(gòu)，其中，所述半導(dǎo)體區(qū)域在第二傳導(dǎo)性類型的半導(dǎo)體基底內(nèi)形成，且其中，所述半導(dǎo)體區(qū)域包括一阱區(qū)域。
7.如權(quán)利要求6所述的結(jié)構(gòu)，其進(jìn)一步以陰極接觸層為特征，所述陰極接觸層在所述第一主表面與所述阱區(qū)域連接。
8.如權(quán)利要求6所述的結(jié)構(gòu)，其中，所述接觸金屬層與所述導(dǎo)電環(huán)的水平和垂直表面接觸。
9.一種用于形成肖特基二級管結(jié)構(gòu)的方法，其以以下步驟為特征形成第一絕緣層，該絕緣層覆蓋于半導(dǎo)體區(qū)域的主表面；形成導(dǎo)電層，該導(dǎo)電層覆蓋于所述第一絕緣層，其中，設(shè)置所述導(dǎo)電層以增強(qiáng)所述肖特基二級管的反向擊穿電壓；通過所述導(dǎo)電層和所述第一絕緣層，形成肖特基接觸孔；形成第二絕緣層，該絕緣層覆蓋于所述導(dǎo)電層；在所述第二絕緣層中形成接觸窗口，以暴露所述半導(dǎo)體區(qū)域和所述導(dǎo)電層的部分；和形成金屬層，該金屬層與所述半導(dǎo)體區(qū)域和所述導(dǎo)電層接觸，其中，所述金屬層以所述半導(dǎo)體區(qū)域形成肖特基勢壘。
10.如權(quán)利要求9所述的方法，其中，形成所述接觸窗口的所述步驟包括形成所述接觸窗口，同時(shí)使所述第二絕緣層的部分重疊于所述導(dǎo)電層。
全文摘要
在一個(gè)實(shí)施方式中，肖特基二級管結(jié)構(gòu)包括肖特基勢壘層，其通過肖特基接觸窗口與半導(dǎo)體材料接觸。鄰近肖特基接觸窗口形成導(dǎo)電環(huán)，且該導(dǎo)電環(huán)通過一個(gè)薄絕緣層與半導(dǎo)體材料分開。覆蓋于所述結(jié)構(gòu)而形成另一絕緣層，且在其中形成接觸窗口。該接觸窗口比肖特基接觸窗口寬并暴露了部分導(dǎo)電環(huán)。形成肖特基勢壘金屬，其通過肖特基接觸窗口與半導(dǎo)體材料接觸，且進(jìn)一步與導(dǎo)電環(huán)接觸。
文檔編號H01L21/02GK101013727SQ20061016859
公開日2007年8月8日 申請日期2006年12月21日 優(yōu)先權(quán)日2006年2月3日
發(fā)明者安東尼恩·羅斯帕爾 申請人:半導(dǎo)體元件工業(yè)有限責(zé)任公司