專利名稱：不對稱高電壓器件和制造方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及半導(dǎo)體器件結(jié)構(gòu)，更加具體地說，涉及一種具 有在漏極和柵極之間形成電介質(zhì)的淺槽隔離(STI)區(qū)的半導(dǎo)體器件 結(jié)構(gòu)。
背景技術(shù)：
當(dāng)前，傳統(tǒng)的橫向擴(kuò)散金屬氧化物半導(dǎo)體器件(LDMOS)被廣泛 的用于電源管理和汽車集成電路。這種器件例如見諸于 Ludikhuize， A. W.在2000年5月22-25日召開的第12屆國際研討會(huì) Power Semiconductor Devices and ICs學(xué)報(bào)(第11—18頁)上發(fā)表 的"A Review of RESURF Technology",上述文獻(xiàn)在本文中作為參 考。
本文討論的是用于橫向擴(kuò)展漏極或LDMOS器件結(jié)構(gòu)的當(dāng)前現(xiàn)有 技術(shù)的設(shè)計(jì)和性能。這些器件是通過專有過程制造的，或者這些器件 被集成在現(xiàn)有互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)型工藝流程中。在這些 器件設(shè)計(jì)中，通過在輕微摻雜漏極半導(dǎo)體擴(kuò)展上生長較厚的場效氧化 區(qū)來形成漏極或漂移擴(kuò)展區(qū)。所述較厚的場效氧化區(qū)用于支持漏極-柵極施加電壓，而不會(huì)降低MOS器件的溝道區(qū)域上的柵極氧化物。輕 微摻雜漏極區(qū)中的摻雜受最大漏極電壓和在前向安全操作區(qū)域中和 在瞬時(shí)最大電壓應(yīng)力下的器件魯棒性的限制。LDMOS器件結(jié)構(gòu)的制造 涉及對用于所制造的每種類型的器件(n溝道和p溝道)的標(biāo)準(zhǔn)CMOS
工藝流程添加至少兩個(gè)屏蔽電平。在漏極和柵極之間生長厚的熱氧化
層所需的熱預(yù)算嚴(yán)重限制了以相同集成工藝流程制造的CMOS部件的 性能。
因此，需要一種改進(jìn)的CM0S器件，其能提供能被用于移動(dòng)電源 管理集成電路(PMU)應(yīng)用的低成本技術(shù)基礎(chǔ)。
發(fā)明內(nèi)容
本發(fā)明使用深亞微米CMOS工藝流程的工藝模塊來構(gòu)成擴(kuò)展漏極 高電壓器件，而不是設(shè)計(jì)高電壓結(jié)構(gòu)和試圖將它集成到現(xiàn)有的工藝流 程中。具體地說，深亞微米CMOS的淺槽隔離結(jié)構(gòu)用于在高電壓器件 的漏極和柵極之間形成厚的電介質(zhì)區(qū)，而CMOS的柵極氧化物和阱注 入物(well implant)用于設(shè)計(jì)不對稱非自動(dòng)對齊擴(kuò)展漏極高電壓器 件。這樣做的一個(gè)好處是在現(xiàn)有的深亞微米工藝流程中不用附加的掩 膜就能制造高電壓器件。單一的高能量注入掩膜(例如，深n阱注入) 被添加到基線CMOS工藝流程以提供高電壓器件與基片的隔離，并提 供耗盡電荷以對擊穿電離軌道定形，其對于一些功率集成電路應(yīng)用是 必需的。
因?yàn)楝F(xiàn)有的CMOS工藝模塊用于制造高電壓器件，所以傳統(tǒng)方案 的添加漂移摻雜層和厚場效氧化區(qū)的工藝復(fù)雜性被消除了。這給出了 成本和性能的益處，因?yàn)椴⒉粫?huì)干擾基線深亞微米工藝構(gòu)成高電壓部 件。
按照第一方面，本發(fā)明提供一種不對稱CM0S器件，其包括淺 槽隔離(STI)區(qū)，其在一個(gè)晶胞的漏極區(qū)和柵極區(qū)之間形成電介質(zhì) 以允許高電壓操作；和在所述晶胞內(nèi)摹制的n型阱和p型阱。
按照第二方面，本發(fā)明提供一種形成不對稱(CMOS)器件的方 法，包括形成第一種類型的深阱注入物；在所述深阱注入物上面而 在漏極區(qū)和一部分柵極區(qū)下面形成第一種類型的第一阱注入物；在與 所述漏極位置相鄰的一部分柵極位置下面的第一阱注入物中形成淺 槽隔離(STI)區(qū)；在源極區(qū)下面形成第二種類型的第二阱注入物。
按照第三方面，本發(fā)明提供一種形成不對稱CMOS器件的方法，
包括步驟在外延層和基片層上面形成第一種類型的深阱注入物；在 漏極區(qū)和一部分柵極區(qū)下面形成第一種類型摹制的第一阱注入物；在 源極區(qū)下面形成第二種類型摹制的第二阱注入物；在一個(gè)晶胞的漏極 區(qū)和柵極區(qū)之間形成淺槽隔離(STI)區(qū)以允許高電壓操作；和其中 使用從下述的組中選擇的基線CMOS流程來制造所述器件，所述組由 以下構(gòu)成5伏基線CM0S流程，其中利用近似12.3-15.0nm的柵極 氧化物厚度，并且所述第一和第二阱注入物包括高電壓P阱注入物和 高電壓n阱注入物；和2.5伏基線CMOS工藝流程，其中利用近似 5.0-5.4mn的柵極氧化物厚度，并且所述第一和第二阱注入物包括n 型阱(NW)和p型阱(PW)。
本發(fā)明的一個(gè)特征是可將STI區(qū)并入到晶體管的有效晶胞中， 而不是僅僅使用它來隔離CM0S。 一個(gè)另外的新見識(shí)是可將定標(biāo)的 CMOS工藝模塊用于形成電壓高得多的晶體管的溝道和擴(kuò)展漏極區(qū)， 而不用對所述工藝加入額外的掩膜。高電壓設(shè)計(jì)的2D布局提供了穩(wěn) 健的高電壓性能，在特定的布局設(shè)計(jì)和CMOS基線STI模塊的最佳化 中存在相當(dāng)大量的知識(shí)產(chǎn)權(quán)。使用NMOS和PMOS基線CMOS工藝模塊 通過匹配閾值電壓特性可容易地獲得互補(bǔ)高電壓器件。
本發(fā)明的這些和其它方面通過下面結(jié)合附圖對本發(fā)明的各方面
的詳細(xì)說明將變得更加容易理解，其中
圖1表示根據(jù)本發(fā)明一個(gè)實(shí)施例的被集成到5伏CM0S工藝中的 不對稱高電壓器件的剖面布局，所述不對稱高電壓器件具有在一個(gè)晶 胞的漏極和柵極之間制造的淺槽隔離(STI)區(qū)。
圖2表示作為用于圖1的漏偏壓函數(shù)的碰撞電離的仿真。 圖3表示用于使用5V或2. 5V基線CMOS模塊制造的互補(bǔ)E匿OS 器件的測量電流/電壓(IV)特性和截止電壓特性。
圖4表示根據(jù)本發(fā)明一個(gè)實(shí)施例的具有環(huán)類結(jié)構(gòu)的表面布局。 圖5表示根據(jù)本發(fā)明一個(gè)實(shí)施例的具有線性結(jié)構(gòu)的表面布局。 圖6表示根據(jù)本發(fā)明一個(gè)實(shí)施利的分別用于5V和2. 5V部件的倒阱表。
具體實(shí)施例方式
此處所述的該實(shí)施例提供一種高電壓CMOS或擴(kuò)展漏極高電壓器 件領(lǐng)域中的新半導(dǎo)體器件。規(guī)定一種設(shè)計(jì)和工藝技術(shù)以通過在器件的 柵極和漏極之間提供較厚的電介質(zhì)區(qū)域來極大地增加互補(bǔ)NM0S和 PM0S器件的擊穿電壓。所述電介質(zhì)區(qū)是在沒有額外工藝步驟的情況 下加入的，因?yàn)槭褂昧藴\槽隔離(STI)工藝模塊。其結(jié)果是在設(shè)計(jì) 用于2.75或5. 5V最大操作的柵極氧化物厚度的工藝中就能制造〉25V 的器件。這提供了低成本技術(shù)基礎(chǔ)，可將該低成本技術(shù)基礎(chǔ)用于類似 移動(dòng)電源管理集成電路(PMU)應(yīng)用這樣的應(yīng)用。
圖1表示一個(gè)擴(kuò)展漏極n溝道器件(EDNM0S) IO的剖面圖，所 述擴(kuò)展漏極n溝道器件被制造使得在所述器件結(jié)構(gòu)的晶胞中形成一 個(gè)淺槽隔離區(qū)(STI) 12。 STI 12在漏極區(qū)18和柵極區(qū)20之間形成 一個(gè)厚的電介質(zhì)區(qū)，其能夠支持比設(shè)計(jì)用于基線CMOS工藝流程高得 多的電壓。
所示器件10包括DN阱(深n阱注入)層22、在源極區(qū)16下面 的HPW (高電壓p阱注入)層24和在漏極區(qū)18和一部分柵極區(qū)20 下面的HNW (高電壓n阱注入)層14。在該情況下，STI 12位于HNW 層30內(nèi)，并在漏極18和源極16之間形成一個(gè)厚的電介質(zhì)區(qū)。簡單 地通過使所述阱顛倒，B口，使用低電壓PM0S工藝模塊形成擴(kuò)展漏極 PM0S (EDPM0S)就能實(shí)現(xiàn)擴(kuò)展漏極p溝道器件。在DN阱層22下面的 是外延(EPI)層21和？++基片23。
目前有兩個(gè)阱和柵極氧化物厚度可用于制造高電壓晶體管
柵極氧化物1 (G01)=近似5. 0-5. 4nm厚，具有2. 5V(倒)阱、 高電壓p阱注入物(HPW)和高電壓n阱注入物(HNW);或者
柵極氧化物2 (G02)=近似12.3-15.0nm厚，具有5V(倒)阱、p 阱注入物(PW)和n阱注入物(NW)。
圖1中的器件10是使用基線CMOS流程的5VCM0S工藝模塊(即 G02)制造的。HPW 24是擴(kuò)散用于5V NM0S的溝道，HNW 14是擴(kuò)散用
于5VPM0S的溝道。也可使用所述2. 5V模塊來代替具有NW的HNW 14 和具有PW的HPW 24并使用薄的G01柵極氧化物。使用G01或G02 制造的EDM0S器件可阻止超過25V的電壓，該電壓遠(yuǎn)高于設(shè)計(jì)用于基 線晶體管的電壓。
如可以看出的，多晶硅柵極區(qū)20在STI 12上擴(kuò)展，從而允許 厚的STI電介質(zhì)支持漏極-柵極電壓。這會(huì)打破柵極氧化物厚度的標(biāo) 準(zhǔn)定標(biāo)法則來應(yīng)用電壓。定義擴(kuò)展漏極器件的擊穿電壓的一個(gè)重要設(shè) 計(jì)參數(shù)是STI邊緣26上的漏極擴(kuò)展光致抗蝕劑掩膜的重疊部分28 (即，通過HNW 14形成的區(qū)域)。HNW電荷將重?fù)诫s的漏極區(qū)18與 器件區(qū)24的溝道區(qū)分離開。在許多情況中，最佳性能是通過使重疊 距離28為負(fù)獲得的，即漏極擴(kuò)展光致抗蝕劑掩膜被從STI邊緣26 拉遠(yuǎn)，從而使STI 12能夠阻止被注入的幾乎所有(倒)阱電荷，從 而只使注入橫向散布用于定義漏極擴(kuò)展劑量。
用于定義器件的BVds (擊穿電壓)的另外的重要布局參數(shù)如下。 ED麗0S器件10的STI 12上的HNW14的掩膜重疊或欠重疊"HNW olp STI"2.8是非常重要的，如同EDPMOS器件的STI12上的HPW(未示)。 多晶硅柵極區(qū)20的HPW 24重疊"HWP olp PS" 30應(yīng)被設(shè)置得足夠 大以給出與相應(yīng)的NM0S元件(PM0S的HNW)相同的導(dǎo)通閾值電壓。 Vto是通過HPW區(qū)24中的電荷總量確定的。因?yàn)樗茄谀ざx的， 所以重疊30必須足夠大以給出完全的表面濃度以獲得與導(dǎo)出的較低 電壓阱相同的閾值電壓。
圖2和圖3表示使用5V或2. 5V基線CM0S模塊制造的互補(bǔ)EDMOS 器件的測量電流/電壓(IV)特性和截止電壓特性，所述5V和2. 5V 基線CMOS模塊都具有并列放置在柵極區(qū)20和漏極18區(qū)之間的STI 層12。該器件構(gòu)成的一個(gè)額外優(yōu)點(diǎn)是通過提供對于器件10來說是固 有的壓載阻抗，沿STI側(cè)壁的漏極阻抗改進(jìn)了前向SOA(安全操作區(qū)) 和ESD (靜電放電)。
在圖2中，能夠看出對于G02 EDMOS器件的測量IV曲線示出了 BVds二25V和一個(gè)良好的前向安全操作區(qū)。類似于在圖2中，能夠看 出對于G01 EM0S器件的測量IV曲線示出了 BVds^25V和一個(gè)良好的
前向安全操作區(qū)。
圖2和圖3表示這樣的實(shí)驗(yàn)結(jié)果可將該設(shè)計(jì)技術(shù)用于制造具
有足夠高電壓操作(25V)的器件來將電源管理功能包括到基線CMOS 工藝流程中。這些圖是擴(kuò)展工藝和器件仿真的結(jié)果，以定義這些擴(kuò)展 漏極結(jié)構(gòu)的最佳布局和設(shè)計(jì)，并最終在一個(gè)集成工藝流程內(nèi)構(gòu)成這些 器件以改進(jìn)所述觀念。這些器件還包含一個(gè)額外注入的深NW (DN阱 22)，其用于將所述擴(kuò)展漏極與基片分離開。設(shè)計(jì)所述器件使得橫向 擊穿低于垂直擊穿。
器件仿真表示2D布局完全定義了這些元件的行為，所述布局是 所述2.5V和5V工藝模塊不能被改變的唯一自由度，因?yàn)榛€2.5V 和5V部件的性能必須要保證。
器件10的2D表面布局對于在被設(shè)計(jì)只用于低電壓(〈5V)的工 藝中保持較高的電壓(即25V)也是重要的。在一個(gè)示意實(shí)施例中， 當(dāng)晶體管距所述表面的2D布局處于環(huán)形形狀使得圓柱區(qū)域中的STI 寬度大于在線性區(qū)域中的STI寬度時(shí)，獲得穩(wěn)健的高電壓性能。在圖 4中示出了一個(gè)實(shí)例，其中示出了環(huán)形器件40的左上角。在右下角 (即環(huán)中心)是漏極區(qū)50，所述漏極區(qū)50由多晶硅柵極區(qū)52包圍。 另外在所述環(huán)外部的是源極區(qū)54。STI區(qū)56在柵極區(qū)52內(nèi)側(cè)部分的 下面形成一個(gè)圍繞漏極區(qū)50的環(huán)。STI區(qū)56包括線性區(qū)48和圓柱 區(qū)46。在本實(shí)施例中，圓柱區(qū)46中的STI寬度42近似為線性區(qū)48 中的STI寬度42的1. 5倍。這會(huì)減輕圓柱區(qū)46中的電場和避免穿通 耗盡。
圖5表示具有線性2D布局的ED畫0S器件60的表面布局的一個(gè) 示意實(shí)施例，其也提供了減小的高電壓泄漏。在這種情況中，柵極區(qū) 66位于源極區(qū)62和漏極區(qū)64之間。在器件60中，p+體觸點(diǎn)(由寬 度68定義的)被向上拉至柵極邊緣以沿晶體管的邊緣形成用于使源 極62失活的減活源極區(qū)69。這種布置提供了更好的高電壓性能，即 降低了高電壓泄漏和溝道穿通電流。圖5還示出對于漏極擴(kuò)展HNW 72 在STI 74上的重疊部分70。這是一個(gè)正重疊70，然而負(fù)重疊可以給 出更好的性能。 用于形成這種器件的示意劑量和材料參數(shù)如下。可使用大約4
微米厚的P—外延層21 (圖1)來制造口++基片23?？梢岳么蠹s 5. 0-5. 4rnn的G01氧化物厚度或大約12. 3-15nm的G02氧化物厚度。 STI 12可具有大約0.35-0.45微米的深度。圖6表示用于5V和2. 5V 部件的示意倒阱表，其包括種類、劑量和能量。在所述器件晶胞內(nèi)摹 制n型和p型阱注入物用以形成源極和漏極觸點(diǎn)。所述器件可例如包 括用于基片隔離的DN阱注入物1-2MeV 5el2cm-2 31磷和用于深度隔 離的DP阱注入物500-700keV lel3cm-2 11硼(其中，31磷和11硼 是注入物種類，即分別用于n型和p型摻雜的磷和硼)。 所述制造工藝中包括的步驟基本上如下
(1) 在外延層和基片層上形成第一種類型的深阱注入物22;
(2) 在漏極區(qū)18和一部分柵極區(qū)20下面形成摹制的第一種類型 的第一阱注入物14;
(3) 在源極區(qū)16下面形成摹制的第二種類型的第二阱注入物
24;
(4) 在漏極區(qū)18和柵極區(qū)20之間的第一阱注入物14中形成淺 槽隔離(STI)區(qū)12以允許高電壓操作；和
(5) 其中使用從下述的組中選擇的基線互補(bǔ)金屬氧化物半導(dǎo)體 (CMOS)流程來制造該器件，所述組包括
(a) 5伏基線CMOS流程，其中利用近似12.3-15. 0nm的柵 極氧化物厚度，并且所述第一和第二阱注入物包括高電壓P阱注 入物(24)和高電壓n阱注入物(14);和
(b) 2. 5伏基線CMOS工藝流程，其中利用近似5.0-5.化m 的柵極氧化物厚度，并且所述第一和第二阱注入物包括n型阱
(NW)和p型阱(PW)。
注意不對稱互補(bǔ)器件是增強(qiáng)模式器件，這意味著通過設(shè)計(jì)在零 柵極-源極電壓下沒有電流。這與耗盡模式器件正相反，在耗盡模式 器件中在零柵極-源極電壓下存在電流。另外，耗盡模式構(gòu)成是通過 有意重疊NW和PW注入物以形成補(bǔ)償溝道區(qū)獲得的，而增強(qiáng)模式器件 通過限定不允許在溝道區(qū)中重疊NW和PW。
為了闡釋和說明的目的，已經(jīng)給出了本發(fā)明的說明。但并不意 指將本發(fā)明盡述或限制為所披露的精確形式，很明顯，能夠做出許多
修改和變形。這種對于本領(lǐng)域技術(shù)人員來說可以說是明顯的修改和變 形都意在包括在由所附權(quán)利要求所定義的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種不對稱互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件(10)，包括淺槽隔離(STI)區(qū)(12)，其在一個(gè)晶胞的漏極區(qū)(18)和柵極區(qū)(20)之間形成電介質(zhì)以允許高電壓操作；和在所述晶胞內(nèi)摹制的n型阱(14)和p型阱(24)。
2、 根據(jù)權(quán)利要求l所述的不對稱半導(dǎo)體器件，還包括用于提供 基片隔離的深N阱注入物(22)，其中所述深N阱注入物是大約1-2MeV 5el2cm-2 31磷。3、 根據(jù)權(quán)利要求1所述的不對稱半導(dǎo)體器件，其中所述漏極區(qū) 包括負(fù)的STI區(qū)的擴(kuò)展漏極重疊。4、 根據(jù)權(quán)利要求1所述的不對稱半導(dǎo)體器件，還包括基本上被 成形為環(huán)形的表面布局(40)，其中漏極區(qū)(50)位于所述環(huán)的中心,， 而STI區(qū)(56)位于漏極區(qū)周圍。5、 根據(jù)權(quán)利要求4所述的不對稱半導(dǎo)體器件，其中ST工區(qū)(56) 包括線性部分(44)和圓柱部分(46)，并且其中所述圓柱部分(46) 是所述線性部分的寬度的至少1.2倍。6、 根據(jù)權(quán)利要求1所述的不對稱半導(dǎo)體器件，還包括性質(zhì)上基 本為線性的表面布局(60)，其包括沿表面布局的器件邊緣布置的減 活源極區(qū)(69)。7、 根據(jù)權(quán)利要求1所述的不對稱半導(dǎo)體器件，其中所述器件是 擴(kuò)展漏極n型金屬氧化物(ED麗0S)或擴(kuò)展漏極p型金屬氧化物 (EDPMOS)器件中的一種。
8、 根據(jù)權(quán)利要求l所述的不對稱半導(dǎo)體器件，其中所述器件是使用5伏基線互補(bǔ)金屬氧化物(CMOS)工藝流程形成的，其中利用了 近似12. 3-15. Ornii的柵極氧化物厚度，并且所述第一和第二阱注入物 包括高電壓P阱注入物(24)和高電壓n阱注入物(14)。9、 根據(jù)權(quán)利要求l所述的不對稱半導(dǎo)體器件，其中所述器件是 使用2.5伏基線互補(bǔ)金屬氧化物(CMOS)工藝流程形成的，其中利用 了近似5. 0-5. 4nra的柵極氧化物厚度，并且所述第一和第二阱注入物 包括n型阱(NW)和p型阱(PW)。10、 一種形成不對稱互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件(10) 的方法，包括步驟形成第一種類型的深阱注入物(22);在所述深阱注入物上面而在漏極區(qū)(18)和一部分柵極區(qū)(20) 下面形成第一種類型的第一阱注入物(14);在與所述漏極位置相鄰的柵極位置的一部分下面的第一阱注入 物中形成淺槽隔離(STI)區(qū)(12);在源極區(qū)(16)下面形成第二種類型的第二阱注入物(24)。11、 根據(jù)權(quán)利要求10所述的方法，其中所述STI區(qū)近似為 0. 35-0. 45微米厚。12、 根據(jù)權(quán)利要求IO所述的方法，其中所述器件(10)是使用 5伏基線互補(bǔ)金屬氧化物(CMOS)工藝流程形成的，其中利用了近似 12. 3-15. 0nra的柵極氧化物厚度，并且所述第一和第二阱注入物包括 高電壓P阱注入物(24)和高電壓n阱注入物(14)。13、 根據(jù)權(quán)利要求IO所述的方法，其中所述器件(10)是使用 2.5伏基線互補(bǔ)金屬氧化物(CMOS)工藝流程形成的，其中利用了近 似5. 0-5. 4nm的柵極氧化物厚度，并且所述第一和第二阱注入物包括 n型阱(NW)和p型阱(PW)。14、 根據(jù)權(quán)利要求10所述的方法，其中使用近似l-2MeV 5el2cm-2 31磷形成所述深阱注入物以提供基片隔離。15、 根據(jù)權(quán)利要求IO所述的方法，其中所述漏極區(qū)包括負(fù)的STI 區(qū)的擴(kuò)展漏極重疊(28)。16、 根據(jù)權(quán)利要求10所述的方法，其中所述器件的表面布局(49) 基本上被成形為環(huán)形，其中漏極區(qū)(50)位于所述環(huán)的中心，而STI 區(qū)(56)位于漏極區(qū)周圍。17、 根據(jù)權(quán)利要求16所述的方法，其中STI區(qū)(56)包括線性部 分(44)和圓柱部分(46)，并且其中所述圓柱部分(46)是所述線 性部分的寬度的至少1.2倍。18、 根據(jù)權(quán)利要求10所述的方法，其中所述器件的表面布局(60) 性質(zhì)上基本為線性的，并且所述表面布局包括沿表面布局的器件邊緣 布置的減活源極區(qū)。19、 根據(jù)權(quán)利要求10所述的方法，其中所述器件是擴(kuò)展漏極n 型金屬氧化物(ED畫OS)或擴(kuò)展漏極p型金屬氧化物(EDPMOS)器件中 的一種。20、 一種形成不對稱互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件(10) 的方法，包括步驟在外延層和基片層上面形成第一種類型的深阱注入物(22); 在漏極區(qū)(18)和一部分柵極區(qū)(20)下面形成摹制的第一種 類型的第一阱注入物(14);在源極區(qū)(16)下面形成摹制的第二種類型的第二阱注入物 (24);在漏極區(qū)(18)和柵極區(qū)(20)之間的第一阱注入物中形成淺 槽隔離(STI)區(qū)(12)以允許高電壓操作；以及其中使用從下述的組中選擇的基線CMOS流程來制造所述器件，所述組包括5伏基線CM0S流程，其中利用了近似12.3-15.0nm的柵極氧化物厚度，并且所述第一和第二阱注入物包括高電壓P阱注入 物(24)和高電壓n阱注入物(14);和2. 5伏基線CMOS工藝流程，其中利用了近似5. 0-5. 4腦的柵極氧化物厚度，并且所述第一和第二阱注入物包括n型阱(NW) 和p型阱(PW)。
全文摘要
一種不對稱半導(dǎo)體器件(10)及其形成方法，其中可在工藝中使用設(shè)計(jì)用于2.75或5.5V最大操作的柵極氧化物厚度來制造25V器件。所述器件包括淺槽隔離(STI)區(qū)(12)，其在一個(gè)晶胞的漏極區(qū)(18)和柵極區(qū)(20)之間形成電介質(zhì)以允許高電壓操作；和在所述晶胞內(nèi)摹制的n型阱(14)和p型阱(24)。
文檔編號H01L29/78GK101180738SQ200680010636
公開日2008年5月14日 申請日期2006年3月30日 優(yōu)先權(quán)日2005年3月31日
發(fā)明者羅伯特·庫克, 西奧多·萊塔維奇, 赫爾曼·埃芬 申請人:Nxp股份有限公司