專利名稱：：低溫制作高應(yīng)變等離子體增強(qiáng)化學(xué)氣相沉積氮化硅薄膜的方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及半導(dǎo)體器件制造，更特別地涉及一種增加非晶薄膜應(yīng)力源(stressor)即導(dǎo)致應(yīng)力的材料的應(yīng)力水平的方法。
背景技術(shù)：
：應(yīng)力工程(stressengineering)在增加半導(dǎo)體器件的性能方面扮演重要的角色。這種應(yīng)力的應(yīng)用的典型實(shí)例是廣泛使用的應(yīng)變半導(dǎo)體激光器和應(yīng)變晶體管(例如，應(yīng)變溝道場(chǎng)效應(yīng)晶體管，F(xiàn)ETs)和比如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)電路的相關(guān)的應(yīng)變電路。在應(yīng)變FET溝道的情況，應(yīng)變以這種方式施加到晶體管結(jié)構(gòu)以使得器件溝道區(qū)被有益地應(yīng)變而引起電子(或空穴)的遷移率增加，這又引起器件速度的顯著改善。晶體晶格應(yīng)變對(duì)電子或空穴遷移率的正面影響取決于特定半導(dǎo)體的晶體對(duì)稱性和晶體管溝道中的應(yīng)變張量的各個(gè)分量是如何與半導(dǎo)體晶格對(duì)稱性相關(guān)或，更具體地，如何與晶格的對(duì)稱面、軸和對(duì)稱中心相關(guān)。因此，有益的溝道應(yīng)變的類型與(a)半導(dǎo)體類型；(b)載流子類型(電子或空穴)；(c)溝道面的晶體取向和旋量；和(d)溝道中的電子電流的方向很有關(guān)。此外，有益的溝道應(yīng)變能由許多不同的技術(shù)導(dǎo)致，因?yàn)樗Q于晶體管的幾何結(jié)構(gòu)和如何施加外力。在一個(gè)有用的實(shí)例中，應(yīng)力經(jīng)由覆蓋晶體管柵極并部分覆蓋源/漏區(qū)的高應(yīng)力膜施加到形成于標(biāo)準(zhǔn)(100)硅晶片上的硅基nFETs和pFETs。在現(xiàn)有技術(shù)中這種類型的高應(yīng)力膜被稱為應(yīng)力柵極襯墊(liner)。在這種應(yīng)用中，張應(yīng)力柵極襯墊施加到nFET以改善電子遷移率，而壓應(yīng)力柵極襯墊顯示出能加速pFET器件。圖1中示出這種情況。具體地，圖1示出(通過截面圖)半導(dǎo)體結(jié)構(gòu)100，該半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體基板102，該半導(dǎo)體基板102包括^皮隔離區(qū)108隔離的nFET器件區(qū)104和pFET器件區(qū)106。nFET器件區(qū)104的頂上是包括4冊(cè)極電介質(zhì)122和用n型摻雜劑摻雜的柵極導(dǎo)體124的nFET120。nFET120包括位于半導(dǎo)體基板102內(nèi)的源/漏擴(kuò)散區(qū)126和位于至少柵極導(dǎo)體124的暴露的側(cè)壁上的間隙壁(spacer)121。pFET器件區(qū)106包括pFET128,pFET128包括對(duì)冊(cè)極電介質(zhì)122和用p型摻雜劑摻雜的柵極導(dǎo)體124。pFET128的源/漏擴(kuò)散區(qū)126出現(xiàn)在pFET128的足印處的半導(dǎo)體基板102內(nèi)，且間隙壁121也出現(xiàn)在至少柵極導(dǎo)體124的暴露的側(cè)面上。如所示的，拉伸的氮化物襯墊130出現(xiàn)在nFET器件區(qū)146內(nèi)，壓縮的氮化物襯墊132出現(xiàn)在pFET器件區(qū)106內(nèi)。在現(xiàn)有技術(shù)的實(shí)例中，應(yīng)力的襯墊(由襯墊130和132代表)是在晶體管結(jié)構(gòu)上施加力的應(yīng)力源材料。應(yīng)力源的形狀(在這個(gè)實(shí)例中，襯墊與晶體管溝道自對(duì)準(zhǔn))，應(yīng)力源的應(yīng)力類型(張應(yīng)力或壓應(yīng)力)，和晶體管結(jié)構(gòu)在各自晶體管溝道125內(nèi)產(chǎn)生有益的應(yīng)變。一旦晶體管的晶體類型和幾何形狀與應(yīng)力源被固定，應(yīng)力源中高水平的應(yīng)力引起溝道125中更高的應(yīng)變而導(dǎo)致更高的性能改善。因此，強(qiáng)烈期望增加應(yīng)力源材料中的應(yīng)力水平。在現(xiàn)有技術(shù)中也有已知的其它類型的應(yīng)力源。例如，嵌入到硅晶體中的SiGe晶體島能在周圍的硅中引起高的壓應(yīng)力。這種晶體應(yīng)力源能用以改善Si基pFET的性能。在另一個(gè)實(shí)例中，非晶硅氮化物應(yīng)力源成形為柵極間隙壁的形式。也已知各種類型和形狀的應(yīng)力源的結(jié)合以進(jìn)一步改善器件性能。例如，上述嵌入的SiGe晶體應(yīng)力源能與上述非晶應(yīng)力的柵極襯墊結(jié)合以進(jìn)一步改善Si基pFET的性能。盡管在現(xiàn)有技術(shù)中用于形成非晶應(yīng)力的柵極襯墊而作出了進(jìn)步，仍需提供改善的非晶應(yīng)力源材料，其中對(duì)于張應(yīng)變和壓應(yīng)變都增加應(yīng)力水平。這種材料將被用于增加相鄰的半導(dǎo)體結(jié)構(gòu)中有益的應(yīng)變水平，而無論具體的應(yīng)力源形狀，半導(dǎo)體晶體的類型，半導(dǎo)體器件的類型和器件的幾何形狀如何。此外，強(qiáng)烈期望在低溫下(在約400-55(TC的量級(jí)或更低)形成改善的應(yīng)力源材料以保持相鄰的微結(jié)構(gòu)的溫度敏感元件。例如，某個(gè)比如例如GaAs的III-V族化合物半導(dǎo)體在50(TC以上不穩(wěn)定。另外，硅基晶體管某個(gè)元件(例如，硅化物接觸和高活性摻雜劑)能被高溫工藝不期望地影響。等離子增強(qiáng)化學(xué)氣相沉積(PECVD)工藝在低于500。C下進(jìn)行。一個(gè)著名的非晶應(yīng)力源材料的實(shí)例是由PECVD工藝沉積非晶氮化硅膜。典型地，由PECVD形成的氮化硅膜中的應(yīng)力通過優(yōu)化氣體流、等離子體功率和其它沉積參數(shù)被調(diào)制。這種優(yōu)化僅僅提供應(yīng)力水平的適當(dāng)?shù)脑黾?，同時(shí)它對(duì)于調(diào)節(jié)應(yīng)力符號(hào)(壓縮的或拉伸的)非常有效。通過增加PECVD的沉積溫度(高于500°C)或在約600°C以上的溫度4吏用高溫快速熱化學(xué)氣相沉積(RTCVD)技術(shù)，也可以在SiN薄膜中獲得相對(duì)高的應(yīng)力水平。雖然RTCVD能制作高應(yīng)變拉伸SiN膜，但是RTCVD工藝的典型的溫度接近700°C。同時(shí)，還不知到有壓縮的RTCVD膜的存在。當(dāng)前技術(shù)的CMOS器件具有相對(duì)低的中線(MOL，middle-of-the-line)的溫度預(yù)算，其逐漸接近約40()。C的后端(BEOL,back-end-of-the-line)的溫度。對(duì)于基于高溫不穩(wěn)定的NiSi的器件，MOL溫度預(yù)算問題正變得特別尖銳，因?yàn)樵谶@些器件中的缺陷水平在高于450°C的溫度顯著增加。因此所有高溫MOL解決方法都不能使用，且在低溫下(小于450。C)由PECVD技術(shù)獲得高應(yīng)力水平正成為65nm和45nm節(jié)點(diǎn)器件工程的關(guān)鍵部分。
發(fā)明內(nèi)容本發(fā)明提供一種通過改良應(yīng)力源的內(nèi)部結(jié)構(gòu)來增加非晶薄膜應(yīng)力源的應(yīng)力水平的方法。本發(fā)明的方法包括在基板的至少一表面上形成非晶膜應(yīng)力源的第一部分，所述第一部分艮有確定第一應(yīng)力值的第一狀態(tài)的機(jī)械應(yīng)變；以及致密化非晶膜應(yīng)力源材料的第一部分，使得第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而且增加了第一應(yīng)力值。在本發(fā)明的方法中，術(shù)語(yǔ)"基板"意指包括半導(dǎo)體基板和/或FET。在一些實(shí)施例中，形成和致密化的步驟被任何多次地重復(fù)以獲得預(yù)定的和期望的非晶薄膜應(yīng)力源材料的厚度。由上述發(fā)明的方法形成的應(yīng)力源膜可以可選地在由一種已知的改變(增加)其機(jī)械應(yīng)變的表面致密化之后被處理，并因此進(jìn)一步增加它的應(yīng)力。應(yīng)力源也可以可選地由光刻和蝕刻成形至任何形式以最大化對(duì)有用的^:結(jié)構(gòu)的爻文應(yīng)(力的施力口)。在本發(fā)明的一個(gè)實(shí)施例中，非晶應(yīng)力源是由常規(guī)沉積工藝形成的含氫非晶氮化硅(SiN)膜。沉積之后，含氬非晶SiN膜受到使用低溫等離子體處理進(jìn)行的致密化工藝，其通過引入活性氮(比如，例如，原子氮、分子氮或原子氮離子)到SiN膜的上部區(qū)域來致密化SiN膜的上部區(qū)域。在這個(gè)實(shí)施例中，等離子體在約550。C或更低的溫度進(jìn)行。本發(fā)明的方法可以與其它已知的增加應(yīng)力源的應(yīng)力的方法結(jié)合使用，也可以用在巧妙地應(yīng)用這種應(yīng)力源以改善有用的微器件的電學(xué)和光學(xué)參數(shù)的這使得本發(fā)明的方法對(duì)溫度敏感微結(jié)構(gòu)特別有用。其它已知的增加薄膜的應(yīng)力水平的后處理涉及通過顯著地再排列它的化學(xué)鍵來改變所處理的膜內(nèi)部的機(jī)械應(yīng)變的狀態(tài)。因此，這種方法僅對(duì)一種類型的應(yīng)力(拉伸的或壓縮的)起作用。例如，應(yīng)力的氮化硅膜的劇烈的加熱導(dǎo)致氫原子從存在于這種膜中的Si-H和N-H鍵脫離和并被除去，這增加了張應(yīng)力的水平，但降低了壓應(yīng)力的水平。本發(fā)明的教導(dǎo)與這種工藝不同，因?yàn)樗鼘?duì)拉伸的和壓縮的膜同樣有效。本發(fā)明的方法從現(xiàn)有技術(shù)偏離，因?yàn)樗荚诒３殖练e的膜的機(jī)械應(yīng)變狀態(tài)，而增加它的應(yīng)力。因此它允許在原始沉積(as-deposited)的膜中機(jī)械應(yīng)變的符號(hào)和水平以及所得的膜中的最終應(yīng)力水平被獨(dú)立地優(yōu)化。圖1是示出現(xiàn)有技術(shù)的半導(dǎo)體結(jié)構(gòu)的圖(通過剖面圖)，在該半導(dǎo)體結(jié)構(gòu)中通過在晶體管的頂上應(yīng)施加高應(yīng)力的SiN襯墊而在CMOS晶體管的溝道區(qū)內(nèi)產(chǎn)生應(yīng)力。圖2A至圖2C是示出增加形成于半導(dǎo)體基板表面上的應(yīng)力源材料的應(yīng)力值的本發(fā)明的各個(gè)工藝步驟的圖(通過剖面圖)。圖3是示出半導(dǎo)體結(jié)構(gòu)的圖(通過剖面圖)，在該半導(dǎo)體結(jié)構(gòu)中通過在半導(dǎo)體基板的部分和形成于基板的頂上的晶體管器件的頂上施加本發(fā)明的高應(yīng)力的應(yīng)力源材料而在CMOS晶體管的溝道區(qū)內(nèi)產(chǎn)生應(yīng)力。圖4A至圖4B是示出在張應(yīng)變下(圖4A)和在壓應(yīng)變下(圖4B)本發(fā)明的SiN應(yīng)力源材:扦與由多層間斷的沉積形成的現(xiàn)有4支術(shù)的SiN應(yīng)力源材剩-相比較的曲線圖。具體實(shí)施例方式現(xiàn)將參考下面的討論和本申請(qǐng)的附圖來更詳細(xì)地描述本發(fā)明，本發(fā)明提供由其中改良膜的內(nèi)部結(jié)構(gòu)的技術(shù)來增加非晶薄膜應(yīng)力源材料的應(yīng)力水平的方法。應(yīng)該注意的是本申請(qǐng)的附圖為說明性的目的提供，這樣它們不是按比例畫出。參考圖2A至圖2C,其示出了本發(fā)明的基本工藝步驟。具體地，圖2A示出包括形成在半導(dǎo)體基板12的表面的頂上的非晶薄膜應(yīng)力源材料14的基板IO。可以發(fā)現(xiàn)，圖2A至圖2C僅僅示出半導(dǎo)體基板12的一小部分，且本發(fā)明的方法可以在包括有在其上的比如圖3所示的晶體管器件的半導(dǎo)體基板12的整個(gè)表面上使用。圖3中圖示的結(jié)構(gòu)將在下面更詳細(xì)地討論。盡管下面的討論描述當(dāng)應(yīng)力源材料沉積在半導(dǎo)體基板上時(shí)的情況，本發(fā)明在應(yīng)力源材料形成于FET上或形成于FET和半導(dǎo)體基板上時(shí)同樣有效?；仡^參考圖2A，該結(jié)構(gòu)通過首先提供半導(dǎo)體基板12來制造。半導(dǎo)體基板2可以是具有一個(gè)或多個(gè)晶體管位于其表面上的預(yù)處理的基板。為了清晰，晶體管沒有在圖2A至2C的剖面圖中示出。應(yīng)用在本發(fā)明中的半導(dǎo)體基板12包括任何半導(dǎo)體材料，其包括例如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它III/V和II/VI族化合物半導(dǎo)體。半導(dǎo)體基板12也可以包括疊層的半導(dǎo)體基板，比如例如Si/SiGe、絕緣體上硅(SOI)或絕緣體上SiGe基板。半導(dǎo)體基板12可以是摻雜的、未摻雜的或包括一個(gè)或多個(gè)在其中的摻雜區(qū)域。例如，半導(dǎo)體基板12可以包括阱區(qū)，源/漏擴(kuò)散區(qū)，源/漏擴(kuò)展區(qū)，牽(halo)區(qū)等。半導(dǎo)體基板12也包括將各種類型的半導(dǎo)體器件彼此隔離的隔離區(qū)。半導(dǎo)體基板12可以具有包括例如(110)、(100)或(111)的任何主或次晶體學(xué)取向。半導(dǎo)體基板12可以是未應(yīng)變的，應(yīng)變的、或具有應(yīng)變的和未應(yīng)變的區(qū)域的結(jié)合。半導(dǎo)體基板12可以是包括相同的或不同的半導(dǎo)體材料的至少兩個(gè)平面區(qū)域的混合半導(dǎo)體基板，每個(gè)區(qū)域具有不同的晶體取向，如例如在2003年6月17日提交的標(biāo)題為"High-PerformanceCMOSSOIDevicesonHybridCrystalOrientedSubstrates"的同一申請(qǐng)人并未決的美國(guó)申請(qǐng)No.10/250,241中制作。在提供半導(dǎo)體基板12之后，非晶薄膜應(yīng)力源材料14形成于半導(dǎo)體基板12的至少一表面上。根據(jù)本發(fā)明，本發(fā)明的非晶薄膜應(yīng)力源材料14具有確定第一應(yīng)力值的第一狀態(tài)的機(jī)械應(yīng)變(壓縮的或拉伸的)。第一應(yīng)力值根據(jù)被沉積的材料、其上形成該材料的基板、以及用于沉積該膜的技術(shù)而變化。張應(yīng)變下的PECVD沉積的含氫SiN膜的典型的第一應(yīng)力值約為0.5-1.OGPa，而壓應(yīng)變下的相同的膜的典型的第一應(yīng)力值約為-l-1.5GPa。非晶薄膜應(yīng)力源材料(其能被稱為原始沉積的膜)使用例如包括化學(xué)氣相沉積、等離子體增強(qiáng)化學(xué)氣相沉積或快速熱化學(xué)氣相沉積的常規(guī)沉積工藝形成。典型地，沉積工藝在約550。C或更低的溫度形成以不會(huì)不利地影響位于半導(dǎo)體基板12內(nèi)或上的任何溫度敏感元件。優(yōu)選地，非晶薄膜應(yīng)力源材料14由等離子體增強(qiáng)化學(xué)氣相沉積工藝形成。在本發(fā)明的這一點(diǎn)形成的原始沉積的非晶薄膜應(yīng)力源材料14典型地具有從約1nm至200nm的厚度，更典型地具有從約20nm至約100nm的厚度。非晶薄膜應(yīng)力源材料14包括任何引起應(yīng)力的材料，其例如包括氮化物、氧化物或金屬。優(yōu)選地，非晶應(yīng)力源材料14由SiN組成。引起應(yīng)力的材料可以包含氫和比如含氫SiN的含氫材料。在這里使用術(shù)語(yǔ)"非晶，，以表示應(yīng)力源材料14缺乏清晰界定的晶體結(jié)構(gòu)。應(yīng)該注意的是如2A中所示的原始沉積的非晶薄膜應(yīng)力源材料14在本發(fā)明的這一點(diǎn)與現(xiàn)有技術(shù)的應(yīng)力源材料不同。圖2B示出使包括原始沉積的應(yīng)力源材料14的結(jié)構(gòu)受到致密化步驟之后形成的結(jié)構(gòu)。按照本發(fā)明，致密化步驟在一定條件下進(jìn)行以使得應(yīng)力源材料的第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而增加了第一應(yīng)力值。即，本發(fā)明的致密化步驟使應(yīng)力源材料14的應(yīng)力值增加到比第一應(yīng)力值大的值，而沒有改變?cè)搶邮翘幱趬簯?yīng)變還是處于張應(yīng)變。例如，本發(fā)明的致密化步驟使張應(yīng)變的含氫SiN材料的應(yīng)力值從0.8()Pa的原始沉積的值增加到約1.2GPa的第二應(yīng)力值，而壓應(yīng)變的材料的應(yīng)力值也從約1.4GPa的原始沉積的值增加到約2.0GPa的第二應(yīng)力值。如圖2B所示，致密化步驟導(dǎo)致具有上區(qū)域20和下區(qū)域18的非晶薄膜應(yīng)力源材料16。上區(qū)域20的密度高于下區(qū)域18的密度；下區(qū)域18的密度典型地為原始沉積的膜14的密度。上和下區(qū)域內(nèi)的密度可以取決于一些因素而變化，所述因素例如包括應(yīng)力源材料的類型及其厚度以及致密化步驟的條件。典型地，對(duì)于上面例示的應(yīng)力源材料，含氫SiN應(yīng)力源膜的下區(qū)域18具有約2.4gm/cc的密度，而該膜的上區(qū)域20具有約2.6gm/cc的密度。由本發(fā)明的致密化步驟形成的非晶薄膜應(yīng)力源材料16的上區(qū)域20的厚度可以取決于使用的致密化工藝的類型以及在致密化中使用的條件而變化。典型地，由致密化形成的上區(qū)域20的厚度為從約0.5nm至約20nm,更典型地從約1nm至10nm。原始沉積的薄膜應(yīng)力源材料14的致密化可以使用能夠增加層的表面部分的密度的任何技術(shù)來進(jìn)行?？梢杂糜谠黾釉汲练e的薄膜應(yīng)力材料14的應(yīng)力值的致密化工藝包括，但不限于在約500。C或更低的溫度進(jìn)行的等離子體氮化或輻射曝光。優(yōu)選地，在本發(fā)明中通過使用等離子體氮化工藝實(shí)現(xiàn)致密化。當(dāng)采用等離子體氮化以致密化原始沉積的非晶薄膜應(yīng)力源材料14的上部時(shí)，可以采用包括原子氮、分子氮、原子氮離子或它們的結(jié)合的任何含氮等離子體。含氮等離子體得自比如例如N2、NO,NH3、N20或它們的混合物的任何含氮源。如上面指出的，在本發(fā)明中釆用的等離子體氮化工藝在約550。C或更低的溫度實(shí)施，更典型地在從約350。C至約450。C的溫度下實(shí)施。等離子體氮化工藝典型地進(jìn)行從約0.5秒至約200秒的持續(xù)時(shí)間，更典型地進(jìn)行從約5秒至約60秒的持續(xù)時(shí)間。應(yīng)該注意的是超過這里提及的時(shí)間范閨，不會(huì)有應(yīng)力水平的進(jìn)一步的改善。在本發(fā)明的這一點(diǎn)，與原始沉積的膜相比具有增加的應(yīng)力水平的致密化的非晶薄膜應(yīng)力源材料16可以被成形為比如例如間隙壁或襯墊的任何形式，以最大化它對(duì)有用的^:結(jié)構(gòu)的效應(yīng)(即，力的施加)。成形可以由光刻和蝕刻來實(shí)現(xiàn)。在某些實(shí)施例中和如圖2C所示，沉積和致密化步驟可以被重復(fù)任何多次以提供具有非致密化和致密化區(qū)域的交替的層的多層非晶薄膜應(yīng)力源材料。而且，本發(fā)明的步驟可以被多次重復(fù)以提供具有預(yù)定的厚度的具有增加的應(yīng)力值的應(yīng)力源材料。在圖2C中，該結(jié)構(gòu)包括三層致密化薄膜應(yīng)力源材料(16、16A和16B)，每個(gè)具有下非致密化區(qū)域(18、18A和18B)和上致密^匕區(qū)i或(20、20A和20B)。如圖2C中所示的多層非晶薄膜應(yīng)力源材料能被成形為比如例如間隙壁和襯墊的任何形式，以最大化它對(duì)有用的微結(jié)構(gòu)的效應(yīng)(即，力的施加)。同時(shí)，多層致密化非晶薄膜應(yīng)力材料可以可選地用能夠進(jìn)一步增加材料的應(yīng)力值的任何常規(guī)方法處理。應(yīng)該注意的是本發(fā)明的各個(gè)步驟可以原位進(jìn)行而不需要在沉積和致密化步驟之間石皮壞真空，或者可以在沉積和致密化步驟之間或多個(gè)沉積和致密化步驟之間破壞真空。如上面所表明的，本發(fā)明的方法可以用于增加形成于包括其上形成的晶體管的半導(dǎo)體基板的頂上的襯墊材料的應(yīng)力值。例如，這樣的結(jié)構(gòu)在圖3中示出。應(yīng)該注意除了存在包括下非致密化區(qū)域18和上致密化區(qū)域20的本發(fā)明的致密化非晶薄膜應(yīng)力源材料16之外，圖3與圖1相似，。具體地，圖3示出(通過剖面圖)了半導(dǎo)體結(jié)構(gòu)50，該半導(dǎo)體結(jié)構(gòu)包括半導(dǎo)體基板12,該半導(dǎo)體基板12包括由隔離區(qū)56隔離的nFET器件區(qū)域52和pFET器件區(qū)域54。nFET器件區(qū)域52的頂上是包括柵極電介質(zhì)58和用n型摻雜劑摻雜的柵極導(dǎo)體60的nFET56。nFET56還包括位于半導(dǎo)體基板12內(nèi)的源/漏擴(kuò)散區(qū)域62和位于至少柵極導(dǎo)體60的暴露的側(cè)壁上的間隙壁64。pFET器件區(qū)域54包括pFET68,pFET68包括柵極電介質(zhì)58和用p型摻雜劑摻雜的柵極導(dǎo)體60。pFET68的源/漏擴(kuò)散區(qū)域62存在于pFET68的足印處的半導(dǎo)體基板12內(nèi)，且間隙壁64也出現(xiàn)在至少柵極導(dǎo)體60的暴露的側(cè)面上。如所示的，包括區(qū)域18T和20T的拉伸的氮化物襯墊16T存在于nFET器件區(qū)域52內(nèi)，同時(shí)包括區(qū)域18C和20C的壓縮的氮化物襯墊16C存在于pFET器件區(qū)域54內(nèi)。如圖3所示的結(jié)構(gòu)，除了具有比下區(qū)域有更高的密度的上區(qū)域的本發(fā)明的應(yīng)力源材料，使用本領(lǐng)域中公知的常規(guī)的工藝形成。例如，隔離區(qū)56能通過首先經(jīng)由光刻和蝕刻在基板中界定溝槽而形成。蝕刻步驟之后，可以形成可選的溝槽電介質(zhì)襯墊，和此后比如氧化物的溝槽電介質(zhì)被沉積到溝槽中。在溝槽填充之后進(jìn)行比如化學(xué)機(jī)械拋光(CMP)或研磨的平面化工藝。或者，可以使用局部氧化工藝以形成隔離區(qū)。下面，使用任何常規(guī)CMOS工藝，形成在半導(dǎo)體基板12的表面上在nFET器件區(qū)域52和pFET器件區(qū)域54中形成FET。一種方法包括形成包括柵極電介質(zhì)和柵極導(dǎo)體的疊層到半導(dǎo)體基板12的表面上的步驟。柵極電介質(zhì)能由比如氧化的熱工藝或由常規(guī)沉積工藝形成。在本發(fā)明中可以采用的柵極電介質(zhì)包括氧化物、氮化物、氧氮化物或它們的多層。柵極導(dǎo)體由常規(guī)沉積工藝形成。當(dāng)使用多晶硅和SiGe柵極時(shí)，導(dǎo)電材料能由原位摻雜沉積工藝或由沉積和隨后的離子注入形成?？梢允褂米⑷胙赹^莫和不同的離子注入以形成不同導(dǎo)電性的FETs。形成疊層之后，至少4冊(cè)極導(dǎo)體(和可選的柵極電介質(zhì))由光刻和蝕刻圖形化?？梢允褂脽峁に囈栽诿總€(gè)圖形化的柵極區(qū)域周圍形成鈍化層。此后，源/漏擴(kuò)展區(qū)由離子注入和退火形成。下面，側(cè)壁間隙壁由沉積和蝕刻形成，且此后源/漏擴(kuò)散區(qū)由離子注入和退火形成。用于激活上面提及的S/D擴(kuò)展區(qū)的退火步驟可以被省略且激活可以在源/漏區(qū)域的激活中進(jìn)行。在某些實(shí)施例中，側(cè)壁間隙壁可以包括單獨(dú)的本發(fā)明的致密化的非晶應(yīng)力源材料或還有另一種絕緣材料。除了這種技術(shù)，可以使用常規(guī)的柵極放置工藝在半導(dǎo)體基板的表面上形成FETs。上的應(yīng)力源材料可以在在單一的工藝中使用本發(fā)明的步驟被處理?；蛘?，在每個(gè)FET上的應(yīng)力源材料可以在多個(gè)步驟中被處理，其中形成應(yīng)力源材料的過程中，在未保護(hù)區(qū)域中一個(gè)器件區(qū)域之上形成阻擋掩模，然后那個(gè)阻止掩模被除去，且通過在包括本發(fā)明的應(yīng)力源材料的先前未保護(hù)的區(qū)域上形成阻擋掩模，重復(fù)該工藝。致密化之后，使用蝕刻步驟以使應(yīng)力源材料成形為任何期望的形狀。圖4A和4B是比較在張應(yīng)變下(圖4A)和在壓應(yīng)變下(圖4B)本發(fā)明的多層致密化非晶SiN應(yīng)力源材料與多層間斷沉積的現(xiàn)有技術(shù)的薄膜SiN應(yīng)力源材料的曲線圖。發(fā)明的材料標(biāo)示為"本發(fā)明的"，而現(xiàn)有技術(shù)材料標(biāo)示為"現(xiàn)有技術(shù)'，。注意通過各種SiN層的間斷沉積形成SiN膜的現(xiàn)有技術(shù)的方法提供已知的手段以增加應(yīng)力源材料的應(yīng)力值。在這些圖中示出的數(shù)據(jù)表明本發(fā)明的方法提供了進(jìn)一步增加超過使用現(xiàn)有技術(shù)能獲得的SiN的應(yīng)力值的手段。具體地，與在每個(gè)沉積步驟之間沒有受到致密化的類似的多層膜相比，使用本發(fā)明的工藝可以獲得應(yīng)力的70%的增加。對(duì)于拉伸的和壓縮的SiN膜均顯示了增加。使用采用PECVD的本發(fā)明的方法制備了十六層的應(yīng)力SiN膜。此多層結(jié)構(gòu)的每個(gè)SiN層具有10-10000埃的厚度，且在每次沉積之間SiN膜受到使用活性氮的致密化處理，即等離子體氮化。膜的X射線反射(XRR)數(shù)據(jù)示出每個(gè)單獨(dú)的層由兩個(gè)區(qū)域組成(下區(qū)域和具有比下區(qū)域更高的密度的上區(qū)域)。下面的表1總結(jié)了上區(qū)域的密度。顯然，活性氮處理導(dǎo)致顯著致密的頂膜。上區(qū)域的厚度估計(jì)在15-25埃之間。處理的優(yōu)化的持續(xù)時(shí)間為從10到60秒。超過這個(gè)時(shí)間范圍的處理的增加不會(huì)產(chǎn)生上區(qū)域的密度的任何實(shí)質(zhì)的增加，也不會(huì)增加膜的厚度和應(yīng)力值。表1:XRR數(shù)據(jù)<table>tableseeoriginaldocumentpage14</column></row><table>,鄉(xiāng)、巧升H迅夭犯"Cj^^升,-仏丌、ffi和描述，本領(lǐng)^或的神支術(shù)人員可以理解的是，在不偏離本發(fā)明的精神和范圍的情況下，可以在形式和細(xì)節(jié)上做出的前述的或其它改變。因此，本發(fā)明旨在不被限于所描述和圖示的精確的形式和細(xì)節(jié)，而只要落在所附的權(quán)利要求的范圍內(nèi)。工業(yè)實(shí)用性本發(fā)明可用于半導(dǎo)體器件的制造。更特別地，本發(fā)明提供在非晶薄膜應(yīng)力源中的增加的應(yīng)力水平。提供有這種導(dǎo)致應(yīng)力的材料的半導(dǎo)體器件示出顯著更好的性能，這對(duì)CMOS電路非常重要。權(quán)利要求1.一種增加沉積的應(yīng)力源材料的應(yīng)力水平的方法，包括在基板(12)的至少一表面上形成非晶膜應(yīng)力源的第一部分(16)，所述第一部分(16)具有確定第一應(yīng)力值的第一狀態(tài)的機(jī)械應(yīng)變；以及致密化所述非晶膜應(yīng)力源材料的第一部分(16)以使得所述第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而增加了所述第一應(yīng)力值。2.如權(quán)利要求1所述的方法，其中所述的形成和致密化的步驟被重復(fù)任何多次以提供具有預(yù)定厚度的多層應(yīng)力源材料。3.如權(quán)利要求l所述的方法，其中所述非晶膜應(yīng)力源材料包括氮化物、氧化物或金屬。4.如權(quán)利要求3所述的方法，其中所述非晶膜應(yīng)力源材料進(jìn)一步包含氫。5.如權(quán)利要求1所述的方法，其中所述非晶膜應(yīng)力源材料包括SiN或含氫的SiN。6.如權(quán)利要求1所述的方法，其中所述的第一狀態(tài)的機(jī)械應(yīng)變是拉伸的。7.如權(quán)利要求l所述的方法，其中所述第一狀態(tài)的機(jī)械應(yīng)變是壓縮的。8.如權(quán)利要求1所述的方法，其中形成所述非晶應(yīng)力源材料包括在約55CTC或更低的溫度下進(jìn)行的沉積工藝。9.如權(quán)利要求8所述的方法，其中所述的沉積工藝包括化學(xué)氣相沉積、等離子增強(qiáng)化學(xué)氣相沉積或快速熱化學(xué)氣相沉積中的一種。10.如權(quán)利要求9所述的方法，其中所述沉積工藝是等離子體增強(qiáng)化學(xué)氣相沉積。11.如權(quán)利要求l所述的方法，其中所述的致密化包括等離子體氮化或輻射曝光中的一種。12.如權(quán)利要求11所述的方法，其中所述致密化包括在含氮等離子體存在下在約550。C或更低的溫度進(jìn)行的等離子體氮化。13.如權(quán)利要求12所述的方法，其中所述含氮等離子體包括原子氮、分子氮或原子氮離子中的一種。14.如權(quán)利要求12所述的方法，所述等離子體氮化進(jìn)行約從0.5到約200秒的持續(xù)時(shí)間。15.如權(quán)利要求l所述的方法，其中所述的致密化形成所述非晶膜應(yīng)力源材料(16)的上區(qū)域(20)和下區(qū)域(18)，所述的上區(qū)域(20)具有與所述的下區(qū)域(18)相比更高的密度。16.如權(quán)利要求15所示的方法，其中所述的上區(qū)域具有從約1到約50腿的厚度。17.如權(quán)利要求l所述的方法，還包括將所述致密化的非晶應(yīng)力源膜材料成形。18.—種增加原始沉積的應(yīng)力源材料的應(yīng)力水平的方法，包括在基板的至少一表面上通過等離子體增強(qiáng)化學(xué)氣相沉積形成非晶膜應(yīng)力源材料的第一部分，所述第一部分具有確定第一應(yīng)力值的第一狀態(tài)的機(jī)械應(yīng)變，以及在約55CTC或更低的溫度通過等離子氮化致密化所述非晶膜應(yīng)力源材料的第一部分以使得所述第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而增加了所述第一應(yīng)力值。19.如權(quán)利要求18所述的方法，其中所述形成和致密化的步驟被重復(fù)任何多次以提供具有預(yù)定的厚度的多層應(yīng)力源材料。20.如權(quán)利要求18所述的方法，其中所述非晶膜應(yīng)力源材料包括氮化物、氧化物或金屬。21.如權(quán)利要求20所述的方法，其中所述非晶膜應(yīng)力源材料還包含氫。22.如權(quán)利要求18所述的方法，其中所述非晶膜應(yīng)力源材料包括SiN或含氫的SiN。23.如權(quán)利要求18所述的方法，其中所述第一狀態(tài)的機(jī)械應(yīng)變是拉伸的。24.如權(quán)利要求18所述的方法，其中所述第一狀態(tài)的機(jī)械應(yīng)變是壓縮的。25.如權(quán)利要求18所述的方法，其中所述的等離子體氮化在含氮等離子體的存在下進(jìn)行，該含氮等離子體包括原子氮、分子氮或原子氮離子中的一種。26.如權(quán)利要求18所述的方法，其中所述等離子體氮化進(jìn)行從約0.5到約200秒的持續(xù)時(shí)間。27.如權(quán)利要求18所述的方法，其中所述致密化形成所述非晶膜應(yīng)力源材料的上區(qū)域和下區(qū)域，所述上區(qū)域具有與所述下區(qū)域相比更高的密度。28.如權(quán)利要求27所述的方法，其中所述上區(qū)域具有從約1到約50nm的厚度。29.如權(quán)利要求l所述的方法，還包括將所述致密化的非晶應(yīng)力源膜材料成形。30.—種形成半導(dǎo)體結(jié)構(gòu)的方法，包括提供包括由隔離區(qū)隔離的至少一個(gè)nFET器件區(qū)域和至少一個(gè)pFET區(qū)域的半導(dǎo)體基板，nFET器件區(qū)域包括至少一個(gè)nFET，pFET器件區(qū)域包括至少一個(gè)pFET;在所述半導(dǎo)體基板的至少一表面和所述nFET和pFET的頂上形成非晶膜應(yīng)力源材料的第一部分，所述第一部分具有確定第一應(yīng)力值的第一狀態(tài)的才幾才成應(yīng)變；以及致密化所述非晶膜應(yīng)力源材料的第一部分以使得所述第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而增加了所述第一應(yīng)力值。全文摘要提供了一種通過改良應(yīng)力源的內(nèi)部結(jié)構(gòu)增加非晶薄膜應(yīng)力源的應(yīng)力水平的方法。該方法包括首先在基板(12)的至少一表面上形成非晶膜應(yīng)力源材料的第一部分(14)，所述第一部分(18)具有確定第一應(yīng)力值的第一狀態(tài)的機(jī)械應(yīng)變。該形成步驟之后，非晶膜應(yīng)力源材料的第一部分被致密化(20)以使得第一狀態(tài)的機(jī)械應(yīng)變沒有被實(shí)質(zhì)地改變，而增加了該第一應(yīng)力值。在某些實(shí)施例中，形成和致密化的步驟被重復(fù)任何多次(20、20A、20B)以獲得預(yù)定的和期望的應(yīng)力源的厚度。文檔編號(hào)H01L21/26GK101584025SQ200680010740公開日2009年11月18日申請(qǐng)日期2006年3月29日優(yōu)先權(quán)日2005年4月1日發(fā)明者奧利格·格盧申科夫,瑛李,邁克爾·P·貝爾揚(yáng)斯基,阿努帕馬·馬利卡朱南申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司