虛擬體接觸的三柵極的制作方法

文檔序號：7222769閱讀：215來源：國知局

專利名稱：虛擬體接觸的三柵極的制作方法
技術領域：
本發(fā)明的實施例通常涉及半導體器件，更具體而言，涉及場效應晶體管(FET)器件。
技術背景混合取向技術(HOT )提供用于PFET反型層的表面和用于NFET反型層的表面。實現(xiàn)HOT技術的低成本方法導致FET的一種類型的器件體被氧化物所隔離(絕緣體上硅(SOI))，而另一種被物理連接到體晶片。在HOT中已經(jīng)示出了三柵極器件，但是通常缺少闊值電壓(Vt)調(diào)節(jié)方法。由于設計需要控制寬度和高度以保證完全耗盡以及控制短溝道效應，因此在體硅上設定三柵極器件中的鰭片高度通常是關鍵的。為了擴展互補金屬氧化物半導體(CMOS)技術的縮放超過65nm節(jié) 點，提出了三柵極技術。此外，已經(jīng)介紹了提供結隔離或氧化物隔離的鰭片(Fin)FET的體鰭片F(xiàn)ET集成方案。而且，隨著器件尺寸的物理減小，由于在單獨的器件中摻雜劑的波動，通過摻雜控制閾值電壓變得越來越無效。此外，Vt控制逐漸成為進一步縮放CMOS器件的主要障礙。因此，仍然需要這樣的器件，該器件能夠更好地控制FET器件的閾值電壓。發(fā)明內(nèi)容考慮到上述情況，本發(fā)明的實施例提供了一種場效應晶體管(FET), 包括襯底；硅鍺(SiGe)層，在所述村底之上；半導體層，在所述SiGe 層之上并鄰近所述SiGe層；絕緣層，鄰近所述襯底、所述SiGe層、以及所述半導體層；第一柵極結構對，鄰近所述絕緣層；以及第二柵極結構，在所述絕緣層之上。優(yōu)選地，所述絕緣層鄰近所述SiGe層的側表面和所述半導體層的上表面、所述半導體層的下表面、以及所述半導體層的側表面。優(yōu)選地，所述SiGe層包括碳。優(yōu)選地，所述第一柵極結構對基本上相對于所述第二柵極結構是橫向的。此外，所述第一柵極結構對被所述絕緣層包圍。本發(fā)明的另一實施例提供了一種集成電路，其包括襯底；硅鍺(SiGe) 層，鄰近所述村底；第一場效應晶體管(FET)，鄰近所述襯底；以及第二 FET,鄰近所述SiGe層，其中所述第一 FET包括鰭片F(xiàn)ET和三柵極結構中的任何一種，其中所述第二FET包括鰭片F(xiàn)ET和三柵極結構中的任何一種，以及其中所述第一FET包括半導體層，在所述襯底之上；絕緣層，在所述半導體層之上；介質(zhì)層，在所述半導體層之上；以及多晶硅層，在所述介質(zhì)層和所述絕緣層之上。此外，所述第二FET包括半導體層，在所述SiGe層之上；介質(zhì)層，在所述半導體層之上并鄰近所述SiGe 層；以及多晶硅層，在所述介質(zhì)層之上并鄰近所述SiGe層。此外，所述 SiGe層包括碳。所述集成電路還包括在所述襯底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述SiGe層。此外，所述集成電路還包括在所述襯底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述半導體層。本發(fā)明的另一方面提供了一種晶體管，其包括硅襯底；硅鍺(SiGe) 層，在所述^ 圭襯底之上；第一場效應晶體管(FET)，在所述硅襯底之上；以及第二 FET，其接觸所述SiGe層，其中所述第一 FET優(yōu)選包括鰭片 FET和三柵極結構中的任何一種，以及其中所述第二 FET優(yōu)選包括部分耗盡的FET結構。優(yōu)選地，所述第一FET包括半導體層，在所述硅襯底之上；絕緣層，在所述半導體層之上；介質(zhì)層，在所述半導體層之上；以及多晶硅層，在所述介質(zhì)層和所述絕緣層之上。此外，所述第二FET包括半導體層，在所述SiGe層之上；介質(zhì)層，在所述半導體層之上并鄰近所述SiGe層；以及多晶硅層，在所述介質(zhì)層之上并鄰近所述SiGe層。同樣，所述SiGe層優(yōu)選地包括碳。優(yōu)選地，所述晶體管還包括在所述村底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述SiGe層。同樣，所述晶體管還包括在所述襯底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述半導體層。優(yōu)選地，所述晶體管還包括在所述第一FET與所述硅村底之間的絕緣層。此外，所述晶體管包括在所述絕緣層中的空間電荷區(qū)域。此外，所述晶體管優(yōu)選還包括在所述第二 FET與所述硅襯底之間的體區(qū)域，所述體區(qū)域相對于所述SiGe層基本上是平面的。優(yōu)選地，所述晶體管還包括在所述體區(qū)域中的中性區(qū)域。此夕卜，所述第一 FET優(yōu)選包括第一寬度和所述第二 FET包括第二寬度，其中所述第二寬度大于所述第一寬度。本發(fā)明的另一實施例提供了一種制造場效應晶體管(FET)的方法，其中所述方法包括在襯底之上形成珪鍺(SiGe)層；在所述SiGe層之上并鄰近所述SiGe層淀積半導體層；鄰近所述襯底、所述SiGe層、以及所述半導體層配置絕緣層；鄰近所述絕緣層設置第一柵極結構對；以及在所述絕緣層之上形成第二柵極結構，其中所述配置包括鄰近所述SiGe層的側表面和所述半導體層的上表面、所述半導體層的下表面、以及所述半導體層的側表面形成所述絕緣層。優(yōu)選地，所述配置包括用所述絕緣層包圍所述第一柵極結構對。本發(fā)明的另一方面提供了一種制造晶體管的方法，其中所述方法包括在硅襯底之上形成硅鍺(SiGe)層；在所述硅襯底之上配置第一場效應晶體管(FET);以及使第二FET接觸到所述SiGe層。其中所述配置優(yōu)選地包括使所述第一 FET接觸到所述硅襯底，以及其中所述配置優(yōu)選地包括在所述硅襯底之上形成半導體層；在所述半導體層之上形成絕緣層；在所述半導體層之上形成介質(zhì)層；以及在所述介質(zhì)層和所述絕緣層之上形成多晶硅層。優(yōu)選地，這樣形成所述第二FET:在所述SiGe層之上設置半導體層；在所述半導體層之上并鄰近所述SiGe層設置介質(zhì)層；以及在所述介質(zhì)層之上并鄰近所述SiGe層設置多晶硅層。所述方法還包括在所述第一 FET與所述襯底之間以及在所述第二 FET與所述襯底之間形成絕緣層。此外，所述方法還包括配置所述第一FET具有第一寬度以及配置所述第二FET具有第二寬度，其中所述笫二寬度大于所述第一寬度。當結合下列描述和附圖考慮時，將更好了解和理解本發(fā)明的實施例的這些和其它方面。然而，應該理解，以示例的方式給出了下列描述而不是限制，所述描述示出了本發(fā)明的優(yōu)選的實施例和其眾多的具體細節(jié)?？梢?在本發(fā)明的實施例的范圍內(nèi)做出很多改變和修改而不背離其精神，并且本發(fā)明的實施例包括所有這樣的修改。

參考附圖，通過下列詳細的描述將更好地理解本發(fā)明的實施例，其中圖l到8(B)示例了根據(jù)本發(fā)明的第一實施例的集成電路的連續(xù)的制造示意圖；圖9到14示例了根據(jù)本發(fā)明的第二實施例的集成電路的連續(xù)的制造示意圖；圖15到23示例了根據(jù)本發(fā)明的第三實施例的集成電路的連續(xù)的制造示意圖；以及圖24到35(B)示例了根據(jù)本發(fā)明的第四實施例的集成電路的連續(xù)的制造示意圖。
具體實施方式
參考在附圖中示例并在下列描述中所詳述的非限制性實施例，更充分地闡述了本發(fā)明的實施例及其各種特征和有利的細節(jié)。應該注意，附圖中的特征不必按比例繪制。省略了公知的部件和處理技術的描述以避免不必要地模糊本發(fā)明的實施例。這里使用的實例僅僅旨在有助于理解實踐本發(fā) 明的實施例的方法，以及進一步使本領域的技術人員能夠實踐本發(fā)明的實施例。因此，不應將實例解釋為限制本發(fā)明的實施例的范圍。如上所述，在FET器件中仍需要一種能夠更好地控制閾值電壓的器件。本發(fā)明的實施例通過提供具有三柵極配置的自對準體接觸SiGe基器件的結構實現(xiàn)了這一點?，F(xiàn)在參考附圖，更具體而言參考圖l到圖35(B) 示出了本發(fā)明的優(yōu)選實施例，其中相似的參考符號表示所有附圖中的相應的特征。圖1到圖9(B)示例了本發(fā)明的第一實施例。首先，如在圖1中所示，首先從具有優(yōu)選約200到500fim厚度的半導體(例如，硅)晶片101開始，形成本發(fā)明的第一實施例的結構。優(yōu)選地，晶片101包括具有{100}晶體取向的體硅。之后，在約550°C的優(yōu)選的生長溫度下，使用分子束外延(MBE )、原子層淀積(ALD)、或化學氣相淀積(CVD)技術，在硅晶片101上外延生長硅鍺(SiGe)層的層103例如，(p型SiGe層)，可選地具有碳。例如，可以將按重量的高至1 %的碳增加到SiGe層以減輕SiGe層103中的應變。優(yōu)選地，SiGe層具有約15到50nm的厚度。接下來，4吏用公知的MBE或CVD技術在SiGe層103之上外延生長另一硅層105。優(yōu)選地，硅層105包括這樣的硅，其具有{100}晶體取向和優(yōu)選約7到50mn范圍的厚度。對于隨后形成的溝道，{100}硅的使用使得能夠使用高遷移率的平面。接下來，如在圖2中所示，通過蝕刻上硅層105，然后使用相對于硅選擇性地蝕刻暴露的SiGe層103的蝕刻，并停止在下硅層101上，來限定三柵極體?？梢允褂眠m用于金屬氧化物半導體(MOS) 器件的等離子體蝕刻、反應離子蝕刻(RIE)、濕法蝕刻或任何其它公知的蝕刻方法，完成該蝕刻工藝。之后，使用各向同性蝕刻技術，例如選擇性蝕刻或通過氧化SiGe比氧化硅的速率更大的約600。C的熱氧化，隨后是各向同性Si02蝕刻，選擇性地去除SiGe層103的端部以底切(undercut) 剩余的頂珪區(qū)域105。如圖3中所示例，使用高溫氧化，優(yōu)選約900°C，在器件之上熱生長犧牲氧化物107。接下來，如在圖4和5中所示，使用濕法蝕刻，優(yōu)選緩沖的氫氟酸(HF)溶液，去除氧化物層107，并生長或淀積柵極質(zhì)量介質(zhì) 109a。該介質(zhì)109a包括二氧化硅或氮化的二氧化硅、或任何高k介質(zhì)例如硅酸鉿、二氧化鉿等。如在圖6 (A)和6 (B)中所示，使用保形淀積方法例如CVD淀積多晶硅層111，其將形成最終的三柵極器件的體柵極。優(yōu)選多晶硅層111具有足夠的厚度以完全填充底切上硅區(qū)域105的區(qū)域，因此優(yōu)選具有約6與200nm之間的厚度。接下來，通過例如旋涂(spin-on)和回蝕刻工藝在多晶硅層111上淀積并平坦化抗蝕劑120，直到暴露在珪體區(qū)域105之上的多晶硅層111的部分的頂。然后通過常規(guī)光刻工藝構圖抗蝕劑120。之后，進行各向異性RIE工藝以蝕刻部分的多晶硅111和氧化物層 109a從而分別暴露下硅層101和上硅層105。錨定(anchoring) SiGe層 103的側面的多晶硅111的剩余部分作為器件的體柵極，被抗蝕劑120所保護的多晶硅lll的剩余部分作為器件的接觸區(qū)域。如在圖7中示例的，隨后通過熱氧化和/或氮化暴露的珪表面或通過CVD或ALD技術淀積高k 介質(zhì)，在器件的暴露的部分之上生長第三介質(zhì)層109b。介質(zhì)層109a優(yōu)選具有約在1與50nm之間的厚度，并與圍繞多晶硅體柵極區(qū)域lll的區(qū)域中的介質(zhì)層109a保形地融合。此外，氧化物層109b作為用于器件的最終的場效應晶體管(FET)部分的柵極氧化物。然后，如在圖8(A)和8(B) 中示例的，通過在氧化物層109b之上淀積(例如，使用CVD)多晶硅層 113構建FET柵極以產(chǎn)生三柵極結構(兩個體柵極111和FET柵極113 )。多晶硅層113優(yōu)選具有至少兩倍于鰭片(硅區(qū)域105)的高度的高度。此外，使用公知的工藝在器件150上形成源極/漏極接觸112、主柵極接觸116、以及體柵極接觸114 。本發(fā)明的第一實施例提供了有效的、廉價的三柵極半導體結構150和用于在體硅晶片101上制造的方法。本發(fā)明的第一實施例提供選通的體接觸114，該選通的體接觸114通過提供蝕刻停止材料，該蝕刻停止材料4吏鰭片105的高度基本上不依賴于精確的硅蝕刻時間，來提供對體硅101上的三柵極鰭片高度的良好的控制。此外，選通的體接觸114允許三柵極鰭片105使電荷注入到體內(nèi)，這使得Vt能夠根據(jù)需要改變，也允許體電勢動態(tài)的改變，或"浮置(float)"。因此，可以通過^f吏用比閾值電壓更正 (positive )的電壓(在n型FET的情況下，或者對于p型FET則相反) 選通體接觸114"關斷"，避免有害的體效應例如Vt對襯底偏壓的依賴，溝道驅動的損耗。具體而言，僅當體接觸柵極114低于閾值電壓時，在該點處被體接觸柵極111圍繞的體接觸114是堆積的并變得導電(對于p型三柵極FET 則相反的情況是正確的)，從襯底101到三柵極FET體111的體接觸才是電連續(xù)的。因此，在一個結構中獲得了用于優(yōu)化操作的靈活性。因此，器件150至少部分地被施加到半導體材料的電場效應所隔離。因此，本發(fā)明的第一實施例提供體三柵極鰭片105與襯底101的隔離具有(l)良好控制的鰭片高度，這對于三柵極中的Vt控制是關鍵的，(2) 體寄生溝道的良好控制的隔離(未示出)，以及(3)通過將截止電壓施加到隔離柵極113而選擇性地"浮置"三柵極器件的體的機會。在圖9到14中示例的本發(fā)明的第二實施例中，形成在第一實施例中所提供的包括晶片101、 SiGe層103、以及珪層105的相同的基礎襯底。之后，如在圖9中所示，構圖在硅層105之上的第一掩埋106a以暴露下面的硅層105的一部分。使用公知的離子注入技術形成深注入阱區(qū)域108。例如，阱區(qū)域108可以作為器件的最終的p阱區(qū)域。依賴于離子注入?yún)?shù)，可選地阱區(qū)域108可以作為器件的最終的n阱區(qū)域。接下來，如在圖10 中所示，在硅層105之上淀積硬掩模110,并且硬掩模110可以具有約在5 與50nm之間的厚度。硬掩模110優(yōu)選包括二氧化硅和/或氮化硅，并且優(yōu) 選使用氧化/氮化或CVD技術形成硬掩模110。之后，在硬掩模層110之上形成第二掩模106b，如在圖10中所示，選擇性地向下蝕刻在硬掩模110之上的部分掩模106b和下面的硬掩模110 到下面的硅層105的層。接下來，在剝離第二掩模106b之后，如在圖11 中所示，進行另一蝕刻工藝以去除硅層105的暴露的區(qū)域，暴露部分SiGe 層103。圖11中的左邊的鰭片105通常將變?yōu)槠骷腘FET部分，而圖 11中的右邊的鰭片205通常將變?yōu)槠骷腜FET部分。當然，本領域的技術人員可以容易地認識到，當初始注入阱區(qū)域時，依靠初始的離子注入?yún)?數(shù)，可以翻轉NFET和PFET部分(即，右邊的鰭片205變?yōu)镹FET而左邊的鰭片105變?yōu)镻FET)。還可以進行可選的氧離子注入工藝(通常由圖11中的向下的箭頭所表示)。接下來，如在圖12中所示，使用緩沖的HF或RIE,蝕刻硬掩模層110的剩余的區(qū)域，并在器件的暴露的部分之上形成氧化物層112。在約 600。C的氧化環(huán)境中形成氧化物層112，該氧化環(huán)境以超過氧化Si的速率的大大增強的速率氧化SiGe。如在圖13中所示，使用CVD技術在器件之上淀積多晶硅層114,多晶硅層114優(yōu)選具有約12與150nm之間的厚度，或約兩倍于三柵極鰭片105、 205的高度，并平坦化多晶硅層114。之后，如在圖14中所示，使用公知的技術選擇性地構圖和蝕刻多晶硅層114以產(chǎn) 生三柵極結構160。三柵極結構160包括半導電鰭片105、205、在鰭片105、 205的頂、左和右側面上的溝道平面(未示出)、在溝道平面上的柵極介質(zhì)112、以及鄰近柵極介質(zhì)區(qū)域112的柵極電極114。本發(fā)明的第二實施例提供了一種結構和方法，該結構和方法能夠以提供鰭片高度的精確控制的方式提供三柵極CMOS器件的Vt的電設定。由硅區(qū)域105的厚度給出鰭片105、 205的高度，這可以通過SiGe層103的選擇性蝕刻/氧化特性實現(xiàn)。此外，對三柵極結構，鰭片105、 205的寬度相對于鰭片105、 205的高度的比率優(yōu)選為在2:1與l:2之間的比率。此外，可以將電壓施加到逆行(retrograde)阱108以改變或控制Vt。在圖15到23中示例了本發(fā)明的第三實施例。提供了混合SOI基礎襯底，包括具有第一表面取向的硅襯底101、掩埋氧化物區(qū)域，103、以及具有笫二表面取向的硅區(qū)域105。優(yōu)選地，襯底101將具有{100}的表面取向以及第二表面區(qū)域105將具有{110}的表面取向，雖然可以是相反的、以及其它的組合。之后，如在圖15中所示，在硅層105之上依次淀積二氧化硅 (Si02)層100和氮化硅(Si3N4)層106。 Si()2層100優(yōu)選具有約在5與 50nm之間的厚度，同時SbN4層106優(yōu)選具有約在5與50nm之間的厚度。接下來，如在圖16中所示，進行選擇性蝕刻工藝以去除部分掩埋氧化物層 103、硅層105、 Si02層100、以及Si3N4層106，從而暴露部分下面的襯底層101。如在圖17中所描述的，在SiGe層103、珪層105、 Si02層100、以及 S^N4層106的剩余的層所組成的疊層的兩側面上形成犧牲側壁間隔物 102。這些間隔物包括CVD 二氧化硅或氮化硅，并優(yōu)選具有約4與60nm之間的寬度?？梢詫缺陂g隔物102形成到這樣的高度，該高度僅低于 SisN4層106的上高度。接下來，在暴露的襯底101之上外延生長具有優(yōu)選約在5與50nm之間的厚度的薄SiGe層107，接著外延生長硅層104，通常向到達硅層105的高度，如在圖18中所示。硅層104的厚度優(yōu)選為在約 3與50nm之間，并包括具有與襯底100相同晶體取向的硅。之后，如在圖19中所示，使用化學機械拋光和/或RIE回蝕刻，通過蝕刻Si02層100、 SisN4層106以及側壁間隔物102的上部平坦化該結構。接下來，在珪層104中形成n阱注入?yún)^(qū)域112，如在圖20中所示例的，該n阱注入?yún)^(qū)域延伸到襯底層101中并圍繞側壁間隔物102以及在SiGe 層103之下。接下來，使用光致抗蝕劑構圖三柵極鰭片區(qū)域104、 105，并如圖21中所示例，進行選擇性蝕刻工藝以產(chǎn)生來自硅層104和硅層105 的鰭片。當其深度延伸到底部SiGe層103時鰭片蝕刻可以被停止，由此鰭片104同樣將延伸到SiGe區(qū)域107。接著，在約600。C的溫度下使用 02選擇性地氧化暴露的SiGe。使用緩沖的HF蝕刻去除在該氧化工藝期間在暴露的鰭片側壁及其頂部上生長的少量的二氧化硅，而使大部分的氧化的SiGe區(qū)域保持完整。如在圖22中所描述的，通過熱氧化/氮化來形成硅氧氮化物和/或使用 ALD或CVD技術來形成圍繞硅層104、 105中的每一個硅層的高k材料，來淀積柵極介質(zhì)材料116。材料116的厚度優(yōu)選約在1與50nm之間。在該工藝之后，在器件之上淀積多晶硅層118，并選擇性地構圖和蝕刻該多晶硅118以形成柵極電極。在圖23中示出的弱可選的(slightly alternative) 實施例中，與n阱注入?yún)^(qū)域120—起形成p阱注入?yún)^(qū)域119。通常，根據(jù) 本發(fā)明的第三實施例，可以在體p型硅層101中形成n阱區(qū)域112(圖22)。可選地，可以在體p型硅層101中形成n帶隔離的p阱注入?yún)^(qū)域119。仍然可選地，可以在體n型硅層中形成p阱注入?yún)^(qū)域(未示出)。本領域的技術人員可以容易地理解，可以互換n阱112、 120與p阱區(qū)域119。在又一可選的實施例中，SOI層101包括具有{110}晶體取向的硅，其中器件170 的PFET部分在器件170的體珪部分中，而器件170的NFET部分在SOI層101中。根據(jù)圖15到23，通常通過器件的左邊的部分限定器件170的體部分。在所有這些實施例中，通過使用常規(guī)光刻構圖抗蝕劑在希望的阱處形成開口，以及4吏用n型或p型種(species)的離子注入，形成描述的阱。在n帶的情況下，可以使用與注入p阱所使用的掩模相同的掩模，以較高的能量注入n帶，由此與p阱(p型)種(典型地，硼)相比更深地注入n帶(n型)種(典型地，砷)。通常，本發(fā)明的第三實施例提供了一種HOT三柵極器件170,其具有在SOI層lOl中的一個器件和在體區(qū)域中的另一個器件，并使得電閾值電壓控制變得可行。這分別地提供了低成本的混合阱和背柵極方解決案以電地通過阱偏置和背柵極偏置改變Vt。在掩埋氧化物103之下的阱區(qū)域112、 119是用于三柵極體105的有效的背柵極。由于當摻雜較低時，摻雜波動對Vt變化的影響較小，以及由于使用合適的阱和背柵極偏置可以電校正工藝導致的Vt改變，因此通過電控制設定Vt能夠對摻雜較小的依賴，由此得到較好控制的器件Vt。在圖24到35 (B)中示例了本發(fā)明的第四實施例。形成與在第一、以及第二實施例中所提供的相同的基礎襯底，其包括體晶片101 、 SiGe層103 、以及硅層105。如第三實施例，如在圖24中所示，在硅層105之上依次淀積SiCh層100和SisN4層106。 Si02層100的厚度優(yōu)選約在5與50nm之間，同時優(yōu)選Si3N4層106的厚度在約5與50nm之間。接下來，在Si3N4 層106之上淀積并選擇性地構圖光致抗蝕劑掩模122。接下來，可選地，如在圖25中所示，進行選擇性蝕刻工藝以去除部分Si()2層100和Si3N4 層106，從而暴露下面的襯底層105的部分。之后，剝離光致抗蝕劑掩模122并回蝕刻SK)2層100以便如圖26中所示去除SK)2層100的端部。接下來，如在圖27中所示例的，使用公知的蝕刻工藝去除Si;jN4層106。如在圖28中所示，在未被Si02層IOO保護的區(qū)域中蝕刻該結構，以^_在暴露的區(qū)域中向下去除上硅層105和下面的 SiGe層103至下面的硅襯底層101的頂表面，由此產(chǎn)生一個鰭片結構128 和臺面結構129。圖29示例了在SiGe層103的選擇性回蝕刻之后產(chǎn)生的結構。該蝕刻具有充分的持續(xù)時間以完全底切鰭片128，但不足以底切臺面129。通過源極/漏極區(qū)域144支撐在圖29中示出的器件的左手的鰭片結構128，因為它們在圖29和30中示出的視圖的平面外，所以用非雜亂的線描述源極/漏極區(qū)域144。接下來，選擇性地剝離去除Si02層100，通過在圖29中的左邊的鰭片結構128之上構圖可選的掩模(未示出)，并去除在較寬的鰭片結構129 (圖29中的右邊的鰭片結構129)之上的Si()2層100。如果在剝離Si02 層100的期間掩蔽鰭片128，那么將僅僅在結構128的側面選通鰭片128。如果不掩蔽鰭片128，那么還可以選通頂表面而且鰭片可以形成三柵極晶體管。在圖30中示例了產(chǎn)生的器件。接下來，在圖31中所示的整個結構之上淀積優(yōu)選包括氮化硅或氧化硅的保形間隔物125。該間隔物優(yōu)選為約 2.5到3.5倍的鰭片129的寬度。之后，如在圖32中所示，進行定向蝕刻工藝，由此產(chǎn)生這樣的間隔物125,除了在圖32中的左邊的鰭片結構128 和右邊的鰭片結構129中的硅層105之下的區(qū)域之外該間隔物125的其它區(qū)域均被去除。接下來，如在圖33中所示，在鰭片結構128、 129之上淀積柵極介質(zhì) 層130?？梢允褂醚趸?或氮化形成硅氧氮化物和/或使用CVD/ALD形成高k介質(zhì)，來形成介質(zhì)層130。優(yōu)選地，層130的厚度約在1與5nm之間。接下來，如在圖34中所示，在器件之上淀積多晶硅層132并在對應的鰭片結構128和臺面結構129之上選擇性地蝕刻該多晶硅層132以形成柵極電極。優(yōu)選地，多晶硅層132大于兩倍的鰭片128、 128的高度。分別在圖35(A)中示出的器件180的鰭片和臺面結構128、 129中的每一個中形成空間電荷區(qū)域134。歸因于這樣的柵極電極132的電影響，其排斥在晶體管的體內(nèi)的多數(shù)電子載流子，區(qū)域134變?yōu)?空間帶電的"。通常，鰭片結構128是完全耗盡的鰭片F(xiàn)ET或三柵極器件，而臺面結構 129是部分耗盡的體接觸的體FET器件。結構128是以柵極電極可以耗盡整個鰭片(或體)的多數(shù)載流子的足夠小的體積制造的，使得結構128成為所謂的"完全耗盡器件"，相反對于臺面結構129,由于SiGe/Si層103/101鄰進硅層105,該臺面結構129具有很大的體積，柵極電極132僅僅可以有效地耗盡器件的體的一部分的多數(shù)載流子，因此臺面結構129稱為"部分耗盡"。此外，根據(jù)公知的工序，在器件180中注入阱區(qū)域(未示出)以形成PFET和NFET結構。圖35 ( B )示例了圖35 (A)的器件180的頂視圖，進一步示例了鰭片結構128的源極/漏極區(qū)域146a和鰭片結構129的源極/漏極區(qū)域146b，以及每一個鰭片128、 129的各自的多晶硅柵極區(qū)域 132。本發(fā)明的第四實施例以低成本、低電容工藝的提供了絕緣體隔離的鰭片F(xiàn)ET或三柵極器件128，以及具有體接觸的體、部分耗盡的FET129。因此，本發(fā)明的第四實施例提供了體三柵極鰭片105與襯底101的隔離和良好控制的鰭片高度，其是控制三柵極結構的Vt的關鍵，以及提供了體寄生溝道的良好控制的隔離。依賴SiGe層103精確地控制鰭片的高度，其允許在SiGe層103之上構建等于硅層105的厚度的鰭片高度。此外，部分耗盡的FET129可以具有這樣的Vt，該Vt可以通過將電偏置施加到 FET129的襯底101來進一步調(diào)節(jié)。為了在體襯底101上產(chǎn)生鰭片F(xiàn)ET和 /或三柵極，本發(fā)明的第四實施例利用了基于SiGe的體集成。通過增加SiGe 層103的限制的選擇性的回蝕刻，隨后是薄氧化物填充工藝，本發(fā)明的第四實施例獲得了氧化物隔離的鰭片和體連接的FET?？梢詫⒈景l(fā)明的幾個實施例形成到集成電路芯片中。制造者可以以原料晶片的形式(也就是，作為具有多個未封裝芯片的單一晶片)如棵芯片或者以封裝的形式分發(fā)產(chǎn)生的集成電路芯片。在后一種情況中，在單芯片封裝(例如具有附加到主板或者其它較高級載體的引線的塑料載體)中或者在多芯片封裝(例如具有單或雙表面互連或者掩埋互連的陶瓷載體)中安裝芯片。在任何情況中，然后將所述芯片與其它芯片、分立電路元件、和/或其它信號處理設備集成，作為(a)中間產(chǎn)品例如主板或者(b)最終產(chǎn)品的一部分。最終產(chǎn)品可以為包括集成電路芯片的任何產(chǎn)品，從玩具和其它低端應用到具有顯示器、鍵盤或者其它輸入設備以及中央處理器的高級計算機產(chǎn)品。特定的實施例的上述描述完整地揭示了本發(fā)明的實施例的通常本質(zhì)，因而其他人可以通過采用現(xiàn)有知識容易地修改特定的實施例和/或使特定的實施例適應各種應用而不背離基本的構思，因此，應該并希望在公開的實施例的等價物的意義和范圍內(nèi)理解這樣的適應和修改。應該理解，這里采用的措詞和術語是為了描述的目的而不是限制。因此，雖然根據(jù)優(yōu)選的實施例描述了本發(fā)明的實施例，但是本領域的技術人員將認識到可以在所附權利要求的精神和范圍內(nèi)修改地實踐本發(fā)明的實施例。
權利要求
1.一種場效應晶體管(FET)包括襯底；硅鍺(SiGe)層，在所述襯底之上；半導體層，在所述SiGe層之上并鄰近所述SiGe層；絕緣層，鄰近所述襯底、所述SiGe層、以及所述半導體層；第一柵極結構對，鄰近所述絕緣層；以及第二柵極結構，在所述絕緣層之上。
2. 根據(jù)權利要求1的FET，其中所述絕緣層鄰近所述SiGe層的側表面和所述半導體層的上表面、所述半導體層的下表面、以及所述半導體層的側表面。
3. 根據(jù)權利要求1的FET,其中所述SiGe層包括碳。
4. 根據(jù)權利要求1的FET，其中所述第一柵極結構對基本上相對于所述第二柵極結構是橫向的。
5. 根據(jù)權利要求1的FET，其中所述第一柵極結構對被所述絕緣層包圍。
6. —種集成電路包括襯底；珪鍺(SiGe)層，鄰近所述襯底；第一場效應晶體管(FET)，鄰近所述襯底；以及第二FET，鄰近所述SiGe層。
7. 根據(jù)權利要求6的集成電路，其中所述第一FET包括鰭片F(xiàn)ET和三柵極結構中的任何一種。
8. 根據(jù)權利要求6的集成電路，其中所述第二FET包括鰭片F(xiàn)ET和三柵極結構中的任何一種。
9. 根據(jù)權利要求6的集成電路，其中所述第一 FET包括半導體層，在所述村底之上；絕緣層，在所述半導體層之上；介質(zhì)層，在所述半導體層之上；以及多晶硅層，在所述介質(zhì)層和所述絕緣層之上。
10. 根據(jù)權利要求6的集成電路，其中所述第二FET包括半導體層，在所述SiGe層之上；介質(zhì)層，在所述半導體層之上并鄰近所述SiGe層；以及多晶硅層，在所述介質(zhì)層之上并鄰近所述SiGe層。
11. 根據(jù)權利要求6的集成電路，其中所述SiGe層包括碳。
12. 根據(jù)權利要求6的集成電路，還包括在所述襯底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述SiGe層。
13. 根據(jù)權利要求9的集成電路，還包括在所述襯底中的多個注入阱區(qū)域，其中所述注入阱區(qū)域中的至少一個接觸所述半導體層。
14. 一種晶體管，包括硅襯底；硅鍺(SiGe)層，在所述硅襯底之上；第一場效應晶體管(FET)，在所述硅襯底之上；以及第二FET，其接觸所述SiGe層。
15. 根據(jù)權利要求14的晶體管，其中所述第一FET包括鰭片F(xiàn)ET和三柵極結構中的任何一種。
16. 根據(jù)權利要求14的晶體管，其中所述第二 FET包括部分耗盡的 FET結構。
17. 根據(jù)權利要求14的晶體管，其中所述第一 FET包括半導體層，在所述硅襯底之上；絕緣層，在所述半導體層之上；介質(zhì)層，在所述半導體層之上；以及多晶硅層，在所述介質(zhì)層和所述絕緣層之上。
18. 根據(jù)權利要求14的晶體管，其中所述第二FET包括半導體層，在所述SiGe層之上；介質(zhì)層，在所述半導體層之上并鄰近所述SiGe層；以及多晶硅層，在所述介質(zhì)層之上并鄰近所述SiGe層。
19. 根據(jù)權利要求14的晶體管，其中所述SiGe層包括碳。
20. 根據(jù)權利要求14的晶體管，還包括在所述襯底中的多個注入阱區(qū) 域，其中所述注入阱區(qū)域中的至少一個接觸所述SiGe層。
21. 根據(jù)權利要求17的晶體管，還包括在所述襯底中的多個注入阱區(qū) 域，其中所述注入阱區(qū)域中的至少一個接觸所述半導體層。
22. 根據(jù)權利要求14的晶體管，還包括在所述第一 FET與所述硅襯底之間的絕緣層。
23. 根據(jù)權利要求22的晶體管，還包括在所述絕緣層中的空間電荷區(qū)域。
24. 根據(jù)權利要求14的晶體管，還包括在所述第二 FET與所述襯底之間的體區(qū)域，所述體區(qū)域相對于所述SiGe層基本上是平面的。
25. 根據(jù)權利要求24的晶體管，還包括在所述體區(qū)域中的中性區(qū)域。
26. 根據(jù)權利要求14的晶體管，其中所述第一 FET包括第一寬度和所述第二FET包括第二寬度，其中所述第二寬度大于所述第一寬度。
27. —種制造場效應晶體管(FET)的方法，所述方法包括在襯底之上形成硅鍺(SiGe)層；在所述SiGe層之上并鄰近所述SiGe層淀積半導體層；鄰近所述村底、所述SiGe層、以及所述半導體層配置絕緣層；鄰近所述絕緣層設置第一柵極結構對；以及在所述絕緣層之上形成第二柵極結構。
28. 根據(jù)權利要求27的方法，其中所述配置包括鄰近所述SiGe層的側表面和所述半導體層的上表面、所述半導體層的下表面、以及所述半導體層的側表面形成所述絕緣層。
29. 根據(jù)權利要求27的方法，其中所述配置包括通過所述絕緣層包圍所述第一柵極結構對。
30. —種制造晶體管的方法，所述方法包括在珪襯底之上形成珪鍺(SiGe)層；在所述硅襯底之上配置第一場效應晶體管(FET);以及使第二 FET接觸到所述SiGe層。
31. 才艮據(jù)權利要求30的方法，其中所述配置包括使所述第一 FET接觸到所迷硅村底。
32. 根據(jù)權利要求30的方法，其中所述配置包括在所述硅襯底之上形成半導體層；在所述半導體層之上形成絕緣層；在所述半導體層之上形成介質(zhì)層；以及在所述介質(zhì)層和所述絕緣層之上形成多晶硅層。
33. 根據(jù)權利要求30的方法，其中這樣形成所述第二FET: 在所述SiGe層之上設置半導體層；在所述半導體層之上并鄰近所述SiGe層設置介質(zhì)層；以及在所述介質(zhì)層之上并鄰近所述SiGe層設置多晶硅層。
34. 根據(jù)權利要求30的方法，還包括在所述第一 FET與所述襯底之間以及在所述第二 FET與所述襯底之間形成絕緣層。
35. 才艮據(jù)權利要求30的方法，還包括配置所述第一 FET具有第一寬度和配置所述第二 FET具有第二寬度，其中所述第二寬度大于所述第一寬
全文摘要
一種場效應晶體管(FET)以及形成所述FET的方法包括襯底(101)；在所述襯底(103)之上的硅鍺(SiGe)層(103)；在所述SiGe層(103)之上并鄰近所述SiGe層(103)的半導體層(105)；鄰近所述襯底(101)、所述SiGe層(103)、以及所述半導體層(105)的絕緣層(109a)；鄰近所述絕緣層(109a)的第一柵極結構對(111)；以及在所述絕緣層(109a)之上的第二柵極結構(113)。優(yōu)選地，所述絕緣層(109a)鄰近所述SiGe層(103)的側表面和所述半導體層(105)的上表面、所述半導體層(105)的下表面、以及所述半導體層(105)的側表面。優(yōu)選地，所述SiGe層(103)包括碳。優(yōu)選地，所述第一柵極結構對(111)基本上相對于所述第二柵極結構(113)是橫向的。此外，優(yōu)選通過所述絕緣層(109a)包圍所述第一柵極結構對(111)。
文檔編號H01L29/12GK101228634SQ200680027090
公開日2008年7月23日申請日期2006年7月21日優(yōu)先權日2005年7月27日
發(fā)明者B·A·安德森, E·J·諾瓦克, M·J·布賴特韋什申請人:國際商業(yè)機器公司

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