專利名稱：在虛擬接地存儲器陣列中位線之間的間隔件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于半導體裝置之領(lǐng)域。具體而言，本發(fā)明尤關(guān)于存儲 數(shù)組的制造的領(lǐng)域。
背景技術(shù)：
〗o 諸如使用浮閘存儲單元(floating gate memory cell)之快閃存儲數(shù)組(flash memory array)或是使用能夠儲存兩個單獨位之存儲單元的快閃 存儲數(shù)組(例如高級微裝置(Advanced Micro Devices, AMD)的 MinwBit 存儲單元)，快閃存儲數(shù)組通常使用虛擬接地存儲數(shù)組架構(gòu)。 典型的虛擬接地快閃存儲數(shù)組包括形成于硅基板中之位線以及形成于15該位線上方并與之垂直的堆棧柵極結(jié)構(gòu)。在虛擬接地浮閘快閃存儲數(shù) 組中，各個堆棧柵極結(jié)構(gòu)可包括位在氧化物-氮化物-氧化物 (Oxide-Nitride- Oxide， ONO)堆棧上方的字符線，該ONO堆棧設(shè)置在一 些浮閘上方。然而，在使用虛擬接地架構(gòu)的傳統(tǒng)存儲數(shù)組中，隔離區(qū)域并非形 20 成于各位線之間。結(jié)果，隨著該傳統(tǒng)虛擬接地存儲數(shù)組尺寸縮小(scaled down),位線間的泄漏(bitline-to-bitline leakage)則會不希望地增加。并 且，在形成該傳統(tǒng)虛擬接地存儲數(shù)組期間，在該堆棧柵極結(jié)構(gòu)經(jīng)過蝕 刻后，硅化物不能形成于該位線以降低位線電阻，因為在位于位線間 之暴露的硅化物上方亦會形成硅化物，因而導致該位線短路。 25 再者，在該傳統(tǒng)虛擬接地內(nèi)存中，位線接觸偏差(bitline contactmisalignment)會導致在該位線與設(shè)置緊鄰該位線之未摻雜的硅化物區(qū) 域之間產(chǎn)生漏電流，因而降低該位線接觸的效果。藉由確保在該位線 上方形成該位線接觸而欲防止位線接觸偏差時，可在該接觸經(jīng)過蝕刻 后，使用附加的摻雜植入以增加該位線擴散區(qū)域之尺寸。然而，該增 30加的位線擴散區(qū)域藉由縮減位線間的距離也會增加位線間的泄漏。因此，本領(lǐng)域需要能降低虛擬接地存儲數(shù)組(例如虛擬接地快閃存儲數(shù)組)之位線間的泄漏及位線電阻的有效方法。 發(fā)明內(nèi)容本發(fā)明系針對一種用于形成于虛擬接地存儲數(shù)組中之位線之間的 5 間隔件之方法以及相關(guān)結(jié)構(gòu)。本發(fā)明系提出并解決本領(lǐng)域中對用于降 低虛擬接地存儲數(shù)組(例如虛擬接地快閃存儲數(shù)組)中之位線間的泄漏 及位線電阻的有效方法的需要。根據(jù)一個例示實施例， 一種制造含有位在基板中之一些位線的虛 擬接地存儲數(shù)組的方法，包括在該基板中于兩條相鄰位線之間形成至 10 少一個凹處，其中該至少一個凹處系形成于該虛擬接地存儲數(shù)組之位 線接觸區(qū)域中，且其中該至少一個凹處界定于該基板中之側(cè)壁及底面。 該虛擬接地存儲數(shù)組可以是虛擬接地快閃存儲數(shù)組，例如虛擬接地浮閘快閃存儲數(shù)組。該凹部能具有例如約2000.0埃(Angstrom)之深度。 形成該至少一個凹處的步驟包括使用硬屏蔽段(hard mask segment)作15 為屏蔽，其中各個該硬屏蔽段系位在該位線之其中一條上方。例如， 該硬屏蔽段可以是高密度電漿氧化物。例如，穿隧氧化物層(layerof tunnel oxide)可以位在該硬屏蔽段與該位線之間。根據(jù)此實施例，該方法復包括在該基板中之該至少一個凹處中形 成間隔件，其中該間隔件降低該兩條相鄰位線之間之位線間的泄漏。20 形成該間隔件的歩驟能包括例如在該至少一個凹處之側(cè)壁及底面上形 成氧化物襯層(oxide liner)以及在該氧化物襯層上形成氮化硅段。該方 法復包括在形成該至少一個凹處之前形成堆棧柵極結(jié)構(gòu)，其中各個該 堆棧柵極結(jié)構(gòu)系位在該位線上方并與之垂直。各個該堆棧柵極結(jié)構(gòu)包 括字符線，其中該字符線系位在該硬屏蔽段上方。根據(jù)一個實施例，25 本發(fā)明系一種藉由使用上述方法而達成的結(jié)構(gòu)。在檢閱過下述詳細敘 述及隨附圖式后，本發(fā)明之其它優(yōu)點及特征對熟習該技術(shù)領(lǐng)域者將變 得更容易明白。


30 圖1系顯示根據(jù)本發(fā)明之一個實施例形成在制造中間階段之虛擬接地存儲數(shù)組之某些特征的俯視圖；圖2系顯示在圖1之結(jié)構(gòu)100沿A-A線的剖面圖； 圖3系顯示實行本發(fā)明之實施例所采取步驟的流程圖； 第4A圖系顯示包括根據(jù)本發(fā)明之實施例處理之晶圓部分的剖面 圖，其對應至圖3之該流程圖的中間步驟；5 第4B圖系顯示包括根據(jù)本發(fā)明之實施例處理之晶圓部分的剖面圖，其對應至圖3之該流程圖的中間步驟；以及第4C圖系顯示包括根據(jù)本發(fā)明之實施例處理之晶圓部分的剖面圖，其 對應至圖3之該流程圖的中間步驟。10具體實施方式
本發(fā)明系針對于虛擬接地存儲數(shù)組中形成位線之間的間隔件之方 法以及相關(guān)結(jié)構(gòu)。下列敘述包含與實行本發(fā)明有關(guān)之特定信息。熟習 該技術(shù)領(lǐng)域者將了解本發(fā)明可以不同于本申請所特定討論的方式實 行。而且，在此將不討論本發(fā)明之某些特定細節(jié)以免模糊本發(fā)明之焦15 點。本說明書之附圖及其詳述僅針對本發(fā)明之例示實施例。為求簡潔， 本發(fā)明之其它實施例將不特定描述于本申請中，且亦不藉由現(xiàn)有附圖 特別說明。應當注意，除非特別提到，否則該附圖中類似或?qū)M 件系由類似或?qū)畢⒖挤査鶚擞洝?0 圖1系顯示根據(jù)本發(fā)明之一個實施例在制造中間階段之例示虛擬接地存儲數(shù)組的俯視圖。結(jié)構(gòu)100包括虛擬接地存儲數(shù)組101，該虛擬 接地存儲數(shù)組101位在基板上(未圖標于圖l)且包括位線102、 104及106;硬屏蔽段108、 110及112;堆棧柵極結(jié)構(gòu)114,116及118;電介 層120;字符線122、 124及126;存儲單元128及130;以及位線接觸25區(qū)域132。虛擬接地存儲數(shù)組101在制造中間階段可以是虛擬接地快閃 存儲數(shù)組，例如虛擬接地浮閘快閃存儲數(shù)組。在一個實施例中，虛擬 接地存儲數(shù)組101可以是包括能儲存兩個單獨位之存儲單元(亦即雙位 存儲單元)的虛擬接地快閃存儲數(shù)組，例如AMD的MirrorBit 存儲單 元。在圖1中須注意到，為求簡潔在此僅討論到位線102、 104及106、30硬屏蔽段108、 IIO及112和存儲單元128及130。如圖1所示，堆棧柵極結(jié)構(gòu)1M、 U6及118位在位線102、 1046及106上方并與之垂直。堆棧柵極結(jié)構(gòu)114、 116及118分別包括字符 線122、 124及126，這些字符線為在第一層多晶硅(poly l)的片段上方 (未圖標于圖1)。該poly 1片段位在電介層120上方，該電介層120包 括一層穿隧氧化物及其它適當?shù)碾娊橘|(zhì)材料。在一個實施例中，電介 5層120可包括ONO堆棧。各字符線122、 124及126能包括第二層多 晶硅(poly2)的片段。堆棧柵極結(jié)構(gòu)114、 116及118亦能包括位在字符 線122、 124及126上方的抗反射涂膜層(未圖標于圖1)。堆棧柵極結(jié) 構(gòu)114、 116及118能形成于該技術(shù)領(lǐng)域中習知的堆棧柵極蝕刻制程。 位線102、 104及106位在硅基板中(未圖標于圖l)并包括砷或其o它適當?shù)膿诫s物。在圖1上亦顯示，硬屏蔽段108、 110及112位在電 介層120上方且在個別的位線102、 104及106上方。硬屏蔽段108、 110及112亦位在字符線122、 124及126下方，且位在個別的堆棧柵 極結(jié)構(gòu)114、 116及118之poly 1片段(未圖標于圖])之間。在本實施例 中，硬屏蔽段102、 104及106能包括高密度電漿(HDP)氧化物。在其15它實施例中，硬屏蔽段102、 104及106能包括四乙氧基硅垸(Tetraethoxysilane,TEOS)或其它適當?shù)难趸铩Ｔ趫D1上又顯示，存 儲單元128系位在字符線122及位線102之交叉點，而存儲單元130 系位在字符線124及位線102之交叉點。在本實施例中，存儲單元]28 及130可以是浮閘存儲單元，例如浮閘快閃存儲單元。在一個實施例20中，存儲單元128及130可以是雙位存儲單元，例如AMD的MirrorBit 存儲單元。堆棧柵極結(jié)構(gòu)114、 116及118各包括一列存儲單元，該存 儲單元列系位在各位線及各字符線之交叉點。在圖l上亦顯示，位線 接觸區(qū)域132系位在字符線124及126之間的虛擬接地存儲數(shù)組，該 字符線124及126系位在個別的堆棧柵極結(jié)構(gòu)116及118。25 參照圖2，圖2之結(jié)構(gòu)200系對應至圖1之結(jié)構(gòu)100沿A-A線的剖面圖。尤其，圖2之位線202、 204及206、硬屏蔽段208、 210及 212和電介層220分別對應至圖2之位線102、 104及106、硬屏蔽段 108、 110及112和電介層120。結(jié)構(gòu)200能在堆棧柵極蝕刻制程之形 成堆棧柵極結(jié)構(gòu)114、 116及118期間形成于圖1之虛擬接地存儲數(shù)組30101的位線接觸區(qū)域132。如圖2所示，位線202、 204及206系位在硅基板234中。在圖2上亦顯示，電介層220系位在硅基板234上之位線202、 204及206上 方，而硬屏蔽段208、210及212位在電介層220上且在個別的位線208、 210及212上方。在本發(fā)明之后續(xù)制程歩驟中，在使用硬屏蔽段208、 210及212作為屏蔽之結(jié)構(gòu)200中，相鄰之位線之間(例如位線202與 5 204之間及位線204與206之間)將形成凹處，且在各該凹處中將形成 間隔件。圖3系顯示根據(jù)本發(fā)明之實施例說明例示方法的流程圖。流程圖 300中省略之特定細節(jié)及特征為在該技術(shù)領(lǐng)域具有通常知識者所習知 的。例如，步驟可包括一個或更多個子步驟或可包括專業(yè)配備，如該io技術(shù)領(lǐng)域中所習知的。雖然流程圖300所標記之步驟370至374能充 分描述本發(fā)明之一個實施例，但本發(fā)明之其它實施例能使用不同于流 程圖300所示的那些步驟。應注意到流程圖300所示之該制程歩驟系 執(zhí)行在晶圓上，而該晶圓在步驟370前則包括圖2所示之結(jié)構(gòu)200，該 圖2系圖1之結(jié)構(gòu)100沿A-A線的剖面圖。15 參照第4A、 4B及4C圖，各個結(jié)構(gòu)470、 472及474分別說明執(zhí)行圖3之流程圖300之步驟370、 372及374的結(jié)果。例如，結(jié)構(gòu)470 顯示執(zhí)行步驟370之結(jié)果，結(jié)構(gòu)472顯示執(zhí)行步驟372之結(jié)果，等等。 現(xiàn)在參照圖3之歩驟370及第4A圖之結(jié)構(gòu)470，在流程圖300之 歩驟370中，凹處436形成于位線402與404之間，凹處438形成于20位線404與406之間，在圖1之虛擬接地存儲數(shù)組101之位線接觸區(qū) 域132中，而圖4之位線402、 404及406和硅基板434分別對應至圖 2之位線202、 204及206和硅基板234。如第4A圖所示，位線402、 404及406系位在硅基板434中，而介電段440、 442及444系分別位 在位線402、 404及406上方。介電段440、 442及444能包括穿隧氧25 化物并在電漿蝕刻制程中(例如形成個別的凹處436及438期間)藉由蝕 刻電介層220而形成。在一個實施例中，介電段440、 442及444各能 包括ONO堆棧段。在第4A圖上亦顯示，硬屏蔽段446、448及450系位在介電段440、 442及444上方。硬屏蔽段446、 448及450在寬度及組成物上系實質(zhì)30相似于圖2之硬屏蔽段202、 204及206。然而，硬屏蔽段446、 448 及450在用以形成凹處436及438之該蝕刻制程后，相較于個別的硬屏蔽段202、 204及206具有縮減的高度。在第4A圖上又顯示，凹處 436系位在硅基板434中于位線402與404之間，凹處438系位在硅基 板434中于位線404與406之間。凹處436及438能藉由使用硬屏蔽 段208、 210及212作為屏蔽而形成，使得凹處436在相鄰之位線402 5與404之間對準，凹處438在相鄰之位線404與406之間對準。未受到硬屏蔽段208、 210及212保護之圖2之電介層220部分及 硅基板234能利用電漿蝕刻制程或其它適當?shù)奈g刻制程來蝕刻。凹處 436及438在硅基板234中界定側(cè)壁452及底面454且具有深度456， 該深度456對應至硅基板434之底面454與頂面458之間的距離。例 io如，凹處436及438之深度456大約為2000.0埃。然而，深度456可 以大于或小于2000.0埃。應注意到在第4A圖中，只有凹處436及438、 介電段440、 442及444和硬屏蔽段446、 448及450在此特別討論以 求簡潔。在第4A圖中系藉由結(jié)構(gòu)470說明流程圖300之歩驟370的結(jié) 果。15 參照圖3之步驟372及第4B圖之結(jié)構(gòu)472，在流程圖300之步驟372中，硬屏蔽段446、448及450(第4A圖)和介電段440、442及444(第 4B圖)系在個別的位線402、 404及406上方被去除。硬屏蔽段446、 448及450(第4B圖)和介電段440、 442及444(第4B圖)能藉由濕蝕刻 制程或其它適當?shù)奈g刻制程去除。在第4B圖中系藉由結(jié)構(gòu)472說明流20程圖300之歩驟372的結(jié)果。參照圖3之步驟374及第4C圖之結(jié)構(gòu)474，在流程圖300之步驟 374中，間隔件460系形成于位線402與404之間的凹處436，間隔件 438系形成于位線404與406之間的凹處438。如第4C圖所示，間隔 件460及462系位在個別的凹處436及438中。在本實施例中，間隔25件460及462包括氧化物襯層464，該氧化物襯層464系位在側(cè)壁452 及底面454上。氧化物襯層464能具有例如100.0埃至500.0埃之間的 厚度。間隔件460及464復包括氮化硅段466，該氮化硅段466系位在 該氧化物襯層464上。氮化硅段466能具有例如500.0埃至1000.0埃 之間的厚度。間隔件460及462能藉由在第4B圖之結(jié)構(gòu)472上方沉積30—層氧化硅并適當?shù)鼗匚g刻(etch back)該層氧化硅以形成氧化物襯層 464而形成。然后能在硅基板434及氧化物襯層464上方沉積一層氮化硅并經(jīng)過適當?shù)鼗匚g刻以形成氮化硅段466在氧化物襯層464上。在 一個實施例中，間隔件460及462可包括氧化硅層，該氧化硅層可在 個別的凹處436及438中沉積及回蝕刻。在第4C圖中系藉由結(jié)構(gòu)474 說明流程圖300之歩驟374的結(jié)果。 5 藉由在相鄰位線間形成凹處并在該凹處中形成間隔件，本發(fā)明有利于達成相較于傳統(tǒng)虛擬接地存儲數(shù)組能明顯降低位線間之泄漏的虛 擬接地存儲數(shù)組(例如虛擬接地快閃存儲數(shù)組)。并且，藉由形成含有適 當電介質(zhì)材料(例如氧化硅及氮化硅)的間隔件，硅化物(例如硅化鈷)能 形成于該位線(例如位線402、 404及406)上方以降低位線電阻。相反io 地，在傳統(tǒng)虛擬接地存儲數(shù)組中，在沒有位在該位線間之該硅基板上 也形成硅化物的情況下，硅化物不能形成于該位線上，如此會導致位 線短路。因此，藉由允許硅化物形成于虛擬接地存儲數(shù)組之該位線上 方，本發(fā)明相較于傳統(tǒng)虛擬接地內(nèi)存列有利達成具有降低的位線電阻 之虛擬接地存儲數(shù)組。15 再者，藉由在虛擬接地存儲數(shù)組之位線接觸區(qū)域的相鄰位線間形成凹處并在該凹處中形成間隔件，本發(fā)明能防止允許位線接觸偏差部 分在該間隔件上形成。結(jié)果，本發(fā)明能有利達成一種虛擬接地存儲數(shù) 組能夠防止由于位線接觸偏差而在該硅基板中產(chǎn)生不希望的泄漏。 從以上本發(fā)明之例示實施例的描述能清楚明白，在不違背本發(fā)明20 之范疇下能利用各種技術(shù)實行本發(fā)明之概念。此外，雖然本發(fā)明已針 對某些實施例描述特定參考，但在該技術(shù)領(lǐng)域具有通常知識者則能了 解在不違背本發(fā)明之范疇及精神下可作形式及細節(jié)上的改變。所描述 的例示實施例在此系僅作例示性而非限制性。應當了解本發(fā)明不以在 此描述之該特定例示實施例為限，但在不違背本發(fā)明之范疇下可作各25種重新編排、修飾及替換。因此，已描述于虛擬接地存儲數(shù)組中形成位線之間的間隔件之方 法以及相關(guān)結(jié)構(gòu)。
權(quán)利要求
1、一種用于制造虛擬接地存儲器陣列的方法，該虛擬接地存儲器陣列包括位于基板(434)中的多條位線(402，404，406)，該方法包括下列步驟在該基板(434)中在該多條位線(402，404，406)中的相鄰兩條位線(402，404，406)之間形成(370)至少一個凹處(436，438)，該至少一個凹處(436，438)位于該虛擬接地存儲器陣列(101)的位線接觸區(qū)域(132)中，該至少一個凹處確定該基板(434)中的側(cè)壁(452)及底面(454)；在該凹處(436，438)中形成(374)間隔件(460，462)；其中該間隔件(460，462)降低該相鄰兩條位線(402，404，406)之間的位線間的泄漏。
2、 如權(quán)利要求l所述的方法，其中形成(370)該至少一個凹處 (436,438)的步驟包括使用多個硬屏蔽段(208，210,212)作為屏蔽，其中該 多個硬屏蔽段(208，210，212)中的每一個位于該多條位線(202,204,206)中的其中一條的上方。
3、 如權(quán)利要求l所述的方法，其中形成(374)該間隔件(460，462)的 20 步驟包括下列步驟在該至少一個凹處(436,438)的該側(cè)壁(452)及該底面(454)上形成 (374)氧化物襯層(464);在該氧化物襯層(464)上形成(374)氮化硅段(466)。
4、如權(quán)利要求1所述的方法，接地快閃存儲器陣列。
5、 如權(quán)利要求l所述的方法， 約2000.0埃的深度(456)。
6、 一種虛擬接地存儲器陣列，其中該虛擬接地存儲器陣列是虛擬其中該至少一個凹處(436,438)具有包括多條位線(402,404,406)，位于基板(434)中；多個凹處(436,438)，位于該虛擬接地存儲器陣列的位線接觸區(qū)域 (132)中，該多個凹處(436,438)的每一個位于該多條位線(402，404,406) 的相鄰兩條位線(402,404,406)之間，該多個凹處(436,438)的每一個確 5 定該基板(434)中的側(cè)壁(452)及底面(454);間隔件(460,462)，位于該多個凹處(436,438)的每一個中；其中該間隔件(460,462)降低位線間的泄漏。
7、 如權(quán)利要求6所述的虛擬接地存儲器陣列，其中該間隔件 io (460,462)包括位于該凹處(436,438)的每一個的該側(cè)壁(452)及該底面(454)上的氧化物襯層(464)。
8、 如權(quán)利要求6所述的虛擬接地存儲器陣列，進一步包括位于該 多條位線(102，104,106)上方并與之垂直的多個疊置的柵極結(jié)構(gòu) (114,116,118)，其中該位線接觸區(qū)域(132)位于該多個疊置的柵極結(jié)構(gòu) (116,118)的其中兩個之間。
9、 如權(quán)利要求6所述的虛擬接地存儲器陣列，其中該堆棧柵極結(jié) 構(gòu)(114,116,118)的每一個包括字線(122,124, 126)，其中該字線 (122，124,126)位于多個硬屏蔽段(108,110，112)上方。
10、 如權(quán)利要求6所述的虛擬接地存儲器陣列，其中該虛擬接地 存儲器陣列是虛擬接地快閃存儲器陣列。
全文摘要
根據(jù)一個例示實施例，一種制造含有位于基板(434)中之位線(402，404，406)之虛擬接地存儲數(shù)組的方法，包括在該基板(434)中于相鄰兩條位線(402，404，406)之間形成(370)至少一個凹處(436，438)，其中該至少一個凹處(436，438)系位在該虛擬接地存儲數(shù)組之位線接觸區(qū)域(132)中，且其中該至少一個凹處(436，438)界定于該基板(434)中之側(cè)壁(452)及底面(454)。形成(370)該至少一個凹處(436，438)之該步驟包括使用硬屏蔽段(208，210，212)作為屏蔽，其中各個該硬屏蔽段(208，210，212)系位在位線(202，204，206)上方。該方法復包括在該至少一個凹處(436，438)中形成(374)間隔件(460，462)，其中該間隔件(460，462)降低該相鄰位線(402，404，406)之間之位線間的泄漏(bitline-to-bitline leakage)。該方法復包括在形成該至少一個凹處(436，438)之前形成堆棧柵極結(jié)構(gòu)(114，116，118)，其中各個堆棧柵極結(jié)構(gòu)(114，116，118)系位在該位線(102，104，106)上方并與之垂直。
文檔編號H01L21/8247GK101263601SQ200680033453
公開日2008年9月10日 申請日期2006年9月6日 優(yōu)先權(quán)日2005年9月15日
發(fā)明者小川裕之 申請人:斯班遜有限公司