專利名稱：提高了數(shù)據(jù)保持能力的非易失性存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性存儲(chǔ)器。而且，本發(fā)明涉及制造這種非易 失性存儲(chǔ)器的方法。而且，本發(fā)明涉及至少包括一個(gè)這種非易失性存 儲(chǔ)器的半導(dǎo)體器件。
背景技術(shù)：
預(yù)期未來一代的非易失性半導(dǎo)體存儲(chǔ)器將使用電荷存儲(chǔ)層堆 疊，該電荷存儲(chǔ)層堆疊由電荷阻擋層組成，該電荷阻擋層位于第一層 或底部層和第二層或頂部絕緣層之間。這種電荷存儲(chǔ)層堆疊包括底部 二氧化硅層、電荷阻擋氮化硅層和頂部二氧化硅層，這種堆疊還被稱
為0N0堆疊?；谶@種ONO堆疊的作為電荷存儲(chǔ)層的半導(dǎo)體存儲(chǔ)器通 常被稱為S0N0S (半導(dǎo)體-氧化物-氮化物-氧化物-半導(dǎo)體)存儲(chǔ)器。 在這些具有0N0層堆疊的非易失性半導(dǎo)體器件中，根據(jù)電子從 載流溝道通過底部二氧化硅層(隧穿氧化層)直接隧穿 (Fowler-Nordheim)到氮化硅層的機(jī)制，電荷可以被存儲(chǔ)在氮化硅 層中。
氮化硅層的電荷捕獲性質(zhì)允許降低隧穿氧化層的厚度，這將導(dǎo) 致較低的編程電壓/擦除電壓。
不利的是，nMOS S0N0S存儲(chǔ)器(基于n型溝道)受到讀干擾和
數(shù)據(jù)保持質(zhì)量低的影響。
讀干擾與所謂的擦除飽和效應(yīng)緊密聯(lián)系在一起。以空穴隧穿通
過底部絕緣層和隧穿空穴與電荷阻擋層的電子的再結(jié)合來完成電荷 阻擋層中的電荷(電子)擦除。由于擦除飽和效應(yīng)，從頂部絕緣層產(chǎn) 生了寄生電子電流，并且相對(duì)大的電流流經(jīng)底部和頂部絕緣層，這能 使底部和頂部絕緣層損壞。在存儲(chǔ)器的使用壽命期間，擦除動(dòng)作會(huì)產(chǎn) 生在絕緣層中累加的缺陷(所謂的深陷阱)。因此，定義了存儲(chǔ)器的存儲(chǔ)狀態(tài)或位值(是'(T還是'r ，取決于存儲(chǔ)器的實(shí)際電壓是低 于還是高于閾值電壓)的存儲(chǔ)器閾值電壓電平傾向于在器件的使用壽 命期間逐步增大。顯然，擦除導(dǎo)致的閾值電壓變化對(duì)于存儲(chǔ)器的讀取 動(dòng)作具有有害的影響。
SONOS存儲(chǔ)器的另一個(gè)問題涉及數(shù)據(jù)保持質(zhì)量。為了將電荷保持
在電荷存儲(chǔ)層中，絕緣層的能量勢壘應(yīng)該足夠高以將電荷保持在電荷
阻擋層中較長時(shí)期。然而，在具有二氧化硅絕緣層的SONOS存儲(chǔ)器中，
由于有效編程/擦除動(dòng)作的原因，底部層的厚度被嚴(yán)格限制在大約
2nm。由于底部絕緣層厚度小，所以電荷保持不理想。因此，為了改 進(jìn)所述保持，在設(shè)計(jì)階段，理想的是定義相對(duì)較厚的底部二氧化硅層， 但是到達(dá)/從電荷阻擋層的電荷遷移仍然取決于直接隧穿機(jī)制。然而， 如果增大了 SONOS存儲(chǔ)器中的底部二氧化硅層，雖可以觀察到仍然可 以編程，但是由于擦除是基于空穴(而不是電子)遷移穿過底部絕緣 層并且空穴隧穿的勢壘高度大于電子的隧穿勢壘高度的事實(shí)，擦除實(shí) 質(zhì)上變?yōu)椴豢赡堋?br>
本發(fā)明的目的是改進(jìn)讀干擾和數(shù)據(jù)保持問題。
發(fā)明內(nèi)容
本發(fā)明涉及在半導(dǎo)體基板上的非易失性存儲(chǔ)器，該存儲(chǔ)器包括 半導(dǎo)體基層和至少一個(gè)可編程存儲(chǔ)晶體管，
所述可編程存儲(chǔ)晶體管包括電荷存儲(chǔ)層堆疊和控制柵；
所述半導(dǎo)體基層包括源區(qū)和漏區(qū)，以及被定位在源區(qū)和漏區(qū)之 間的載流溝道區(qū)；
所述電荷存儲(chǔ)層堆疊包括第一絕緣層、電荷阻擋層和第二絕緣 層，第一絕緣層被定位在載流溝道區(qū)上，電荷阻擋層在第一絕緣層上 以及第二絕緣層在電荷阻擋層上；
所述控制柵被定位在電荷存儲(chǔ)層堆疊上；
所述電荷存儲(chǔ)層堆疊布置來用于通過來自載流溝道區(qū)的電荷載 流子的直接隧穿通過第一絕緣層來在電荷阻擋層中捕獲電荷，其中第 一絕緣層包括高K材料，與二氧化硅中的電子勢壘高度和空穴勢壘高度之間的能級(jí)差相比，該材料具有相對(duì)較小的電子勢壘高度和空穴勢 壘高度之間的能級(jí)差。有利的是，本發(fā)明允許使用相對(duì)較厚的底部絕緣層，這提高了 電荷阻擋層中的電荷保持能力。同時(shí)，由于空穴隧穿的勢壘高度的能 級(jí)降低了，通過空穴隧穿通過較厚的底部絕緣層的機(jī)制來擦除存儲(chǔ)在 電荷阻擋層中的電荷的能力可以得到保持。這允許使用較低的讀取電 壓，并且因此降低了讀干擾影響。而且，本發(fā)明涉及在半導(dǎo)體基板上制造非易失性存儲(chǔ)器的方法， 如上所述，該非易失性存儲(chǔ)器包括半導(dǎo)體基層和至少一個(gè)可編程存儲(chǔ) 晶體管，其中該方法包括-淀積作為第一絕緣層(9)的高K材料，與二氧化硅中的電子和 空穴的勢壘高度相比，該高K材料具有相對(duì)改進(jìn)的電子勢壘高度和空 穴勢壘高度的對(duì)稱性。而且，本發(fā)明涉及至少包括一個(gè)如上所述的非易失性存儲(chǔ)器的 存儲(chǔ)陣列。而且，本發(fā)明涉及至少包括一個(gè)如上所述的非易失性存儲(chǔ)器的 半導(dǎo)體器件。
為了講授本發(fā)明，下面描述了本發(fā)明的方法和器件的實(shí)施例。 所屬領(lǐng)域的技術(shù)人員應(yīng)該理解的是，在不脫離本發(fā)明真實(shí)精神的情況 下，可以設(shè)想和實(shí)施本發(fā)明其它可替換的和等價(jià)的實(shí)施例，本發(fā)明的 范圍僅由所附的權(quán)利要求所限制。圖1示意示出了包括電荷層堆疊的非易失性存儲(chǔ)器的實(shí)施例； 圖2示意示出了現(xiàn)有技術(shù)的SONOS存儲(chǔ)器的能量勢壘圖； 圖3示意示出了本發(fā)明的SONOS存儲(chǔ)器的能量勢壘圖； 圖4示出了作為保持時(shí)間的函數(shù)的歸一化閾值電壓窗； 圖5示出了增強(qiáng)型晶體管S0N0S存儲(chǔ)器的耐久性。
具體實(shí)施方式
圖1示意示出包括電荷層堆疊的非易失性存儲(chǔ)器的實(shí)施例。
作為示例示出的非易失性存儲(chǔ)器實(shí)施例是在半導(dǎo)體基板2上的 平面雙晶體管結(jié)構(gòu)1，晶體管結(jié)構(gòu)1包括存取晶體管Tl和可編程存 儲(chǔ)晶體管T2。
存取晶體管Tl包括第一源/漏區(qū)3a、第二源/漏區(qū)3b、存取柵 AG 4和間隔5。存取柵AG 4被定義為與第一和第二源/漏區(qū)3a、 3b 之間的溝道區(qū)Cl重疊。間隔5被定義為覆蓋存取柵材料4的側(cè)壁。 應(yīng)當(dāng)注意的是，關(guān)于本發(fā)明，存取晶體管、其詳細(xì)特性、和與可編程 存取晶體管T2有關(guān)的配置僅作為非限制性示例示出，與本發(fā)明無關(guān)， 將不再給予進(jìn)一步的描述。
可編程存儲(chǔ)晶體管T2包括控制柵CG、第二源/漏區(qū)3b和第三源 /漏區(qū)3c。控制柵CG被定義為與第二源/漏區(qū)3b和第三源/漏區(qū)3c 之間的第二溝道區(qū)C2重疊?？刂茤臗G包括電荷存儲(chǔ)層堆疊CT和柵 材料6。另外，控制柵CG可以包括在柵材料6之上的接觸層7。間隔 8覆蓋控制柵CG的側(cè)壁。例如，柵材料6可以是(摻雜)多晶硅。 例如，接觸層7可以是(摻雜)多晶硅、硅化物化合物或金屬。
電荷存儲(chǔ)層堆疊CT包括底部絕緣層9、電荷阻擋層10和頂部絕 緣層11。
在相關(guān)技術(shù)中，電荷存儲(chǔ)層CT包括作為底部絕緣層9的二氧化 硅層、作為電荷阻擋層10的氮化硅層和作為頂部絕緣層11的二氧化 硅層，這種結(jié)構(gòu)還已知為0N0堆疊。因此，基于這種0N0堆疊的半導(dǎo) 體存儲(chǔ)器被已知為S0N0S非易失性存儲(chǔ)器。
圖2示意示出了現(xiàn)有技術(shù)的SONOS存儲(chǔ)器的能量勢壘圖。
在該圖中，在水平方向上，將第二溝道區(qū)C2和電荷存儲(chǔ)層堆疊 CT中的每層9、 10、 11的位置表示為垂直條。在垂直方向上，示意 地描述了能級(jí)。示出了導(dǎo)帶水平bl和價(jià)帶水平b2。每條的高度表示 堆疊9、 10、 11中的對(duì)應(yīng)層的相對(duì)能級(jí)，每條的寬度表示各個(gè)層的厚 度。向上箭頭表示電子的勢壘高度(關(guān)于bl)，向下箭頭表示空穴 的勢壘高度(關(guān)于b2)。
在S0N0S存儲(chǔ)器1的0N0堆疊9、 10、 11中，對(duì)于從第二溝道區(qū)C2隧穿通過底部二氧化硅層9到氮化硅電荷阻擋層10的電子來 說，勢壘高度大約是3. leV。對(duì)于空穴來說，勢壘高度在4和5eV之 間，典型地大約為4.8eV。由于頂部絕緣層還包括二氧化硅層11，所 以勢壘高度基本上與底部二氧化硅層9的勢壘高度相同。顯然，(氮化硅)電荷阻擋層10的能級(jí)將分別略小于底部絕緣 層9和頂部絕緣層11的能級(jí)，以避免從電荷阻擋層11的(自發(fā))的 泄漏。如上所述，底部二氧化硅層9的厚度分別是電子和空穴在編程 性能和擦除性能之間的折衷，不能實(shí)現(xiàn)最佳的電荷保持。通過增加底 部二氧化硅層9的厚度，可以提高現(xiàn)有技術(shù)的SONOS存儲(chǔ)器的可靠性 (即更好的保持)。例如，在現(xiàn)有技術(shù)的SONOS存儲(chǔ)器中，典型地，底部二氧化硅 層9的厚度是2.0nm。為了提升數(shù)據(jù)保持能力，希望將氧化層厚度提 高至3.0nra。然而，這將相對(duì)嚴(yán)重地影響利用空穴隧穿的擦除行為， 而由于電子和空穴的勢壘高度水平的不對(duì)稱性，所以利用電子隧穿的 編程僅受到輕微影響。在此認(rèn)為，減小電子的勢壘高度和空穴的勢壘高度之間的不對(duì) 稱性，將允許在較厚的底部絕緣層上的編程和擦除。圖3示意示出了本發(fā)明的SONOS存儲(chǔ)器的能量勢壘圖。在本發(fā)明中，高K材料至少代替了底部二氧化硅層，以下將對(duì) 此進(jìn)行詳細(xì)描述。與二氧化硅中的電子和空穴的勢壘高度相比，選擇至少用于底 部層的高K材料，該材料具有相對(duì)改進(jìn)的電子和空穴的勢壘高度的對(duì) 稱性，或者，換句話說，選擇高K材料以獲得其高度差比二氧化硅中 的電子和空穴的勢壘高度差要小的電子隧穿勢壘高度和空穴隧穿勢 壘高度，比如小于30%或更小。作為改進(jìn)的勢壘高度對(duì)稱性的結(jié)果， 通過允許增加底部高K層厚度，有利地提升了數(shù)據(jù)保持能力，而同時(shí)， 由于相對(duì)較低的空穴勢壘高度，還能進(jìn)行電荷擦除。應(yīng)當(dāng)注意的是，為了避免電荷從電荷阻擋層11泄漏，選擇的高 K材料不應(yīng)該呈現(xiàn)出太低的電子勢壘高度。而且，這種高K材料可以被選擇為具有相對(duì)寬泛的組成成分范 圍，這將允許根據(jù)組成成分來變化和/或調(diào)整高K材料相關(guān)屬性(例 如，物理的、化學(xué)的或電子的屬性)。在一個(gè)實(shí)施利中，電荷存儲(chǔ)層堆疊的底部絕緣層9包含硅酸鉿。 應(yīng)當(dāng)注意的是，硅酸鉿化合物可以具有化學(xué)計(jì)量構(gòu)成(HfSi04)或非 化學(xué)計(jì)量構(gòu)成(表示為HfSiO)。為了明確起見，在下文中將這兩 種構(gòu)成都表示為化學(xué)計(jì)量化合物。可通過HfSiO化合物的硅含量來改變和調(diào)整這種HfSiO化合物 的電子或空穴的勢壘高度大小。在另一個(gè)實(shí)施利中，高K材料是氮化硅酸鉿HfSi04 (N)，通過 采用氮來修飾高K材料中的缺陷，這種材料可以改進(jìn)底部絕緣層9 的質(zhì)量(即，物理/化學(xué)穩(wěn)定性)。而且，可以觀察到，HfSi04層的 氮化進(jìn)一步有利地降低了空穴隧穿的勢壘高度，使其更接近電子隧穿 的勢壘高度水平，這使電子和針對(duì)空穴的勢壘高度更加對(duì)稱。而且， 應(yīng)當(dāng)注意的是，氮化硅酸鉿化合物可以具有化學(xué)計(jì)量構(gòu)成或非化學(xué)計(jì) 量構(gòu)成。在下文將這兩種構(gòu)成都表示為化學(xué)計(jì)量化合物。更具體地說，通過改變Si含量為大約x=0. 77的硅酸鉿中的Si 含量，在Hf卜xSi力2 (0《x《l)中，電子的勢壘高度介于大約2.5和 大約3. leV之間，空穴的勢壘高度介于大約3. 0和大約3.6eV之間。 (注意，HfhSi力2表示具有可變Si含量的計(jì)量化合物；在本發(fā)明中 具有可變Si含量的這種化合物還可以是非計(jì)量的)。如果(氮化)硅酸鉿化合物的Si含量較低，則電子的勢壘高度 將變得較低，而空穴的勢壘高度將變得較高。這種HfhSi力2層(硅含量x"O. 77)的K值大約是K"6 (二氧 化硅K ^4)。應(yīng)當(dāng)注意的是，在使用過程中，為了保證電位主要被 限制在跨越底部(氮化)硅酸鉿絕緣層，頂部絕緣層ll應(yīng)該具有相 似K值或較大K值。因此，在本發(fā)明的S0N0S存儲(chǔ)器中，頂部絕緣層11可以由高K 材料組成，該高K材料的K值大于底部絕緣層9的K值。在一個(gè)實(shí)施利中，頂部高K材料是Si含量為x"0.47的HfhSi力2。這種化合物的K值大約是12。而且，頂部高K材料可以 是氮化的。例如，包括具有高K絕緣層的電荷存儲(chǔ)層堆疊的SONOS存儲(chǔ)器 可以包括底部HfnSiA (N)層9和電荷阻擋氮化硅層10，底部 HfhSiA (N)層的硅含量介于x"O. 60和x"O. 90之間，并且厚度 介于大約2至大約6rnn之間，電荷阻擋氮化硅層10的厚度介于大約 4至10nm之間。頂部絕緣層11可以是HfhSix02 (N)層，該層的K 值等于或高于底部高K層的K值，以及該層的厚度大于底部高K層的 厚度。對(duì)于頂部絕緣層11，還可以使用其它高K材料，例如Zr02和 它的硅酸鹽、跳、Ta205、 A1A、 HfxAlyOz和X-Sc03 (其中X是Gd、 Dy或La)。應(yīng)當(dāng)注意的是，選擇的高K材料的勢壘高度不可以太低，以便避免電荷的泄漏。作為使用諸如Hf。.23Si。.7702 (N)之類的高K材料的結(jié)果，與現(xiàn)有 技術(shù)的二氧化硅層(K ^4)相比，在給定的施加電位下，跨越 Hf。.23Si。.7702 (N)底部層9的電場比跨越具有相同厚度的二氧化硅層 的電場小。因此，本發(fā)明的SONOS存儲(chǔ)器的隧道電流較小。但是，與 具有相同厚度的二氧化硅層的勢壘高度相比，由于尤其是空穴勢壘高 度的相對(duì)大的減小，擦除效率提高將導(dǎo)致HfSi04 (N)層的閾值電壓 (VT)窗比二氧化硅層的閾值電壓(VT)窗相對(duì)高。在這里定義的閾 值電壓窗是編程電壓Vp和擦除電壓Vs的差。較大VT窗可以被用來增加底部絕緣HfhSix02 (N)層的厚度和 改進(jìn)電荷阻擋層的保持。圖4示出了作為保持時(shí)間的函數(shù)的歸一化閾值電壓窗。在圖4中，對(duì)具有2. 2nm二氧化硅底部層9的S0N0S存儲(chǔ)器和 具有4. Onm (氮化)肚。.233:1。.7702的SONOS存儲(chǔ)器進(jìn)行比較。在水平方 向上繪制了保持時(shí)間。在垂直方向上，繪制了歸一化的閾值電壓窗口 △ VT。對(duì)于每種S0N0S存儲(chǔ)器(無論是二氧化硅層還是HfSi0作為底 部絕緣層9)，相對(duì)于初始VT窗值對(duì)VT窗進(jìn)行歸一化處理。對(duì)于具有二氧化硅層9的S0N0S存儲(chǔ)器，AVT被繪制為虛曲線。 對(duì)于基于硅酸鉿的S0N0S存儲(chǔ)器，AVT被繪制為實(shí)曲線。將兩條曲線外推至IO年的保持時(shí)間，并將外推結(jié)果繪制為點(diǎn)劃線。如圖4所 示，對(duì)于每種類型的SONOS存儲(chǔ)器，AVT隨時(shí)間變化逐漸減小。外 推的十年的保持給出了結(jié)果窗二氧化硅層9為45%， Hf。.23Si。.7702 層9為75%。
圖5示出了增強(qiáng)型晶體管SONOS存儲(chǔ)器的耐久性。
在圖5中，示出了具有4. 0nm Hf。.23Si。 7702底部電介質(zhì)層9的 S0N0S存儲(chǔ)器的耐久性測量結(jié)果。SONOS存儲(chǔ)器是增強(qiáng)型晶體管，即 在柵壓為OV時(shí)，器件的漏極電流為零；該器件處于截至狀態(tài)。
在圖5中，編程的閾值電壓Vtp和擦除的閾值電壓Vts被描述為 編程/擦除循環(huán)PE數(shù)量的函數(shù)。對(duì)于0.5ms的編程時(shí)間，編程電壓 Vp的大小是12V。對(duì)于0. 5ms的擦除時(shí)間，擦除電壓^的大小是-13V。 如所示，編程的閾值電壓Vtp大約是5V，擦除的閾值電壓Vts大約是 2. 5V，如此，將需要使用大約3. 5V的高讀取電壓。
請(qǐng)注意，在很多具有如圖5所示條件的應(yīng)用中，可以應(yīng)用升壓 電路來獲得大約3.5V的讀取電壓。尤其對(duì)于低功率應(yīng)用，這將是不 利的。
如圖5所示，由于所述的擦除飽和效應(yīng)，編程的閾值電壓Vtp和 擦除的閾值電壓Vt6隨著編程/擦除循環(huán)數(shù)量逐步地增加。然而，VT 窗從大約2.5V逐步地變?yōu)榇蠹s1.8V (大約為72%)?？梢杂^察出， 對(duì)于大約1E6 ( —百萬)PE循環(huán)，由于擦除的閾值電壓Vtp和讀取電 壓之間的差減小，所以出現(xiàn)了讀困難。實(shí)際上，這個(gè)條件表示該器件 壽命結(jié)束。
概括地說，關(guān)于圖5，具有4. 0nm Hf。.23Si。.7702底部絕緣層9的 增強(qiáng)型SONOS存儲(chǔ)器示出了重大改進(jìn)的保持。然而，雖然被改進(jìn)了， 但是仍然存在讀干擾(擦除飽和)的問題。
為了更加完全地克服讀干擾，采用基于耗盡型晶體管的SONOS 存儲(chǔ)器，該晶體管允許柵壓為OV時(shí)的非零漏極電流的存在。
有利的是，在耗盡型晶體管中，編程的閾值電壓Vtp和擦除的閾 值電壓Vts都比較低，因此VT窗的上邊界和下邊界都將轉(zhuǎn)移至較小值。
而且，可以顯著降低讀電壓。原理上，讀電壓可以是0V。出于實(shí)際原因，可以使用大約IV的讀電壓，這幾乎不會(huì)產(chǎn)生任何讀干擾。而且，在65nm以及更小的一代的器件中，不需要升壓電路來產(chǎn)生這 個(gè)電壓。對(duì)于低功率應(yīng)用，省略升壓電路可以顯著提高在這種應(yīng)用中 的能源節(jié)約。而且，應(yīng)該注意，與應(yīng)用二氧化硅底部電介質(zhì)層9相比，由于 在底部電介質(zhì)層9和半導(dǎo)體溝道區(qū)C2之間的界面阱的不完全鈍化， 應(yīng)用高K底部電介質(zhì)層9將導(dǎo)致較低的載流子遷移率。然而，耗盡型 S0N0S存儲(chǔ)器包括掩埋溝道區(qū)C2，在其中，在底部電介質(zhì)層9和半導(dǎo) 體基板2之間的界面的界面態(tài)上的載流子散射被大大降低。實(shí)際上， 與增強(qiáng)型S0N0S存儲(chǔ)器的遷移率相比，可以增大耗盡型S0N0S存儲(chǔ)器 的遷移率。在耗盡型S0N0S存儲(chǔ)器中，可以觀察到由于耗盡型S0N0S存儲(chǔ) 器中的較高遷移率，與增強(qiáng)型器件相比，其最大跨導(dǎo)較高。通常，在增強(qiáng)型器件中，如果用例如高K材料的另一種電介質(zhì) 來代替Si02底部電介質(zhì)，可以觀察到遷移率將嚴(yán)重降低。然而，在 耗盡型器件中，這種替換將導(dǎo)致相對(duì)較高的讀電流。因此，根據(jù)本發(fā)明的S0N0S存儲(chǔ)器可以實(shí)施為被創(chuàng)造為耗盡型 晶體管的可編程存儲(chǔ)晶體管T2。在根據(jù)本發(fā)明的S0N0S存儲(chǔ)器中，可以通過以下方法制造電荷 存儲(chǔ)層堆疊CT，這種方法被視為制造這種非易失性存儲(chǔ)器的非限制 性示例。提供了半導(dǎo)體基板2。在半導(dǎo)體基板2上，定義了有效區(qū)域(包 括C2)。注意，有效區(qū)域C2和基板2的特征使可編程存儲(chǔ)晶體管T2 為耗盡型晶體管。接下來，以覆蓋方式，淀積底部高K電介質(zhì)9Hf卜xSix02層。淀積 技術(shù)例如可以是MOCVD (金屬有機(jī)化學(xué)汽相淀積)或ALD (原子層淀 積)。HfnSi力2 (N)的組成成分是可控的，從而使硅含量x介于大 約0.6和大約0.9之間。該層厚度可以介于大約2和大約6nm之間。然后，執(zhí)行退火步驟，而同時(shí)將氮提供給高K層HfhSiA以形 成氮化高K層HfhSix02 (N)。通過任何可以想象到的前驅(qū)體(例如，供應(yīng)NH。供應(yīng)氮。退火溫度介于大約600。C和大約90(TC之間。
隨后，通過所屬領(lǐng)域中任何適合的已知方法，例如通過CVD工 藝或PVD工藝來淀積通常包括氮化硅的電荷阻擋層10。電荷阻擋層 10的厚度介于大約4nm和大約10nm之間?？商鎿Q地，在這里可以應(yīng) 用另外的電荷阻擋層材料，例如硅納米晶或高K材料層。
然后，淀積頂部絕緣層11。頂部層11由例如還是HfhSL02 (N) 的另一種高K材料組成。頂部層11的厚度至少等于或大約底部高K 層9的厚度，這取決于與底部高K電介質(zhì)層9的K值相比較的頂部電 介質(zhì)層11的K值。在Hf卜xSix02 (N)的情況下，以與底部HfnSi力2 (N)電介質(zhì)層9類似的方式淀積該層?？商鎿Q地，可以使用其它高 K材料，例如Zr02和它的硅酸鹽、Hf02、 Ta205、 A1203、 Hf,AlyOz和X-Sc03 (其中x是Gd、 Dy或La)。
在進(jìn)一步的步驟中，通過所屬領(lǐng)域已知的方法淀積用來形成控 制柵材料6的覆蓋多晶硅層?？商鎿Q地，控制柵材料可以包括像金屬 硅化物的金屬互化物，金屬硅化物例如包括作為金屬的鈦、鉭或鈷， 或諸如TiN或TaN之類的金屬化合物。
接下來，可以提供覆蓋金屬層作為接觸層7。
然后，通過合適的光刻處理對(duì)覆蓋層形成圖案來形成可編程存 儲(chǔ)晶體管T2的主體。另外，在可編程存儲(chǔ)晶體管T2的主體側(cè)壁上形 成間隔8。
而且，如所屬領(lǐng)域的技術(shù)人員已知，可以形成源/漏區(qū)，以及在 后端處理的過程中，淀積鈍化層以覆蓋晶體管結(jié)構(gòu)1，創(chuàng)建與源/漏 區(qū)和與存取和控制柵的觸點(diǎn)，通過某些金屬化工藝提供互連布線。
權(quán)利要求
1. 一種在半導(dǎo)體基板上的非易失性存儲(chǔ)器(1)，其包括半導(dǎo)體基層(2)和至少一個(gè)可編程存儲(chǔ)晶體管(T2)，所述可編程存儲(chǔ)晶體管(T2)包括電荷存儲(chǔ)層堆疊(CT)和控制柵(6；6、7)；所述半導(dǎo)體基層(2)包括源區(qū)和漏區(qū)(3b、3c)以及被定位在所述源區(qū)和漏區(qū)(3b、3c)中間的載流溝道區(qū)(C2)；所述電荷存儲(chǔ)層堆疊(CT)包括第一絕緣層(9)、電荷阻擋層(10)和第二絕緣層(11)，所述第一絕緣層(9)被定位在所述載流溝道區(qū)(C2)上，所述電荷阻擋層(10)在所述第一絕緣層(9)上以及所述第二絕緣層(11)在所述電荷阻擋層(10)上；所述控制柵(6、7)被定位在所述電荷存儲(chǔ)層堆疊(CT)上；所述電荷存儲(chǔ)層堆疊(CT)被布置用于通過將來自所述載流溝道區(qū)(C2)的電荷載流子直接隧穿通過所述第一絕緣層(9)來在所述電荷阻擋層(10)中捕獲電荷；其中所述第一絕緣層(9)包括高K材料，與二氧化硅中電子的勢壘高度和空穴的勢壘高度之間的能級(jí)差相比，所述高K材料具有相對(duì)較小的電子的勢壘高度和空穴的勢壘高度的能級(jí)差。
2. 根據(jù)權(quán)利要求1所述的在半導(dǎo)體基板上的非易失性存儲(chǔ)器 (1)，其中所述可編程存儲(chǔ)晶體管(T2)是耗盡型晶體管。
3. 根據(jù)權(quán)利要求1或2所述的在半導(dǎo)體基板上的非易失性存儲(chǔ) 器(1)，其中所述第一絕緣層(9)的高K材料具有相對(duì)寬泛的組成 成分范圍，并且用于根據(jù)組成成分變化來對(duì)高k材料的勢壘高度屬性 進(jìn)行變化和/或調(diào)整。
4. 根據(jù)前面權(quán)利要求1、 2或3中的任何一個(gè)所述的在半導(dǎo)體 基板上的非易失性存儲(chǔ)器(1)，其中所述第一絕緣層(9)的高K材料包含硅酸鉿(Hf卜xSi力2)。
5. 根據(jù)權(quán)利要求4所述的在半導(dǎo)體基板上的非易失性存儲(chǔ)器 (1)，其中相對(duì)于鉿含量，改變Hf,-,Six02化合物的硅含量x，來改變和調(diào)整電子的勢壘高度和空穴的勢壘高度，其中0《x《1。
6. 根據(jù)權(quán)利要求4或5所述的在半導(dǎo)體基板上的非易失性存儲(chǔ) 器(1)，其中所述硅酸鉿化合物是氮化硅酸鉿(Hf,-,SiA (N))。
7. 根據(jù)權(quán)利要求4至6中的任何一個(gè)所述的在半導(dǎo)體基板上的 非易失性存儲(chǔ)器(1)，其中所述第一絕緣層(9)的硅酸鉿化合物包 含的硅含量介于大約x=0. 60和大約x=0. 90之間。
8. 根據(jù)權(quán)利要求4至7中的任何一個(gè)所述的在半導(dǎo)體基板上的 非易失性存儲(chǔ)器(1)，其中所述第一絕緣層(9)的硅酸鉿化合物包 含的硅含量大約為x=0. 77。
9. 根據(jù)權(quán)利要求4至8中的任何一個(gè)所述的在半導(dǎo)體基板上的 非易失性存儲(chǔ)器(1)，其中電子的勢壘高度介于大約2.5eV和大約 3. leV之間，空穴的勢壘高度介于大約3.0eV和大約3. 6eV之間。
10. 根據(jù)權(quán)利要求4至9中的任何一個(gè)所述的在半導(dǎo)體基板上 的非易失性存儲(chǔ)器(1)，其中所述第一絕緣層(9)的高K材料的K 值介于K"4和K^8之間。
11. 根據(jù)前面任何一項(xiàng)權(quán)利要求所述的在半導(dǎo)體基板上的非易 失性存儲(chǔ)器(1)，其中所述第二絕緣層(11)包括第二高K材料， 所述第二高K材料的K值實(shí)質(zhì)上等于或大于所述第一絕緣層(9)的 高K材料的K值。
12. 根據(jù)權(quán)利要求11所述的在半導(dǎo)體基板上的非易失性存儲(chǔ)器 (1)，其中所述第二絕緣層(11)的第二高K材料包括硅酸鉿 (Hf卜xSix02)。
13. 根據(jù)權(quán)利要求12所述的在半導(dǎo)體基板上的非易失性存儲(chǔ)器 (1)，其中所述第二高K材料的硅酸鉿(HfhSi力2)的硅含量小于所述第一絕緣層的高K材料的硅含量。
14. 根據(jù)權(quán)利要求12或13所述的在半導(dǎo)體基板上的非易失性 存儲(chǔ)器(1)，其中所述第二高K材料的硅酸鉿(Hf卜xSix02)的硅含 量大約是xi. 47。
15. 根據(jù)權(quán)利要求11所述的在半導(dǎo)體基板上的非易失性存儲(chǔ)器 (1)，其中所述第二高K材料包括Zr02和它的硅酸鹽、Hf02、 Ta205、A1203、 HfxAlyOz或X-Sc03中的一個(gè)，其中X是Gd、 Dy或La中的一個(gè)。
16. 根據(jù)權(quán)利要求4至15任何一項(xiàng)所述的在半導(dǎo)體基板上的非 易失性存儲(chǔ)器(1)，其中所述第一絕緣層(9)的厚度介于大約2nm 和大約6nm之間。
17. —種用于制造在半導(dǎo)體基板上的非易失性存儲(chǔ)器(1)的方 法，該方法包括半導(dǎo)體基層(2)和至少一個(gè)可編程存儲(chǔ)晶體管(T2)，所述可編程存儲(chǔ)晶體管(T2)包括電荷存儲(chǔ)層堆疊(CT)和控 制柵(6; 6、 7);所述半導(dǎo)體基層(2)包括源區(qū)和漏區(qū)(3b、 3c)以及被定位在 所述源區(qū)和漏區(qū)(3b、 3c)中間的載流溝道區(qū)(C2);所述電荷存儲(chǔ)層堆疊(CT)包括第一絕緣層(9)、電荷阻擋層 (10)和第二絕緣層(11)，所述第一絕緣層(9)被定位在所述載 流溝道區(qū)(C2)上，所述電荷阻擋層(10)在所述第一絕緣層(9) 上以及所述第二絕緣層(11)在所述電荷阻擋層(10)上；所述控制柵(6、 7)被定位在所述電荷存儲(chǔ)層堆疊(CT)上； 所述電荷存儲(chǔ)層堆疊(CT)被布置用于通過將來自所述載流溝 道區(qū)(C2)的電荷載流子直接隧穿通過所述第一絕緣層(9)來在所 述電荷阻擋層(10)中捕獲電荷，其中所述方法包括 可編程存儲(chǔ)晶體管，淀積高K材料作為所述第一絕緣層(9)，與二氧化硅中電子和 空穴的勢壘高度相比，該高K材料具有相對(duì)改進(jìn)的電子的勢壘高度和 空穴的勢壘高度的對(duì)稱性。
18. 根據(jù)權(quán)利要求17的用于制造在半導(dǎo)體基板上的非易失性存 儲(chǔ)器(1)的方法，其中所述方法還包括提供作為可編程存儲(chǔ)晶體管(T2)的耗盡型晶體管。
19. 一種存儲(chǔ)器陣列，其至少包括一個(gè)根據(jù)前面權(quán)利要求1至 16中的任何一項(xiàng)所述的非易失性存儲(chǔ)器。
20. —種半導(dǎo)體器件，其至少包括一個(gè)根據(jù)前面權(quán)利要求1至 16中的任何一項(xiàng)所述的非易失性存儲(chǔ)器。
全文摘要
一種半導(dǎo)體基板上的非易失性存儲(chǔ)器，該非易失性存儲(chǔ)器包括半導(dǎo)體基層和可編程存儲(chǔ)晶體管，該存儲(chǔ)晶體管包括存儲(chǔ)堆疊、控制柵、源區(qū)和漏區(qū)以及在源極和漏極中間的溝道。所述存儲(chǔ)堆疊包括第一絕緣層(9)、阻擋層(10)和第二絕緣層(11)。將第一層定位在溝道上，將阻擋層定位在第一絕緣層上，以及將第二絕緣層定位在阻擋層上。接下來，將控制柵布置在存儲(chǔ)堆疊上。存儲(chǔ)堆疊布置來用于通過使來自溝道的電荷載流子隧穿通過第一絕緣層，來在阻擋層中捕獲電荷，所述第一層包括高K材料。與二氧化硅中的電子的勢壘高度能量和空穴的勢壘高度能量之間的差相比，高K材料具有相對(duì)較小的電子和空穴的勢壘高度能量之間的差。
文檔編號(hào)H01L29/51GK101288181SQ200680037999
公開日2008年10月15日 申請(qǐng)日期2006年10月10日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者米切爾·斯洛特布姆, 納德爾·阿基勒, 羅伯圖斯·T·F·范沙耶克 申請(qǐng)人:Nxp股份有限公司