專利名稱：在結(jié)處具有絕緣層的場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在結(jié)處具有絕緣層的半導(dǎo)體場(chǎng)效應(yīng)晶體管(FET)結(jié)構(gòu)和制造此種結(jié)構(gòu)的方法。
技術(shù)背景已知大量的半導(dǎo)體金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(M0SFET) 以及制造它們的方法。越來(lái)越期望降低這些晶體管的尺寸以增加在單 個(gè)半導(dǎo)體襯底上的柵極數(shù)目。當(dāng)晶體管變得越小時(shí)，許多效應(yīng)變得越來(lái)越與晶體管的性能相 關(guān)，其中包括漏電效應(yīng)。這在短溝道器件中尤其正確。尤其，已知為 結(jié)漏電的效應(yīng)變得越來(lái)越重要。結(jié)漏電涉及源極或漏極與襯底之間的 漏電流，其橫跨在源極(或漏極)擴(kuò)散與襯底之間的結(jié)上。對(duì)于采用硅鍺(SiGe)合金源極和漏極的器件來(lái)說(shuō)，結(jié)漏電尤 其是個(gè)問(wèn)題，這是因?yàn)榕c硅襯底相比，SiGe具有減小的帶隙，因此 漏電流較大。因此，需要一種晶體管設(shè)計(jì)以及制造方法，來(lái)降低結(jié)漏電。 在美國(guó)2004/0038533中，Chunlin Liang提供了 一種具有這種 目標(biāo)想法的現(xiàn)有技術(shù)結(jié)構(gòu)。在該方法中，從襯底的上表面刻蝕進(jìn)入襯 底內(nèi)，形成了深空腔，該空腔朝向基底較寬，從而其底切了上表面的 一部分。然后，在空腔的表面上形成熱氧化物，該空腔被填充或部分 地填充。然后，在由空腔所底切的區(qū)中形成源極和漏極注入。遺憾的是，這種方法很難在實(shí)際中實(shí)現(xiàn)。被刻蝕的空腔需要與 源極和漏極注入的深度相同，而空腔的深度是難以控制的。還尤其難 以控制的是形成底切的刻蝕步驟。然而，傳統(tǒng)的體MOSFET中的主要 的漏電是來(lái)自輕摻雜源極和漏極(LDS和LDD)，而這不能被解決。 另一個(gè)問(wèn)題是該方法要求大面積的硅。在美國(guó)2005/0176219中，Kira等提出了可選的方法，該方法采 用了器件隔離層，該隔離層用于降低漏電流。然而，在活性溝道區(qū)下， 隔離層完全一致。在SiGe上生長(zhǎng)活性溝道的硅，然后去除SiGe，由 氧化硅來(lái)代替，以形成隔離層。這將太多應(yīng)力引進(jìn)了活性溝道層中。 而且，SiGe層的厚度意味著不能容納該層中的應(yīng)變，從而錯(cuò)位和缺 陷將出現(xiàn)在SiGe層周?chē)墓鑼又?，這再一次降低了活性溝道層的質(zhì)在美國(guó)2005/0035408 (Wang等)中公開(kāi)了另一可選的結(jié)構(gòu)。所 述的工藝非常復(fù)雜。J"urczak 等在 "Dielectric Pockets-A New Concept of the Junctions for Deca-Nanometric CMOS Devices" ， IEEE Transactions on Electron Devices volume 48 number 8 2001， pages 1770 to 1774 中描述了一種可選的方法。在該方法中，在LDD下和與高摻雜漏極 (HDD)鄰接處注入被作者稱為電介質(zhì)袋的掩埋間隔。然而，該制造 是復(fù)雜的，并且掩埋間隔并不阻止在源極和漏極結(jié)構(gòu)的絕大部分上的 結(jié)漏電流。因此，仍然需要降低FET中的結(jié)漏電流。 發(fā)明內(nèi)容根據(jù)本發(fā)明，提供了一種制造半導(dǎo)體晶體管的方法，其包括在硅半導(dǎo)體襯底的第一主表面上形成柵極氧化層；在柵極氧化層上形成柵極；在柵極兩側(cè)上的深延伸區(qū)中將源極和漏極刻蝕進(jìn)半導(dǎo)體襯底的 第一主表面；在深延伸區(qū)的壁上生長(zhǎng)SiGe層； 在SiGe層上生長(zhǎng)硅層；選擇性地刻蝕SiGe層，以去除SiGe層，適當(dāng)?shù)乇Ａ襞c柵極氧 化層鄰接的那部分SiGe層，SiGe層的剩余部分形成了層空腔； 用絕緣物填充層空腔；以及在柵極的對(duì)邊上的深延伸區(qū)的源極和漏極空腔中生長(zhǎng)源極通過(guò)制造所述的半導(dǎo)體器件，氧化層跟隨著結(jié)，因此顯著地降 低了結(jié)漏電流，這是因?yàn)樵诮Y(jié)區(qū)的絕大部分上出現(xiàn)了隔離層。例如，這可以與美國(guó)2005/0176219的方法進(jìn)行對(duì)比，在美國(guó)2005/0176219 中形成了厚的隔離區(qū)。應(yīng)該注意，在美國(guó)2005/0176219中，源極和 漏極區(qū)的絕大部分(尤其是較高摻雜部分)根本未被隔離，這是由于 隔離區(qū)位于溝道下面，這意味著仍然存在用于結(jié)漏電流流動(dòng)的很大面 積。本發(fā)明的另一優(yōu)點(diǎn)是通過(guò)跟隨結(jié)，氧化層出現(xiàn)在其最有效的地 方。電場(chǎng)在結(jié)的曲面部分較高，所以漏電流在那就最高?，F(xiàn)有技術(shù)方 法傾向于在特定位置提供溝槽。不可避免的是，在這種現(xiàn)有技術(shù)中， 溝槽不跟隨結(jié)，尤其是在曲面區(qū)，所以這種現(xiàn)有技術(shù)方法不能準(zhǔn)確地 在最需要幫助的地方幫助降低漏電流。該器件還有效地用作絕緣器件上的局部硅，這可以進(jìn)一步地提 高短溝道效應(yīng)。在優(yōu)選的實(shí)施例中，源極和漏極層是SiGe;優(yōu)選地填充空腔。 本發(fā)明在這種器件中尤其有用。在這種晶體管中，有益的是提高Ge 在SiGe中的百分比，這提高了溝道中的應(yīng)變量。遺憾的是，Ge量越 高，帶隙越低，因此漏電流越高。發(fā)明者已經(jīng)意識(shí)到對(duì)于SiGe晶體 管，高摻雜區(qū)的漏電變得更加重要，并且實(shí)際上變?yōu)榭杀鹊蒙系蛽诫s 區(qū)的漏電流；鑒于高慘雜區(qū)實(shí)際上比低摻雜區(qū)大得多的事實(shí)(它們通 常是一個(gè)數(shù)量級(jí)的摻雜量)，這是尤其正確的。沒(méi)有任何一個(gè)現(xiàn)有技術(shù)文獻(xiàn)討論了這種具有SiGe源極和漏極的 晶體管的特定問(wèn)題。填充空腔的步驟可以是對(duì)硅進(jìn)行氧化以在空腔中形成氧化硅的 步驟。形成硅層下面的SiGe層，使其具有5nm至25nra的厚度。因此， 可在深延伸區(qū)的壁上形成薄的SiGe層，這保證了 SiGe層可作為應(yīng)變 層被有效地保持著，而不會(huì)留下缺陷?？稍赟iGe層上生長(zhǎng)厚度為5nra至25nm的硅層。根據(jù)另一方面，本發(fā)明還涉及一種半導(dǎo)體場(chǎng)效應(yīng)晶體管，其包括具有第一主表面的硅半導(dǎo)體襯底；第一主表面上的柵極氧化層；柵極氧化層上的導(dǎo)電柵極；在柵極對(duì)側(cè)的對(duì)置深延伸區(qū)中形成的對(duì)置源極和漏極區(qū)，該源 極和漏極區(qū)從第一主要面延伸到襯底中；以及在襯底中跟隨源極和漏極區(qū)與襯底的結(jié)的填充層，其中該填充 層具有與SiGe的柵極氧化層鄰接的第一區(qū)，以及氧化層的剩余部分 是絕緣物。


現(xiàn)在參考附圖，僅通過(guò)示例的方式，將描述本發(fā)明，其中 圖1至4用側(cè)視圖示出了根據(jù)本發(fā)明實(shí)施例的方法中的步驟。
具體實(shí)施方式
參見(jiàn)圖1，提供了硅襯底10以及生長(zhǎng)在硅襯底10的第一主表面 12上的柵極氧化層14。在柵極氧化層14上沉積柵極16;該柵極是 諸如金屬、金屬合金或多晶硅之類(lèi)的導(dǎo)電材料。形成柵極16和柵極 氧化層14圖案來(lái)限定柵極結(jié)構(gòu)18。然后，在柵極結(jié)構(gòu)18的每側(cè)上刻蝕出深延伸區(qū)20，在此階段該 深延伸區(qū)20是刻蝕的源極和漏極空腔。可選地，該刻蝕步驟是采用 柵極16作為掩模來(lái)自對(duì)準(zhǔn)的。這將產(chǎn)生圖l所示的結(jié)構(gòu)。然后，在襯底10上的深延伸區(qū)空腔20的壁上沉積薄的硅鍺 (SiGe)層22。在所述的特定實(shí)施例中，在SiGe層中Si含量為80%, Ge含量為20。/。，但是如下所述，這是可以變化的。如圖2所示，然后 在薄的SiGe層22上沉積薄的硅層24。然后，執(zhí)行選擇性刻蝕；該刻蝕選擇性地對(duì)Si上的SiGe進(jìn)行 刻蝕。例如，該刻蝕可以是選擇性濕法刻蝕。選擇性刻蝕Si上的SiGe的具有高選擇性的選擇性濕法刻蝕劑是比例為1: 1: 4的氫氧化銨、 過(guò)氧化氫和水。將該刻蝕執(zhí)行一段精確受控的時(shí)間，以部分地，而不是全部地刻蝕掉薄的SiGe層22，留下層空腔26。然而，薄的SiGe層22的一 段長(zhǎng)度保留在氧化層14下。在優(yōu)選的實(shí)施例中，該長(zhǎng)度為5nm到 20nm，優(yōu)選為5到10nra，這足以提供電流通路，并且其足夠小，以 足夠提供結(jié)電流的良好降低。這產(chǎn)生了圖3的結(jié)構(gòu)。然后，生長(zhǎng)二氧化硅28，以填充層空腔26。氧化層28和剩余 SiGe層22 —起構(gòu)成了填充層，該填充層具有與柵極氧化層14鄰接 的SiGe 22和剩余部分的氧化層28。該氧化物是二氧化硅-術(shù)語(yǔ)二氧 化硅還被用于表示生長(zhǎng)的氧化物不需要是化學(xué)計(jì)量的。然后，生長(zhǎng)SiGe源極30和漏極32，以填充源極和漏極空腔(深 延伸區(qū))20來(lái)形成MOSFET的源極和漏極。這些在溝道中強(qiáng)加了壓縮 應(yīng)力。SiGe中Si含量為60°/。到90%， Ge含量為10%到40%，其中尤其 優(yōu)選地為Ge值為15%到25%。源極和漏極是重?fù)诫s的，以便導(dǎo)電，n+ 型摻雜或p+型慘雜取決于期望的晶體管類(lèi)型。通過(guò)注入，分別形成鄰近源極30和漏極32的輕慘雜源極34和 漏極36，其與源極和漏極具有相同的導(dǎo)電類(lèi)型。輕摻雜源極和漏極 34， 36是Si，與SiGe源極和漏極30， 32相比，其具有高帶隙。輕 摻雜的源極和漏極(34， 36)與SiGe源極和漏極(30， 32)具有相 同的導(dǎo)電類(lèi)型。然后，如在傳統(tǒng)的工藝中一樣，制造SiGe源極30、 SiGe漏極 32和柵極16的接觸，以完成MOSFET。如所屬領(lǐng)域的技術(shù)人員所理解 的，例如還可以進(jìn)行進(jìn)一步的處理，以提供互連層或類(lèi)似的層等。產(chǎn)生的結(jié)構(gòu)具有跟隨SiGe源極和漏極30， 32與硅襯底10的結(jié) 的填充層(22， 28)，通過(guò)薄的Si層24，該填充層與SiGe源極和 漏極30， 32隔開(kāi)。對(duì)于其大部分長(zhǎng)度，填充層是絕緣物(28)(氧 化物)，其阻止漏電流流入填充層的這個(gè)部分。當(dāng)晶體管開(kāi)啟時(shí)，在 填充層的柵極末端的SiGe層22導(dǎo)通，允許電流在源極和漏極之間通 過(guò)。因此，與采用SiGe源極和漏極(尤其在HDD區(qū)中)相比，根據(jù) 本發(fā)明的晶體管具有顯著降低的結(jié)漏電流。尤其地，這種具有SiGe區(qū)的晶體管具有來(lái)自SiGe區(qū)的顯著較 高的漏電流，因此降低區(qū)和體之間的漏電的本發(fā)明尤其有益。剩余的SiGe層保證了鄰近柵極氧化物而形成的溝道在晶體管使 用中不被氧化層28阻止。所采用的方法的優(yōu)點(diǎn)是其可輕易地適用于傳統(tǒng)形式的M0SFET， 而不要求復(fù)雜的溝槽結(jié)構(gòu)等等。所屬領(lǐng)域的技術(shù)人員將意識(shí)到所述的實(shí)施例不是唯一的方法， 如果需要可引進(jìn)修改。該方法可用于各種尺寸的晶體管，并且簡(jiǎn)單到甚至可以在最小 尺度上制造。薄的Si層24和薄的SiGe層22的厚度，以及因此最終結(jié)構(gòu)中 的填充層的厚度可以取決于所采用的工藝而有所不同。例如，SiGe 層22和填充層22， 28的厚度可以是2到25nm，優(yōu)選的是5到25nm， 以及薄的Si層的厚度優(yōu)選為5nm到25nm。所采用的確切厚度取決于合金成分，這是因?yàn)镾iGe合金中的Ge 量越大，SiGe層22的應(yīng)變更大，因此該層的最大厚度越薄，以避免 在結(jié)構(gòu)中引入過(guò)度的應(yīng)力。Ge量為20。/。時(shí)，優(yōu)選的是SiGe層厚度小 于15nm，并且理想的為小于10nra，從而避免應(yīng)力，當(dāng)Ge量較小時(shí)， 較大的厚度是可行的。雖然，已經(jīng)用特定形式的MOSFET對(duì)本發(fā)明進(jìn)行了描述，但是如 果需要可以采用任何合適的結(jié)構(gòu)?？梢允褂萌魏魏线m的半導(dǎo)體圖案形成工藝來(lái)形成層，尤其是柵 極圖案?？梢杂每蛇x的材料來(lái)代替SiGe源極和漏極區(qū)30， 32，諸如生長(zhǎng) 在深延伸區(qū)的Si。所屬領(lǐng)域的技術(shù)人員將意識(shí)到可采用本發(fā)明來(lái)產(chǎn)生具有源極、 漏極和體的適當(dāng)摻雜的P型或n型晶體管。
權(quán)利要求
1.一種制造半導(dǎo)體晶體管的方法，其包括在硅半導(dǎo)體襯底(10)的第一主表面(12)上形成柵極氧化層(14)；在所述柵極氧化層(14)上形成柵極(16)；在深延伸區(qū)(20)的柵極(16)的兩側(cè)上刻蝕源極和漏極空腔進(jìn)入所述半導(dǎo)體襯底(10)的第一主表面(12)；在所述深延伸區(qū)(20)的壁上生長(zhǎng)SiGe層(22)；在所述SiGe層(22)上生長(zhǎng)硅層(24)；選擇性地刻蝕所述SiGe層(22)，以去除SiGe層，適當(dāng)?shù)乇Ａ襞c所述柵極氧化層(14)鄰接的那部分SiGe層(22)，所述SiGe層的剩余部分形成空腔(26)；用絕緣物(28)填充所述空腔(26)；以及在所述柵極(16)的相對(duì)側(cè)上的深延伸區(qū)(20)的源極和漏極空腔中生長(zhǎng)源極(30)和漏極(32)層。
2. 根據(jù)權(quán)利要求1所述的方法，其中所述源極和漏極層(30， 32)是SiGe。
3. 根據(jù)權(quán)利要求1或2所述的方法，其中所述填充層空腔(26) 的步驟是對(duì)硅進(jìn)行氧化以在所述空腔中形成二氧化硅(28)的步驟。
4. 根據(jù)權(quán)利要求1到3中的任一權(quán)利要求所述的方法，其中在 所述硅層(24)下的SiGe層的厚度為5皿到25nm。
5. 根據(jù)權(quán)利要求1到4中的任一權(quán)利要求所述的方法，其中生 長(zhǎng)在所述SiGe層(22)的硅層(24)的厚度為5腿到25醒。
6. —種半導(dǎo)體場(chǎng)效應(yīng)晶體管，其包括-具有第一主表面(12)的硅半導(dǎo)體襯底(10); 在所述第一主表面(12)上的柵極氧化層(14);在所述柵極氧化層(14)上的導(dǎo)電柵極(16);在所述柵極(16)的相對(duì)側(cè)上的對(duì)置深延伸區(qū)(20)中形成的 對(duì)置源極和漏極區(qū)(30， 32)，所述源極和漏極區(qū)(30， 32)從第一 主表面(12)延伸進(jìn)入所述襯底(10);以及在所述襯底中跟隨源極和漏極區(qū)(30， 32)與襯底的結(jié)的填充 層(22， 28)，其中所述填充層(22， 28)具有與SiGe的柵極氧化 層鄰接的第一區(qū)(22)以及所述填充層的剩余部分是絕緣物(28)。
7. 根據(jù)權(quán)利要求6所述的半導(dǎo)體場(chǎng)效應(yīng)晶體管，其中所述源極 和漏極區(qū)(30， 32)是SiGe。
8. 根據(jù)權(quán)利要求6或7的半導(dǎo)體場(chǎng)效應(yīng)晶體管，其中所述填充 層(22， 28)中的絕緣物是二氧化硅。
9. 根據(jù)權(quán)利要求6到8中的任一權(quán)利要求所述的半導(dǎo)體場(chǎng)效應(yīng) 晶體管，其中所述填充層(22， 28)的厚度為5nm至25腿。
10. 根據(jù)權(quán)利要求6到9中的任一權(quán)利要求所述的半導(dǎo)體場(chǎng)效 應(yīng)晶體管，其中所述填充層(22， 28)上的硅層(24)的厚度為5nra 至U 25nm。
全文摘要
一種制造FET的方法，其包括形成柵極結(jié)構(gòu)(18)，然后，在每側(cè)上刻蝕空腔。然后，在空腔中的襯底(10)上沉積SiGe層(22)，隨后沉積Si層(24)。然后，執(zhí)行選擇性刻蝕以刻蝕掉除了柵極結(jié)構(gòu)(18)下的SiGe層部分以外的SiGe(22)，以及生長(zhǎng)氧化物(28)以填充產(chǎn)生的空隙。然后，在空腔中沉積SiGe源極和漏極。氧化物(28)能降低結(jié)漏電流。
文檔編號(hào)H01L29/06GK101326621SQ200680046460
公開(kāi)日2008年12月17日 申請(qǐng)日期2006年12月7日 優(yōu)先權(quán)日2005年12月13日
發(fā)明者吉爾貝托·A·庫(kù)拉托拉, 塞巴斯蒂安·努汀克 申請(qǐng)人:Nxp股份有限公司