專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及具有雙功函數(shù)金屬柵極結(jié)構(gòu)的CMOS半導(dǎo)體器件，以及制造為PMOS和NMOS晶體管提供分開(kāi)的柵極功函數(shù)控制的雙金屬柵極疊層結(jié)構(gòu)的方法。
背景技術(shù)：
通常，利用彼此協(xié)同工作的成對(duì)的p溝道MOS(PMOS)和n溝道MOS(NMOS)晶體管來(lái)形成互補(bǔ)金屬氧化物硅(CMOS)半導(dǎo)體集成電路。與僅利用PMOS晶體管形成的半導(dǎo)體器件相比，CMOS半導(dǎo)體器件具有更高的工作效率和速度。此外，CMOS技術(shù)具有良好的微縮特性(scalingcharacteristics)，其允許開(kāi)發(fā)具有越來(lái)越高的集成密度的半導(dǎo)體集成電路器件。由于這些和其他原因，CMOS技術(shù)通常用來(lái)制造用于高集成度和高性能應(yīng)用的半導(dǎo)體器件。然而，隨著CMOS技術(shù)按比例縮小至納米級(jí)及其以下，也必須不斷地按比例減小電源電壓和MOS晶體管閾值電壓以保持高性能和高可靠性。CMOS晶體管的迅速的按比例縮小(downscaling)已經(jīng)對(duì)具有良好控制的和可再現(xiàn)的功函數(shù)/閾值電壓的柵極疊層結(jié)構(gòu)的發(fā)展提出了技術(shù)挑戰(zhàn)。
常規(guī)的CMOS制造技術(shù)已經(jīng)應(yīng)用了多晶硅(poly-Si)柵電極工藝技術(shù)。圖1A示出了用于MOS器件的常規(guī)CMOS柵極結(jié)構(gòu)。圖1A示出了形成在半導(dǎo)體襯底11上的柵極結(jié)構(gòu)10。柵極結(jié)構(gòu)10包括多晶硅(poly-Si)柵電極10a以及置于柵電極10a和半導(dǎo)體襯底11之間的柵極介電層10b。在常規(guī)的柵極疊層設(shè)計(jì)中，柵極介電層10b例如由熱生長(zhǎng)氧化硅形成。常規(guī)柵極結(jié)構(gòu)10不足以滿足納米級(jí)CMOS技術(shù)的性能需求。例如，在納米級(jí)設(shè)計(jì)規(guī)則中，多晶硅柵電極10a的接觸面積顯著縮小，由此需要柵極介電層10b-比如氧化硅-的厚度減小從而保持適當(dāng)?shù)钠骷阅芩璧臇艠O電容。
當(dāng)利用超薄柵極介電層來(lái)形成多晶硅柵極疊層結(jié)構(gòu)(比如圖1A中所示的)時(shí)，器件性能可能會(huì)由于多晶硅柵極損耗(即PDE(poly-gate depletion)效應(yīng))、高柵極電阻(更小的多晶柵極)、增大的柵極電介質(zhì)隧穿泄漏電流以及其他公知問(wèn)題而顯著劣化。特別是，由于多晶硅柵極損耗，在多晶硅柵電極10a和薄的柵極介電層10b之間形成了薄的損耗層(depletion layer)，這增大了等效柵極氧化物厚度，導(dǎo)致總柵極電容的減小。
對(duì)于多晶硅柵極疊層，為了克服與超薄柵極介電層相關(guān)的問(wèn)題，考慮將高K柵極介電材料用作多晶硅柵極疊層的柵極介電層，這在相同有效氧化物厚度(same effective oxide thickness)下允許更厚的柵極介電層。這種方法對(duì)于消除柵極電介質(zhì)隧穿泄漏是有效的，但在將高K介電材料與多晶硅柵電極界面連接時(shí)存在兼容性問(wèn)題。例如，在沒(méi)有擴(kuò)散阻擋層(diffusion barrier)時(shí)，高K介電層中的氧化劑能容易地?cái)U(kuò)散到多晶硅柵電極中，在界面處形成氧化硅層，導(dǎo)致減小的柵極電容。而且，利用與多晶硅柵電極界面連接的高K介電層形成的柵極疊層結(jié)構(gòu)不能克服PDE效應(yīng)。
用于納米級(jí)CMOS器件的先進(jìn)柵極疊層解決方案應(yīng)用了高K柵極介電層和金屬柵電極以消除柵極損耗問(wèn)題、柵極電介質(zhì)隧穿泄漏問(wèn)題、以及電容等效厚度按比例縮小中的限制的問(wèn)題。圖1B示出了形成在半導(dǎo)體襯底21上的常規(guī)CMOS柵極結(jié)構(gòu)20。柵極結(jié)構(gòu)20包括多晶硅柵電極20a、柵極介電層20b以及置于多晶硅電極20a和柵極介電層20b之間的金屬柵極層20c。在某些常規(guī)設(shè)計(jì)中，對(duì)于PMOS和NMOS柵極疊層兩者，使用相同的金屬性材料(metallic material)來(lái)形成金屬柵極層20c。盡管金屬柵極層20c對(duì)于防止柵極損耗效應(yīng)以及從多晶硅柵極到柵極介電層之中的摻雜劑滲透是有效的，但此方法的缺點(diǎn)在于PMOS和NMOS晶體管的閾值電壓主要由插入的金屬柵極層20c的功函數(shù)確定。
理想地，對(duì)于體硅(bulk-Si)NMOS和PMOS晶體管，具有對(duì)應(yīng)于Si的導(dǎo)帶邊緣和價(jià)帶邊緣的功函數(shù)的金屬柵極分別是最佳的。然而，單功函數(shù)金屬柵極技術(shù)必須在NMOS和PMOS晶體管的最佳功函數(shù)之間進(jìn)行平衡。例如，用于NMOS和PMOS晶體管的金屬柵極層可以由具有在半導(dǎo)體層的導(dǎo)帶和價(jià)帶能級(jí)之間的費(fèi)米能級(jí)的金屬形成。此方法的缺點(diǎn)在于，晶體管的閾值電壓Vth增大到不能用溝道反摻雜技術(shù)有效降低的水平。因此，單功函數(shù)金屬柵極CMOS技術(shù)對(duì)于滿足閾值電壓減小的需求是無(wú)效的，該需求是實(shí)現(xiàn)低功耗和高速器件性能所需要的。
因此，已經(jīng)提出了雙功函數(shù)金屬柵極CMOS技術(shù)，其中NMOS和PMOS柵極疊層的柵極金屬層由其費(fèi)米能級(jí)或功函數(shù)對(duì)應(yīng)Si的導(dǎo)帶邊緣和價(jià)帶邊緣的不同的金屬形成。例如，NMOS柵極疊層中的金屬層可以由其費(fèi)米能級(jí)與n+摻雜硅層的導(dǎo)帶能級(jí)相似的金屬形成，而PMOS柵極疊層中的金屬層可以由其費(fèi)米能級(jí)與p+摻雜硅層的價(jià)帶能級(jí)相似的金屬形成。
雙功函數(shù)金屬柵極技術(shù)的發(fā)展已經(jīng)對(duì)金屬的選擇提出了技術(shù)挑戰(zhàn)，所述金屬具有允許單獨(dú)控制NMOS和PMOS柵極功函數(shù)且適于與CMOS工藝技術(shù)整合的材料特性。作為具體示例，對(duì)于雙金屬柵極制造工藝，應(yīng)當(dāng)考慮用于形成柵極疊層的柵極金屬/電介質(zhì)材料的材料特性，從而實(shí)現(xiàn)柵極功函數(shù)的嚴(yán)格控制和可再現(xiàn)性。而且，應(yīng)當(dāng)考慮器件制造所用的薄膜工藝技術(shù)的類型，從而防止對(duì)柵極介電層的損壞，該損壞會(huì)劣化電性能或者會(huì)降低柵極疊層結(jié)構(gòu)的可靠性和預(yù)期壽命。
例如，常規(guī)雙金屬柵極疊層制造工藝包括在半導(dǎo)體襯底上形成柵極介電層并在柵極介電層上形成第一金屬層，其中選擇所述第一金屬層以設(shè)定用于例如NMOS柵極的功函數(shù)。之后，構(gòu)圖第一金屬層從而去除第一金屬層的在PMOS區(qū)域中的部分。然后在PMOS區(qū)域中暴露的柵極介電層之上形成第二金屬層，其中選擇所述第二金屬層以設(shè)定用于例如PMOS柵極的功函數(shù)。然后蝕刻第二金屬層以去除第二金屬層的在NMOS區(qū)域中的形成在第一金屬層之上的部分。在這種工藝中，當(dāng)蝕刻第一金屬層時(shí)，PMOS有源區(qū)中的柵極介電層用作蝕刻停止物。因此，PMOS疊層中的柵極介電層會(huì)被工藝步驟損壞。
在另一常規(guī)方法中，在構(gòu)圖第一金屬層(金屬蝕刻工藝)之后，去除該柵極介電層并形成新的柵極介電層(即去除可能已損壞的柵極介電層)。這種方法對(duì)于改善柵極介電層的質(zhì)量是有效的，但會(huì)在新柵極介電層的制造過(guò)程中導(dǎo)致對(duì)第一金屬層的損壞。例如，當(dāng)應(yīng)用氧化工藝以熱生長(zhǎng)用于柵極電介質(zhì)的氧化物層時(shí)，可能氧化第一金屬層。而且，當(dāng)利用薄膜沉積技術(shù)(例如PVD)形成新介電層時(shí)，在等離子體工藝過(guò)程中會(huì)損傷有源硅和柵極介電層的暴露區(qū)域。

發(fā)明內(nèi)容
總體上，本發(fā)明的示例性實(shí)施例包括具有雙功函數(shù)金屬柵極結(jié)構(gòu)的CMOS半導(dǎo)體器件以及制造雙金屬柵極疊層結(jié)構(gòu)的方法，所述雙金屬柵極疊層結(jié)構(gòu)為PMOS和NMOS晶體管提供了雙柵極功函數(shù)控制。根據(jù)本發(fā)明的示例性制造技術(shù)考慮了材料特性和薄膜加工技術(shù)，從而顯著減小或者消除了對(duì)柵極電介質(zhì)可靠性的影響。
在本發(fā)明的一個(gè)示例性實(shí)施例中，一種半導(dǎo)體器件包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有形成在所述半導(dǎo)體襯底前側(cè)上的雙柵極CMOS器件。所述雙柵極CMOS器件包括PMOS器件和NMOS器件。所述PMOS器件具有第一柵極疊層，所述第一柵極疊層由形成在所述半導(dǎo)體襯底上的柵極絕緣體層、形成在所述柵極絕緣體層上的第一導(dǎo)電層、形成在所述第一導(dǎo)電層上的第二導(dǎo)電層和形成在所述第二導(dǎo)電層上的第三導(dǎo)電層形成。所述NMOS器件具有第二柵極疊層，所述第二柵極疊層包括形成在所述半導(dǎo)體襯底上的柵極絕緣體層、形成在所述柵極絕緣體層上的第一導(dǎo)電層和形成在所述第一導(dǎo)電層上的第二導(dǎo)電層。
在一個(gè)示例性實(shí)施例中，所述第一和第二柵極疊層的第二導(dǎo)電層由不同的導(dǎo)電材料形成。在另一實(shí)施例中，所述第一和第二柵極疊層的第一導(dǎo)電層由具有基本相同的厚度的相同的導(dǎo)電材料形成。例如，所述第一和第二柵極疊層的第一導(dǎo)電層由TaN或TiN形成。所述第一和第二柵極疊層的第一導(dǎo)電層的厚度和導(dǎo)電材料被選擇以調(diào)整所述NMOS器件的功函數(shù)。所述第一柵極疊層的第二導(dǎo)電層的厚度和導(dǎo)電材料被選擇以調(diào)整所述PMOS器件的功函數(shù)。
在一個(gè)示例性實(shí)施例中，所述第一柵極疊層的第一、第二和第三導(dǎo)電層由不同的導(dǎo)電材料形成。例如，所述第一導(dǎo)電層優(yōu)選由相對(duì)于HF蝕刻溶液其蝕刻速率比形成所述第一柵極疊層的第二和第三導(dǎo)電層的不同材料的蝕刻速率更小的材料形成。這使得能夠在制造過(guò)程期間去除所述第二和第三層的在第二柵極疊層區(qū)域中的部分。例如，所述PMOS器件的第一柵極疊層的第一、第二和第三導(dǎo)電層分別由TaN、AlN和HfN形成。
在另一示例性實(shí)施例中，所述第一和第二柵極疊層的柵極絕緣層由介電常數(shù)在約8及更大的范圍內(nèi)的電介質(zhì)材料形成?？梢栽谒鰱艠O絕緣層和所述半導(dǎo)體襯底之間插入界面層以防止所述高K電介質(zhì)材料和所述硅襯底之間的反應(yīng)。所述第一和第二柵極疊層的柵極絕緣層可以由氧化鉿、鉿硅氧化物(hafnium silicon oxide)、氧化鑭、氧化鋯、鋯硅氧化物(zirconiumsilicon oxide)、氧化鉭、氧化釔或氧化鋁形成。
由以下對(duì)示例性實(shí)施例的詳細(xì)描述，本發(fā)明的這些和其他示例性實(shí)施例、方面、目的、特征及優(yōu)點(diǎn)將變得明顯，該詳細(xì)描述將結(jié)合附圖得以說(shuō)明。


圖1A是MOSFET晶體管的常規(guī)柵極疊層結(jié)構(gòu)的截面示意圖；圖1B是MOSFET晶體管的另一常規(guī)柵極疊層結(jié)構(gòu)的截面示意圖；圖2是根據(jù)本發(fā)明一示例性實(shí)施例的具有雙功函數(shù)金屬柵極結(jié)構(gòu)的CMOS晶體管對(duì)的截面示意圖；圖3A-3E是圖2的CMOS晶體管對(duì)在根據(jù)本發(fā)明一示例性實(shí)施例的CMOS制造工藝的各階段的截面示意圖；圖4A至4B是作為NMOS和PMOS器件的柵極金屬層厚度的函數(shù)的閾值電壓實(shí)驗(yàn)數(shù)據(jù)的示例性圖表。
具體實(shí)施例方式
現(xiàn)將參照附圖更充分地描述本發(fā)明的示例性實(shí)施例，其中應(yīng)理解的是，為了清楚起見(jiàn)，夸大了層和區(qū)域的厚度和尺寸。還應(yīng)進(jìn)一步理解的是，當(dāng)某層被描述為在另一層或襯底“上”或“之上”時(shí)，該層可以直接在該另一層或襯底上，或者也可以存在插入層。此外，全部附圖中所使用的類似的附圖標(biāo)記表示具有相同或相似功能的元件。
圖2是根據(jù)本發(fā)明一示例性實(shí)施例的具有雙功函數(shù)金屬柵極疊層結(jié)構(gòu)的CMOS晶體管對(duì)的截面示意圖。更具體而言，圖2示出了半導(dǎo)體器件100，半導(dǎo)體器件100包括具有NMOS晶體管區(qū)域101a和PMOS晶體管區(qū)域101b的半導(dǎo)體襯底101。NMOS晶體管區(qū)域101a包括NMOS晶體管，該NMOS晶體管包括形成在p摻雜器件阱中的n摻雜源極/漏極擴(kuò)散區(qū)170；以及包括柵極介電層103a和柵電極141的柵極疊層結(jié)構(gòu)140。柵電極141包括形成在柵極介電層103a上的第一導(dǎo)電層111a以及形成在第一導(dǎo)電層111a上的第二導(dǎo)電層120a。可選的界面層102a置于柵極介電層103a和襯底之間。
PMOS晶體管區(qū)域101b包括PMOS晶體管，該P(yáng)MOS晶體管包括形成在n摻雜器件阱中的p摻雜漏極/源極擴(kuò)散區(qū)171；以及包括柵極介電層103b和柵電極151的柵極疊層結(jié)構(gòu)150。柵電極151包括形成在柵極介電層103b之上的第一導(dǎo)電層111b、第二導(dǎo)電層113b、第三導(dǎo)電層115b和第四導(dǎo)電層120b。各NMOS和PMOS晶體管的柵極結(jié)構(gòu)140和150具有形成在側(cè)壁表面上的各自的絕緣間隙壁(spacer)160a、160b，以及形成在各自的柵極疊層140、150的頂表面上的絕緣蓋層130a、130b。
在圖2的CMOS晶體管的一個(gè)示例性實(shí)施例中，NMOS柵極結(jié)構(gòu)140包括金屬插入柵極層(metal-inserted gate layer)，該金屬插入柵極層包括介于柵極介電層103a和多晶硅層120a之間的第一導(dǎo)電層111a(單金屬層)?？蛇x的界面層102b置于柵極介電層103b和襯底之間。PMOS柵極結(jié)構(gòu)150包括金屬插入柵極層，該金屬插入柵極層包括介于柵極介電層103b和多晶硅層120b之間的三個(gè)導(dǎo)電金屬層111b、113b、115b的疊層。金屬層111a由第一金屬性材料和厚度形成，從而NMOS柵極具有與p摻雜硅的功函數(shù)類似的功函數(shù)，并控制NMOS晶體管的閾值電壓。PMOS柵極疊層150的金屬插入層由三個(gè)金屬層111b、113b、115b形成，所述三個(gè)金屬層的材料和厚度被選擇以提供與n摻雜硅的功函數(shù)相同或類似的PMOS有效功函數(shù)并控制PMOS器件的閾值電壓。
已考慮了各種電介質(zhì)/金屬材料系統(tǒng)以用于構(gòu)建柵極疊層140和150，從而實(shí)現(xiàn)被良好控制的雙柵極功函數(shù)。例如，已經(jīng)考慮了作為插入金屬的TaN對(duì)CMOS晶體管的閾值電壓特性的影響?？傮w上，NMOS晶體管的閾值電壓作為TaN柵極層厚度增加的函數(shù)而顯著增大，然而PMOS晶體管的閾值電壓隨著TaN柵極層厚度增大而輕微減小并達(dá)到穩(wěn)定。例如，以TaN作為插入金屬且以HfO2作為柵極介電層的NMOS和PMOS晶體管的閾值電壓的結(jié)果分別示于圖4A和4B中。如圖所示，可以認(rèn)為，將TaN薄層(10埃)用于NMOS器件和將厚TaN(40埃)用于PMOS器件，一般能夠?qū)崿F(xiàn)NMOS和PMOS晶體管各自的約0.55和-0.6的閾值電壓。
已進(jìn)一步確定的是，例如AlN的材料金屬柵極層能夠進(jìn)一步減小PMOS晶體管的閾值電壓。例如，對(duì)于圖4B所示的以TaN作為插入金屬(40埃厚)以及HfO2作為柵極介電層的PMOS晶體管，通過(guò)在兩個(gè)厚度為20埃的TaN層(或具有與TaN類似特性的金屬層)之間插入AlN(或具有相似特性的材料)的薄層(例如10埃)，能夠?qū)崿F(xiàn)PMOS器件的閾值電壓的進(jìn)一步減小。
在一個(gè)示例性實(shí)施例中，形成第一導(dǎo)電層111從而為NMOS柵電極提供約4.0eV至約4.4eV的功函數(shù)。第一導(dǎo)電層111可以由例如W、Mo、Ti、Ta、Al、Hf或Zr的金屬，或者這些金屬的氮化物，或者摻了Al或Si的這些金屬的氮化物形成。更具體而言，第一導(dǎo)電層111a可以由具有適當(dāng)功函數(shù)的如TiN或TaN的金屬性氮化物材料形成，以設(shè)定NMOS器件的閾值電壓。
此外，在本發(fā)明的一個(gè)示例性實(shí)施例中，導(dǎo)電層111b、113b、115b的疊層用被選擇從而對(duì)于PMOS柵電極確定約4.7eV至約5.1eV的PMOS柵電極有效功函數(shù)的導(dǎo)電材料和厚度形成。更具體而言，假定第一導(dǎo)電層111b的材料和厚度被選定從而確定了NMOS柵電極的功函數(shù)(柵極疊層140的第一導(dǎo)電層111a具有與n型硅的功函數(shù)相似的適當(dāng)?shù)墓瘮?shù))，則設(shè)置第二導(dǎo)電層113b以利用具有適當(dāng)功函數(shù)的金屬來(lái)調(diào)整PMOS柵極150的功函數(shù)，從而有效增大PMOS柵電極的功函數(shù)。
第二導(dǎo)電層113b可以由例如Al、La、Y的金屬，或者這些金屬的氧化物或氮化物形成。第三導(dǎo)電層115b用進(jìn)一步降低PMOS晶體管閾值電壓的導(dǎo)電材料和厚度形成。第三導(dǎo)電層115b可以由與第一導(dǎo)電層111b的材料相同或相似的材料形成。例如，第三導(dǎo)電層可以由W、Mo、Ti、Ta、Al、Hf或Zr，或者這些金屬的氮化物，或者摻Al或Si的這些金屬的氮化物形成。
在本發(fā)明的一個(gè)示例性實(shí)施例中，對(duì)于其中NMOS柵極疊層140由高k介電層/薄TaN金屬層/多晶硅柵電極形成且PMOS柵極疊層150由高k介電層/薄TaN金屬層/薄AlN層/薄HfN層/多晶硅柵電極形成的CMOS晶體管，能夠獲得雙功函數(shù)控制。在此示例性實(shí)施例中，PMOS柵極的第一、第二和第三導(dǎo)電層111b、113b、115b分別由不同的導(dǎo)電材料TaN(或TiN)、AlN(或AlO)和HfN(或TaN)形成。TaN和HfN層具有為PMOS器件提供相對(duì)穩(wěn)定的閾值電壓的有效厚度，而插入的AlN層提供了功函數(shù)調(diào)整從而進(jìn)一步可控地減小PMOS器件的閾值電壓。
在本發(fā)明的其他示例性實(shí)施例中，CMOS晶體管可以被構(gòu)建為具有一NMOS柵極結(jié)構(gòu)，該結(jié)構(gòu)具有插入在柵極介電層和多晶硅層之間的包括三個(gè)導(dǎo)電金屬層的疊層的金屬插入柵極層?？梢岳萌齻€(gè)金屬層來(lái)形成NMOS柵極疊層的金屬插入層，所述三個(gè)金屬層具有為提供與p摻雜硅的功函數(shù)相同或相似的NMOS有效功函數(shù)且控制PMOS器件的閾值電壓而選取的材料和厚度。此外，PMOS柵極結(jié)構(gòu)可以包括金屬插入柵極層，所述金屬插入柵極層包括插入在柵極介電層和多晶硅層之間的第一導(dǎo)電層(單金屬層)，其中該金屬層優(yōu)選用第一金屬性材料和厚度形成，使得PMOS柵極具有與n摻雜硅的功函數(shù)相似的功函數(shù)，并控制PMOS晶體管的閾值電壓。
應(yīng)理解的是，可以根據(jù)應(yīng)用和所需的功函數(shù)控制來(lái)改變用于形成柵極疊層的各種材料，并且以上疊層結(jié)構(gòu)僅僅是示例性的。此外，可以根據(jù)兼容性問(wèn)題(例如柵極層界面處的相互作用)和所采用的制造工藝來(lái)改變用于形成柵極層的材料。
圖3A至3E是示意性截面圖，示出根據(jù)本發(fā)明一示例性實(shí)施例的制造雙功函數(shù)金屬柵極CMOS半導(dǎo)體器件的方法。圖3A示出初始工藝步驟，其以體半導(dǎo)體襯底101開(kāi)始，并利用公知技術(shù)形成了NMOS晶體管區(qū)101a和PMOS晶體管區(qū)101b，NMOS晶體管區(qū)101a和PMOS晶體管區(qū)101b包括硅襯底101的表面中的各自的p摻雜器件阱和n摻雜器件阱(即有源區(qū))。例如，可以利用淺槽隔離(STI)方法或硅的局部氧化(LOCOS)來(lái)形成隔離區(qū)以界定NMOS有源區(qū)101a和PMOS有源區(qū)101b，并利用離子注入技術(shù)摻雜有源區(qū)從而形成所需的n摻雜和p摻雜器件阱。
之后，可以在襯底101之上形成可選的界面層102，并在界面層102上形成柵極介電層103。在一個(gè)實(shí)施例中，柵極介電層103可以是通過(guò)熱氧化工藝形成的氧化硅。在另一實(shí)施例中，柵極介電層103可以是通過(guò)氮?dú)夥罩械臒崽幚砉に囆纬傻牡鑼?。?dāng)柵極介電層103由氧化硅或氮化硅形成時(shí)，不需要界面層102。當(dāng)由氧化硅或氮化硅形成時(shí)，柵極介電層103優(yōu)選形成為具有約10埃至約60埃范圍內(nèi)的厚度。
當(dāng)柵極介電層103由高k電介質(zhì)材料形成時(shí)，優(yōu)選形成界面層102，從而防止柵極電介質(zhì)材料和硅襯底101之間的反應(yīng)?？梢酝ㄟ^(guò)形成厚度約小于1.5nm的薄界面層的包括臭氧氣體和臭氧化液體(ozonized liquid)的清潔工藝來(lái)形成界面層102。
柵極介電層103可以由高k電介質(zhì)材料形成，所述高k電介質(zhì)材料具有比氧化硅的相對(duì)介電常數(shù)高的相對(duì)介電常數(shù)。例如，高k介電層103可以由具有8或更高介電常數(shù)的材料形成，比如氧化鉿、鉿硅氧化物、氧化鑭、氧化鋯、鋯硅氧化物、氧化鉭、氧化鈦、GdO、氧化釔或氧化鋁，硅酸鹽，或者其任何組合。可以用公知的沉積技術(shù)來(lái)形成高k柵極介電層103，比如CVD、PVD或ALD。
為了高k介電層103的致密化，可以在具有N2、NO、N2O、O2或HNH3氣體的環(huán)境下以及約750℃至約1050℃的溫度下，包括N2、NO、N2O、O2或HNH3氣體，執(zhí)行沉積后退火(PDA)工藝?？梢杂山殡姵?shù)在約8或更大的范圍內(nèi)的電介質(zhì)材料來(lái)形成柵極介電層103。柵極介電層103的厚度根據(jù)用于形成柵極介電層103的高k電介質(zhì)材料的相對(duì)介電常數(shù)而改變。例如，高k介電層的厚度可以在約10埃至約200埃的范圍內(nèi)。
接著，參照?qǐng)D3B，執(zhí)行一系列沉積工藝，從而在柵極介電層103上形成第一導(dǎo)電層111，在第一導(dǎo)電層111上形成第二導(dǎo)電層113，在第二導(dǎo)電層113上形成第三導(dǎo)電層115。導(dǎo)電層111、113、115用以下金屬性材料和厚度形成，該金屬性材料和厚度被選擇，從而確定NMOS和PMOS柵電極的雙功函數(shù)，同時(shí)使得能夠利用得以良好控制的工藝步驟來(lái)形成柵極疊層從而消除或顯著減輕制造過(guò)程中對(duì)柵極疊層的損傷。
在本發(fā)明的一個(gè)示例性實(shí)施例中，第一導(dǎo)電層111用被選取以確定NMOS柵電極的功函數(shù)(這確定了NMOS晶體管的閾值電壓)的導(dǎo)電材料和厚度形成。在一個(gè)示例性實(shí)施例中，第一導(dǎo)電層111被形成，從而提供NMOS柵電極的約4.0eV至約4.4eV的功函數(shù)。第一導(dǎo)電層111可以由如W、Mo、Ti、Ta、Al、Hf或Zr的金屬，或者這些金屬的氮化物，或者摻Al或Si的這些金屬的氮化物形成。具體而言，第一導(dǎo)電層111可以由例如TiN或TaN的金屬性氮化物材料形成，對(duì)于為如下所述的后續(xù)蝕刻工藝提供相對(duì)于第二導(dǎo)電層113和第三導(dǎo)電層115的蝕刻選擇性，它們是優(yōu)選的。第一導(dǎo)電層111優(yōu)選形成為具有約5埃至約60埃范圍內(nèi)的厚度。
此外，在本發(fā)明的一個(gè)示例性實(shí)施例中，導(dǎo)電層111、113、115的疊層用被選取以確定PMOS柵電極的有效功函數(shù)(這確定了PMOS晶體管的閾值電壓)的導(dǎo)電材料和厚度形成。在一個(gè)示例性實(shí)施例中，導(dǎo)電層111、113、115的疊層被形成，從而提供PMOS柵電極的約4.7eV至約5.1 eV的有效功函數(shù)。具體而言，假定選取第一導(dǎo)電層111從而確定了NMOS柵電極的功函數(shù)(第一導(dǎo)電層111具有與n型硅的功函數(shù)相似的適當(dāng)?shù)墓瘮?shù))，則用具有適當(dāng)功函數(shù)的金屬制備第二導(dǎo)電層113以調(diào)整PMOS柵極的功函數(shù)，從而有效增大PMOS柵電極的功函數(shù)以提供與p型硅的功函數(shù)相似的功函數(shù)。如上所述，第二導(dǎo)電層113可以由氧化硅、氮化硅、或者如Al、La、Y的金屬、或者這些金屬的氧化物或氮化物形成。依據(jù)所使用的材料，第二導(dǎo)電層113優(yōu)選形成為具有約1埃至約30埃范圍內(nèi)的厚度。
此外，在本發(fā)明的一個(gè)示例性實(shí)施例中，第三導(dǎo)電層115用進(jìn)一步降低PMOS晶體管的閾值電壓的導(dǎo)電材料和厚度形成。第三導(dǎo)電層115可以由與第一導(dǎo)電層111的材料相同或相似的材料形成。例如，第三導(dǎo)電層可以由W、Mo、Ti、Ta、Al、Hf或Zr，或者這些金屬的氮化物，或者摻Al或Si的這些金屬的氮化物形成。
參照?qǐng)D3C，在第三導(dǎo)電層115上形成光致抗蝕劑圖案117，以暴露NMOS區(qū)域101a并覆蓋PMOS區(qū)域101b。然后第三導(dǎo)電層115和第二導(dǎo)電層113被順序蝕刻并從NMOS區(qū)域101a去除?？梢岳梅乐箤?duì)金屬和柵極介電層的損傷的蝕刻技術(shù)來(lái)執(zhí)行該蝕刻工藝。例如，在本發(fā)明的一個(gè)示例性實(shí)施例中，選擇第一導(dǎo)電層111的材料，使其具有比形成第二導(dǎo)電層113和第三導(dǎo)電層115的材料的蝕刻速率小的蝕刻速率。
作為具體示例，可以使用采用HF溶液的濕法蝕刻工藝來(lái)執(zhí)行該蝕刻工藝，其中對(duì)于HF溶液的第一導(dǎo)電層111的蝕刻速率小于第二導(dǎo)電層113和第三導(dǎo)電層115的蝕刻速率。在這點(diǎn)上，利用第一導(dǎo)電層111作為蝕刻停止物用HF濕法蝕刻可以容易地去除第二導(dǎo)電層113和第三導(dǎo)電層115，同時(shí)避免了對(duì)第一導(dǎo)電層111的蝕刻損傷，并避免了對(duì)NMOS柵極介電層103a的損傷(由于其在蝕刻步驟期間未暴露)。
例如，由TaN或TiN形成的柵極層不能溶解在200∶1的HF溶液中，但由例如HfN和AlN的材料形成的柵極層在這樣的HF溶液中是易溶解的。在這點(diǎn)上，假定第一導(dǎo)電層111由TaN形成，第二導(dǎo)電層113由AlN形成，且第三導(dǎo)電層115由HfN形成，則AlN和HfN第二和第三導(dǎo)電層的在NMOS區(qū)域101a中的部分可以被容易地蝕刻掉(高蝕刻速率)，從而暴露TaN第一導(dǎo)電層111，而不會(huì)蝕刻或損傷第一導(dǎo)電層111。
接著，參照?qǐng)D3D，利用公知技術(shù)去除光致抗蝕劑圖案117。例如，可以利用O2氣氛下、或者H2、N2、NH3或He氣氛下的灰化工藝來(lái)去除光致抗蝕劑圖案117。在非O2氣氛下，可以產(chǎn)生等離子體并且可以添加比如CF4的氟化氣體以增大光致抗蝕劑圖案117的去除速率。非O2灰化工藝對(duì)于避免對(duì)柵極介電層103的暴露部分的劣化或損傷是有利的。
接著，在襯底101之上形成另一層導(dǎo)電材料120。例如，該層導(dǎo)電材料120可以是多晶硅、金屬氧化物、金屬氮化物、硅化物或任何適合的金屬。導(dǎo)電材料120用于形成NMOS柵極疊層140的第三導(dǎo)電層120a以及PMOS柵極疊層150的第四導(dǎo)電層120b(圖2)。依據(jù)所使用的材料，可以利用公知技術(shù)沉積該層導(dǎo)電材料120，然后利用公知技術(shù)對(duì)其進(jìn)行平坦化。
接著，利用公知技術(shù)沉積硬掩模層130并對(duì)其構(gòu)圖以形成掩模圖案130a、130b，所述掩模圖案130a、130b分別在NMOS區(qū)域101a和PMOS區(qū)域101b中界定了柵極疊層區(qū)域。例如，可以利用例如CVD(化學(xué)氣相沉積)或ALD(原子層沉積)由氮化硅或其他適合的絕緣材料形成硬掩模層130，隨后利用公知的光刻方法對(duì)其構(gòu)圖。之后，利用掩模圖案130a、130b作為蝕刻掩模執(zhí)行各向異性蝕刻工藝，從而向下蝕刻至襯底101的表面并形成柵極疊層結(jié)構(gòu)140和150，如圖3E所示。之后，可以使用公知的工藝步驟形成用于柵極疊層140、150的側(cè)壁間隙壁160a、160b、以及用于NMOS和PMOS晶體管的漏極-源極擴(kuò)散區(qū)170、171。
盡管此處已參照附圖描述了示例性實(shí)施例，但應(yīng)理解的是，本發(fā)明不限于此處所描述的示例性實(shí)施例，在不偏離本發(fā)明的范圍或精神的前提下，本領(lǐng)域普通技術(shù)人員可以容易地構(gòu)想各種其他的變化和修改。所有這些變化和修改包括于所附權(quán)利要求限定的本發(fā)明的范圍之內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有形成在所述半導(dǎo)體襯底上的雙柵極CMOS器件，所述雙柵極CMOS器件包括PMOS器件和NMOS器件，其中所述PMOS器件具有第一柵極疊層，所述第一柵極疊層包括形成在所述半導(dǎo)體襯底上的柵極絕緣體層；形成在所述柵極絕緣體層上的第一導(dǎo)電層；形成在所述第一導(dǎo)電層上的第二導(dǎo)電層；以及形成在所述第二導(dǎo)電層上的第三導(dǎo)電層，其中所述NMOS器件具有第二柵極疊層，所述第二柵極疊層包括形成在所述半導(dǎo)體襯底上的柵極絕緣體層；形成在所述柵極絕緣體層上的第一導(dǎo)電層；以及形成在所述第一導(dǎo)電層上的第二導(dǎo)電層，其中所述第一和第二柵極疊層的第二導(dǎo)電層由不同的導(dǎo)電材料形成。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的第一導(dǎo)電層由相同的導(dǎo)電材料形成并具有基本相同的厚度。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的第一導(dǎo)電層由金屬性氮化物形成。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的第一導(dǎo)電層由TaN或TiN形成。
5.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的第一導(dǎo)電層的厚度和導(dǎo)電材料被選擇從而調(diào)整所述NMOS器件的功函數(shù)。
6.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中所述第一柵極疊層的第二導(dǎo)電層的厚度和導(dǎo)電材料被選擇從而調(diào)整所述PMOS器件的功函數(shù)。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一柵極疊層的第一和第二導(dǎo)電層由不同的金屬性氮化物材料形成。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述金屬性氮化物材料包括TiN、TaN或A1N。
9.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一柵極疊層的第一、第二和第三導(dǎo)電層由不同的導(dǎo)電材料形成。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中所述第一導(dǎo)電層由相對(duì)于HF蝕刻溶液其蝕刻速率比形成所述第一柵極疊層的第二和第三導(dǎo)電層的不同材料的蝕刻速率小的材料形成。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中所述PMOS器件的第一柵極疊層的第一、第二和第三導(dǎo)電層分別由TaN、AlN和HfN形成。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中所述PMOS器件的第一柵極疊層的第一、第二和第三導(dǎo)電層分別由HfN、AlN和TaN形成。
13.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的柵極絕緣層由介電常數(shù)在約8及更大的范圍內(nèi)的電介質(zhì)材料形成。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，還包括插入在所述柵極絕緣層和所述半導(dǎo)體襯底之間的界面層。
15.根據(jù)權(quán)利要求13所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的柵極絕緣層由氧化鉿、鉿硅氧化物、氧化鑭、氧化鋯、鋯硅氧化物、氧化鉭、氧化釔或氧化鋁形成。
16.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述PMOS器件的第一柵極疊層還包括形成在所述第三導(dǎo)電層上的第四導(dǎo)電層。
17.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中所述第二柵極疊層的第二導(dǎo)電層和所述第一柵極疊層的第四導(dǎo)電層由相同的導(dǎo)電材料形成。
18.根據(jù)權(quán)利要求16所述的半導(dǎo)體器件，其中所述第二柵極疊層的第二導(dǎo)電層和所述第一柵極疊層的第四導(dǎo)電層由多晶硅材料形成。
19.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述第一和第二柵極疊層的第一導(dǎo)電層的厚度在約5埃至約60埃的范圍內(nèi)。
20.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，所述半導(dǎo)體襯底具有形成在所述半導(dǎo)體襯底前側(cè)上的雙柵極CMOS器件，所述雙柵極CMOS器件包括具有第一MIPS柵極疊層的PMOS器件和具有第二MIPS柵極疊層的NMOS器件，其中所述第一和第二MIPS柵極疊層均包括形成在所述半導(dǎo)體襯底上的柵極絕緣體層；多晶硅電極；以及插入在所述柵極絕緣層和所述多晶硅電極之間的金屬插入層，其中所述第一MIPS柵極疊層的金屬插入層包括至少第一、第二和第三金屬性層的疊層；以及其中所述第二MIPS柵極疊層的金屬插入層包括至少第一金屬性層。
21.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其中所述第一和第二MIPS柵極疊層的第一金屬性層由相同的金屬性材料形成并具有約5埃至約60埃范圍內(nèi)的相同的厚度。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件，其中所述第一和第二MIPS柵極疊層的第一金屬性層由金屬性氮化物形成。
23.根據(jù)權(quán)利要求22所述的半導(dǎo)體器件，其中所述第一和第二MIPS柵極疊層的第一導(dǎo)電層的厚度和金屬性氮化物材料被選擇以調(diào)整所述NMOS器件的功函數(shù)。
24.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件，其中所述第一MIPS柵極疊層的第二金屬性層的厚度和導(dǎo)電材料被選擇以調(diào)整所述PMOS器件的功函數(shù)。
25.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其中所述第一MIPS柵極疊層的第一、第二、第三金屬性層由不同的導(dǎo)電材料形成。
26.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其中所述第一MIPS柵極疊層的第一、第二和第三金屬性層分別由TaN、AlN和HfN形成。
27.根據(jù)權(quán)利要求25所述的半導(dǎo)體器件，其中所述第一MIPS柵極疊層的第一、第二和第三金屬性層分別由HfN、AlN和TaN形成。
28.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，其中所述第一和第二MIPS柵極疊層的柵極絕緣層由介電常數(shù)在約8及更大的范圍內(nèi)的電介質(zhì)材料形成。
29.根據(jù)權(quán)利要求20所述的半導(dǎo)體器件，還包括插入在所述柵極絕緣層和所述半導(dǎo)體襯底之間的界面層。
30.一種制造具有雙柵極CMOS器件的半導(dǎo)體器件的方法，該方法包括在半導(dǎo)體襯底上界定CMOS器件的有源區(qū)，所述有源區(qū)包括NMOS器件區(qū)域和PMOS器件區(qū)域；在所述半導(dǎo)體襯底上形成柵極絕緣層；在所述柵極絕緣層上形成第一導(dǎo)電層；在所述第一導(dǎo)電層上形成第二導(dǎo)電層；在所述第二導(dǎo)電層上形成第三導(dǎo)電層；進(jìn)行蝕刻工藝，從而在所述NMOS器件區(qū)域中向下蝕刻所述第三和第二導(dǎo)電層至所述第一導(dǎo)電層；以及在所述PMOS區(qū)域中形成第一柵極結(jié)構(gòu)并在所述NMOS區(qū)域中形成第二柵極結(jié)構(gòu)，其中所述第一柵極結(jié)構(gòu)是由所述柵極絕緣層以及第一和第二導(dǎo)電層形成的疊層結(jié)構(gòu)，其中所述第二柵極結(jié)構(gòu)是由所述柵極絕緣層和所述第一導(dǎo)電層形成的疊層結(jié)構(gòu)。
31.根據(jù)權(quán)利要求30所述的方法，其中利用蝕刻工藝蝕刻所述第三和第二導(dǎo)電層，在所述蝕刻工藝中，所述第二和第三導(dǎo)電層的蝕刻速率大于所述第一導(dǎo)電層的蝕刻速率從而所述第一導(dǎo)電層用作蝕刻停止物。
32.根據(jù)權(quán)利要求31所述的方法，其中所述蝕刻工藝是利用HF溶液的濕法蝕刻工藝。
33.根據(jù)權(quán)利要求32所述的方法，其中所述第一導(dǎo)電層由TaN形成，其中所述第二導(dǎo)電層由AlN形成，其中所述第三導(dǎo)電層由HfN形成。
34.根據(jù)權(quán)利要求30所述的方法，其中形成所述第一和第二柵極結(jié)構(gòu)包括在所述NMOS和PMOS區(qū)域之上形成第四導(dǎo)電層；在所述第四導(dǎo)電層上形成蝕刻掩模，其中所述蝕刻掩模界定了用于所述第一和第二柵極結(jié)構(gòu)的柵極圖案；向下蝕刻所述第四導(dǎo)電層至所述襯底，從而形成所述第一和第二柵極結(jié)構(gòu)。
35.根據(jù)權(quán)利要求34所述的方法，其中所述第四導(dǎo)電層包括多晶硅。
36.根據(jù)權(quán)利要求34所述的方法，其中所述第四導(dǎo)電層包括金屬性材料。
37.根據(jù)權(quán)利要求36所述的方法，其中所述第四導(dǎo)電層包括金屬硅化物或氮化物材料。
38.根據(jù)權(quán)利要求30所述的方法，其中形成所述柵極絕緣層包括在所述半導(dǎo)體襯底上形成界面層；以及在所述界面層之上形成柵極電介質(zhì)材料層。
39.根據(jù)權(quán)利要求38所述的方法，其中所述柵極電介質(zhì)材料具有在約8及更大的范圍內(nèi)的介電常數(shù)。
40.根據(jù)權(quán)利要求39所述的方法，其中所述第一和第二柵極疊層的柵極絕緣層的柵極電介質(zhì)材料由氧化鉿、鉿硅氧化物、氧化鑭、氧化鋯、鋯硅氧化物、氧化鉭、氧化釔或氧化鋁形成。
全文摘要
本發(fā)明涉及半導(dǎo)體器件及其制造方法。本發(fā)明提供一種CMOS半導(dǎo)體器件，該器件具有雙功函數(shù)金屬柵極結(jié)構(gòu)，所述結(jié)構(gòu)利用能夠?qū)崿F(xiàn)對(duì)PMOS和NMOS器件的獨(dú)立功函數(shù)控制并且顯著降低或消除對(duì)柵極電介質(zhì)可靠性的影響的制造技術(shù)形成。
文檔編號(hào)H01L21/70GK101013700SQ20071000611
公開(kāi)日2007年8月8日 申請(qǐng)日期2007年1月31日 優(yōu)先權(quán)日2006年1月31日
發(fā)明者丁炯碩, 李鐘鎬, 韓成基, 金柱然, 樸廷珉 申請(qǐng)人:三星電子株式會(huì)社