專利名稱：半導(dǎo)體集成電路及其測(cè)試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及內(nèi)裝有生成內(nèi)部使用的電源電壓的電壓調(diào)整器的半導(dǎo)體集成電路及其測(cè)試方法，特別是涉及該測(cè)試時(shí)間的縮短。
背景技術(shù)：
內(nèi)裝有電壓調(diào)整器的現(xiàn)有的半導(dǎo)體集成電路具備通過電源電壓VDD進(jìn)行動(dòng)作的第一邏輯電路模塊；通過不同于該電源電壓VDD的電源電壓VCC進(jìn)行動(dòng)作的第二邏輯電路模塊；將施加給第一邏輯電路模塊的電源電壓VDD變換成施加給第二邏輯電路模塊的電源電壓VCC輸出的電壓調(diào)整器；對(duì)該電壓調(diào)整器輸出斷電(power down)信號(hào)的寄存器。電壓調(diào)整器在接收到來自寄存器的斷電信號(hào)時(shí)，將其動(dòng)作停止，即，將電源電壓VCC對(duì)第二邏輯電路模塊的供給停止。在現(xiàn)有技術(shù)中，將一個(gè)復(fù)位端子與第一及第二邏輯電路模塊及寄存器公共連接，使得例如在開始內(nèi)裝有電壓調(diào)整器的半導(dǎo)體器件的常規(guī)動(dòng)作之前、及對(duì)第一及第二邏輯電路模塊進(jìn)行動(dòng)作測(cè)試之前，可在實(shí)質(zhì)上相同的定時(shí)將第一及第二邏輯電路模塊及寄存器初始化。
另外，在該半導(dǎo)體集成電路中，在制造時(shí)的評(píng)價(jià)·量產(chǎn)測(cè)試時(shí)，為進(jìn)行第二邏輯電路模塊的動(dòng)作裕度測(cè)試(margin test)(相對(duì)于容許范圍內(nèi)的電源變動(dòng)確認(rèn)器件的動(dòng)作的測(cè)試)，而設(shè)有用于對(duì)第二邏輯電路模塊施加測(cè)試用電源電壓VT的測(cè)試電源端子。該電源電壓VT是在來自電源調(diào)整器的電源電壓VCC的輸出停止的狀態(tài)下作為比電源電壓VCC高或比其低的電壓供給到第二邏輯電路模塊的電壓。下面說明這種半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試方法。
在開始動(dòng)作裕度測(cè)試之前，通過對(duì)上述公共的復(fù)位端子施加給復(fù)位信號(hào)，將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)。若將寄存器設(shè)定為初始狀態(tài)，則來自寄存器的斷電信號(hào)的輸出停止，由此，電壓調(diào)整器的動(dòng)作開始。即，從電壓調(diào)整器對(duì)第二邏輯電路模塊供給電源電壓VCC。在進(jìn)行動(dòng)作裕度測(cè)試時(shí)，通過從寄存器輸出斷電信號(hào)，使電源電壓VCC從電壓調(diào)整器的輸出停止。而且，在將測(cè)試用電源電壓VT從測(cè)試用電源端子供給到第二邏輯電路模塊之后，進(jìn)行有關(guān)第一及第二邏輯電路模塊的最初的測(cè)試動(dòng)作(第一測(cè)試動(dòng)作)。在該第一測(cè)試動(dòng)作結(jié)束后，將測(cè)試用電源電壓VT向第二邏輯電路模塊的供給停止。在開始下一測(cè)試動(dòng)作(第二測(cè)試動(dòng)作)時(shí)，再次將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)。隨著設(shè)定該初始狀態(tài)，從電壓調(diào)整器供給電源電壓VCC，因此，為繼續(xù)執(zhí)行測(cè)試動(dòng)作，而與上述相同，使電源電壓VCC從電壓調(diào)整器的輸出停止。然后，再次在將測(cè)試用電源電壓VT供給到第二邏輯電路模塊之后，進(jìn)行有關(guān)第一及第二邏輯電路模塊的第二測(cè)試動(dòng)作。在該第二測(cè)試動(dòng)作結(jié)束后，使測(cè)試用電源電壓VT向第二邏輯電路模塊的供給停止。在進(jìn)行之后的測(cè)試動(dòng)作時(shí)，也重復(fù)進(jìn)行同樣的處理。
特許文獻(xiàn)1日本專利公開2002-111470號(hào)公報(bào)在上述專利文獻(xiàn)1中記載有，在進(jìn)行內(nèi)裝電壓調(diào)整器的半導(dǎo)體集成電路的測(cè)試時(shí)，在將該電壓調(diào)整器的輸出側(cè)設(shè)定為高阻抗?fàn)顟B(tài)后，進(jìn)行內(nèi)部邏輯電路模塊的Iddq測(cè)試(檢測(cè)由電路元件的柵極破壞等產(chǎn)生的漏泄電流的測(cè)試)。
但是，在上述那樣現(xiàn)有的內(nèi)裝電壓調(diào)整器的半導(dǎo)體集成電路中，由于構(gòu)成為通過復(fù)位信號(hào)將第一及第二邏輯電路模塊和寄存器同時(shí)復(fù)位，故當(dāng)將第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)時(shí)，寄存器也同時(shí)被復(fù)位，停止斷電信號(hào)的輸出。由此，電壓調(diào)整器開始動(dòng)作，將電源電壓VCC從該電壓調(diào)整器向第二邏輯電路模塊供給。在動(dòng)作裕度測(cè)試時(shí)，為將測(cè)試用電源電壓VT向第二邏輯電路模塊供給，而需要在將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)后，將電壓調(diào)整器的動(dòng)作停止。即，每當(dāng)進(jìn)行有關(guān)動(dòng)作裕度測(cè)試的各測(cè)試動(dòng)作時(shí)，必須在進(jìn)行這些各測(cè)試動(dòng)作之前分別進(jìn)行使電源電壓VCC從電壓調(diào)整器輸出停止的處理。另外，在將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)之前，有必要使測(cè)試用電源電壓VT向第二邏輯電路模塊的供給停止，使得測(cè)試用電源電壓VT和從電壓調(diào)整器輸出的電源電壓VCC相對(duì)于第二邏輯電路模塊不會(huì)引起干擾。其結(jié)果是，存在動(dòng)作裕度測(cè)試時(shí)間變長(zhǎng)的問題。
例如，在動(dòng)作裕度測(cè)試中測(cè)試的項(xiàng)目數(shù)為200時(shí)，停止電壓調(diào)整器動(dòng)作的處理所需的時(shí)間、將測(cè)試用電源電壓VT向第二邏輯電路模塊2供給的處理所需的時(shí)間、以及將第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)之前停止測(cè)試用電源電壓VT向第二邏輯電路模塊的供給的處理所需的時(shí)間的總和，例如為5[msec]時(shí)，為進(jìn)行這些處理，而耗費(fèi)200[項(xiàng)目]×5[msec]＝1[sec]。另外，在動(dòng)作裕度測(cè)試中，由于確認(rèn)了器件對(duì)容許范圍內(nèi)的電源變動(dòng)的動(dòng)作，故將其假設(shè)為K個(gè)(K為2以上的整數(shù))的測(cè)試用電源電壓VT的值。此時(shí)，即使只著眼于有關(guān)某一個(gè)量產(chǎn)制品的動(dòng)作裕度測(cè)試，由于要進(jìn)行上述處理，故也耗費(fèi)1[sec]×K[測(cè)試用電源電壓VT的值的數(shù)]＝K[sec]，進(jìn)而考慮到有關(guān)全量產(chǎn)制品的動(dòng)作裕度測(cè)試時(shí)，由于進(jìn)行上述的處理，故耗費(fèi)的時(shí)間巨大，隨之測(cè)試成本增大。

發(fā)明內(nèi)容
本發(fā)明的目的在于，縮短內(nèi)裝有電壓調(diào)整器的半導(dǎo)體集成電路的測(cè)試時(shí)間。
本發(fā)明提供一種半導(dǎo)體集成電路，其具備通過第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊；生成不同于第一電源電壓的第二電源電壓的電壓調(diào)整器；通過第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊；將測(cè)試用電源電壓供給向第二邏輯電路模塊的測(cè)試用電源端子；輸出使電壓調(diào)整器的動(dòng)作的斷電信號(hào)的寄存器；輸入用于將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)的復(fù)位信號(hào)的復(fù)位端子；輸入用于在解除寄存器初始狀態(tài)的設(shè)定的狀態(tài)下將第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的測(cè)試用復(fù)位信號(hào)的測(cè)試用復(fù)位端子。
另外，本發(fā)明另一方面提供半導(dǎo)體集成電路，其具備通過第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊；生成不同于第一電源電壓的第二電源電壓的電壓調(diào)整器；通過第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊；將測(cè)試用電源電壓供給向第二邏輯電路模塊的測(cè)試用電源端子；輸出使電壓調(diào)整器的動(dòng)作停止的斷電信號(hào)的寄存器；輸入用于將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)的復(fù)位信號(hào)的復(fù)位端子；與第一邏輯電路模塊連接的進(jìn)行第一邏輯電路模塊處理的數(shù)據(jù)信號(hào)的輸入輸出的輸入輸出端子；基于從連接于第一邏輯電路模塊的輸入輸出端子輸入的信號(hào)在將寄存器的初始狀態(tài)的設(shè)定解除的狀態(tài)下輸出用于將第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的測(cè)試用復(fù)位信號(hào)的邏輯門。
再有，本發(fā)明提供一種半導(dǎo)體集成電路的測(cè)試方法，對(duì)具備通過第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊、生成不同于第一電源電壓的第二電源電壓的電壓調(diào)整器、通過從電壓調(diào)整器輸出的所述第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊、控制電壓調(diào)整器動(dòng)作的寄存器的半導(dǎo)體集成電路執(zhí)行多個(gè)動(dòng)作測(cè)試項(xiàng)目，其中，在開始執(zhí)行多個(gè)動(dòng)作測(cè)試項(xiàng)目之前，將第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)，然后，通過寄存器將電壓調(diào)整器的動(dòng)作停止，在停止電壓調(diào)整器的動(dòng)作之后，對(duì)第二邏輯電路模塊供給測(cè)試用電源電壓后對(duì)第二邏輯電路模塊執(zhí)行多個(gè)動(dòng)作測(cè)試項(xiàng)目，在執(zhí)行了各多個(gè)動(dòng)作測(cè)試項(xiàng)目后，在解除寄存器初始狀態(tài)的設(shè)定的狀態(tài)下，將第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)。
本發(fā)明中，在用于將第一及第二邏輯電路模塊和寄存器一并復(fù)位的復(fù)位端子的基礎(chǔ)上，還具有用于只將第一及第二邏輯電路模塊和寄存器中的第一及的第二邏輯電路模塊復(fù)位的測(cè)試復(fù)位端子和邏輯門。由此，在制造(量產(chǎn))時(shí)用于進(jìn)行評(píng)價(jià)的動(dòng)作裕度測(cè)試中，通過從測(cè)試復(fù)位端子施加復(fù)位信號(hào)，不將寄存器設(shè)定為初始狀態(tài)，而可將第一及第二邏輯電路模塊復(fù)位。因此，每次改變測(cè)試項(xiàng)目時(shí)，不需要如下順序?qū)臏y(cè)試電源端子施加的測(cè)試用電源電壓的供給停止來進(jìn)行復(fù)位，進(jìn)而，在將寄存器進(jìn)行設(shè)定，停止電壓調(diào)整器的動(dòng)作之后，再次供給測(cè)試用電源電壓。因此，具有可縮短內(nèi)裝有電壓調(diào)整器的半導(dǎo)體集成電路的測(cè)試時(shí)間。


圖1是表示本發(fā)明實(shí)施例1的半導(dǎo)體集成電路的概念圖；圖2是表示圖1的半導(dǎo)體集成電路的測(cè)試方法的流程圖；圖3是表示圖1的半導(dǎo)體集成電路的測(cè)試時(shí)的動(dòng)作的信號(hào)波形圖；圖4是表示本發(fā)明實(shí)施例2的半導(dǎo)體集成電路的概念圖。
具體實(shí)施例方式
本發(fā)明的上述以及其它目的和新規(guī)定的特征若參照

以下優(yōu)選的實(shí)施例，則更完全明了。但是，附圖是專用于說明的圖，其沒有限定本發(fā)明的范圍。
實(shí)施例1圖1是表示本發(fā)明實(shí)施例1的半導(dǎo)體集成電路的概念圖，與圖2中的要素共同的要素使用相同的符號(hào)。
該半導(dǎo)體集成電路具備通過電源電壓VDD動(dòng)作的第一邏輯電路模塊1、通過與該電源電壓VDD不同的電源電壓VCC(例如，比電源電壓VDD低的電源電壓VCC)動(dòng)作的第二邏輯電路模塊2、對(duì)該第二邏輯電路模塊2生成電源電壓VCC的電壓調(diào)整器3。相對(duì)于第一邏輯電路模塊1的電源電壓VDD由電源端子T1施加，相對(duì)于第二邏輯電路模塊2的電源電壓VCC通過由電壓調(diào)整器3將由該電源端子T1施加的電源電壓VDD變換而施加。這些第一及第二邏輯電路模塊1、2和電壓調(diào)整器3的公共電位側(cè)與施加接地電壓GND的接地端子T2公共連接。
第一邏輯電路模塊1上連接有輸入輸出端子T3。第一邏輯電路模塊1處理從輸入輸出端子T3輸入的信號(hào)IO，將處理結(jié)果的信號(hào)向輸入輸出端子T3進(jìn)行輸出。另外，第一邏輯電路模塊1和第二邏輯電路模塊2經(jīng)由電平變換電路6連接。即，第二邏輯電路模塊2接收第一邏輯模塊1的作為處理結(jié)果輸出的信號(hào)并處理，將該處理結(jié)果的信號(hào)經(jīng)由電平變換電路6向第一邏輯電路模塊1供給。由第二邏輯電路模塊2處理的信號(hào)經(jīng)由第一邏輯電路模塊1從輸入輸出端子T3向外部輸出。
電壓調(diào)整器3附帶有用于在待機(jī)模式時(shí)及測(cè)試時(shí)停止向第二邏輯電路模塊2供給的電源電壓VCC的輸出的功能。即，該電壓調(diào)整器3在施加了斷電信號(hào)PWD時(shí)，將電壓變換動(dòng)作停止，使輸入端子成為高阻抗?fàn)顟B(tài)。另外，斷電信號(hào)PWD保持從第一邏輯電路模塊1輸出的斷電指令，并從作為斷電信號(hào)PWD而輸出的寄存器4施加給電壓調(diào)整器3。寄存器4通過電源電壓VDD動(dòng)作，根據(jù)來自第一邏輯電路模塊1的指令信號(hào)任意設(shè)置或復(fù)位，或在施加給后述的復(fù)位信號(hào)rst1時(shí)，強(qiáng)制地進(jìn)行復(fù)位。即，寄存器4的復(fù)位端子上連接有輸入來自第一邏輯電路模塊1的指令信號(hào)和復(fù)位信號(hào)rst1的邏輯門7(例如AND門7)。當(dāng)寄存器4復(fù)位時(shí)，斷電信號(hào)PWD的輸出停止(例如電平“Low”(下面稱為“L”))，其結(jié)果是，電壓調(diào)整器3進(jìn)行通常的動(dòng)作。即，向第二邏輯電路模塊2輸出規(guī)定的電源電壓VCC。另外，寄存器4也與第一及第二邏輯電路模塊1、2和電壓調(diào)整器3相同，與施加有接地電位GND的接地端子T2公共連接。
另外，該半導(dǎo)體集成電路具有施加復(fù)位信號(hào)RST的復(fù)位端子T4、和測(cè)試時(shí)施加測(cè)試用復(fù)位信號(hào)TRST的測(cè)試復(fù)位端子T6。另外，這些復(fù)位信號(hào)RST、TRST在通常動(dòng)作時(shí)為電平“High”(以下稱為“H”)，在進(jìn)行復(fù)位動(dòng)作時(shí)，成為“L”的信號(hào)。
施加給復(fù)位端子T4的復(fù)位信號(hào)RST作為復(fù)位信號(hào)rst1施加給寄存器4，同時(shí)施加給二輸入的邏輯門(例如AND門)5的一個(gè)輸入側(cè)。另外，施加給測(cè)試復(fù)位端子T6的復(fù)位信號(hào)TRST施加給邏輯門5的另一個(gè)輸入側(cè)，將該邏輯門5的輸出信號(hào)作為復(fù)位信號(hào)rst2施加給第一及第二邏輯電路模塊1、2。另外，該邏輯門5通過電源電壓VDD動(dòng)作，輸入到邏輯門5的復(fù)位信號(hào)rst1作為復(fù)位信號(hào)rst2向第一邏輯電路模塊1供給。再有，從邏輯門5輸出的復(fù)位信號(hào)rst2經(jīng)由電平變換電路8向第二邏輯電路模塊2供給。電平變換電路8根據(jù)電源電壓VDD將從邏輯門5輸出的復(fù)位信號(hào)rst2變換為對(duì)應(yīng)第二電路模塊2的電源電壓VCC(或測(cè)試用電源電壓VT)的電平的信號(hào)。
另外，在該半導(dǎo)體集成電路中設(shè)有測(cè)試電源端子T5，該測(cè)試電源端子為進(jìn)行用于制造(量產(chǎn))時(shí)的評(píng)價(jià)的動(dòng)作裕度測(cè)試，而在停止電壓調(diào)整器3的動(dòng)作時(shí)對(duì)第二邏輯電路模塊2施加測(cè)試用的電源電壓VT。在此，測(cè)試用電源電壓VT是與電源電壓VCC不同的電壓，即作為比電源電壓VCC高或低的電壓向第二邏輯電路模塊2供給的電壓。
圖2是表示圖1的半導(dǎo)體集成電路的測(cè)試方法的流程圖。圖3是表示圖1的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試時(shí)的動(dòng)作的信號(hào)波形圖。下面，參照這些圖2及圖3說明制造(量產(chǎn))圖1的半導(dǎo)體集成電路時(shí)的動(dòng)作裕度測(cè)試的方法。另外，將動(dòng)作裕度測(cè)試的項(xiàng)目數(shù)設(shè)定為N。
將圖1的半導(dǎo)體集成電路與測(cè)試裝置連接，對(duì)電源電子T1施加規(guī)定的電源電壓VDD。此時(shí)，施加給復(fù)位端子T4的復(fù)位信號(hào)RST和施加給測(cè)試復(fù)位端子T6的復(fù)位信號(hào)TRST都為“H”。由此，如圖5的時(shí)刻t0所示，復(fù)位信號(hào)rst1、rst2為“H”。另一方面，寄存器4的狀態(tài)不穩(wěn)定，斷電信號(hào)PWD為“L”或“H”，電壓調(diào)整器3的狀態(tài)也受斷電信號(hào)PWD電平所左右。
當(dāng)開始動(dòng)作裕度測(cè)試時(shí)，首先在圖2的步驟S11中將測(cè)試的項(xiàng)目數(shù)N設(shè)定為變量i。
其次，在步驟S12中(圖3的時(shí)刻t1)，給復(fù)位端子T4施加復(fù)位信號(hào)RST(將復(fù)位信號(hào)RST在一定時(shí)間設(shè)為“L”)。由此，復(fù)位信號(hào)rst1、rst2都為“L”，第一及第二邏輯電路模塊1、2被設(shè)定為初始狀態(tài)。另一方面，寄存器4與至此的狀態(tài)無關(guān)而在該時(shí)刻復(fù)位，將斷電信號(hào)PWD停止，并成為“L”。若在經(jīng)過上述的一定時(shí)間后，復(fù)位信號(hào)rst1及rst2都為“H”時(shí)，則第一邏輯電路模塊1、第二邏輯電路模塊2、寄存器4的復(fù)位狀態(tài)被解除，斷電信號(hào)PWD成為“L”，由此，電壓調(diào)整器3也與至此的狀態(tài)無關(guān)，而成為動(dòng)作狀態(tài)，輸出電源電壓VCC。
在步驟S13(圖3的時(shí)刻t2)，進(jìn)行用于停止電壓調(diào)整器3的動(dòng)作，使電壓電壓VCC停止的處理。該處理通過例如順序給輸入輸出端子T3施加規(guī)定式樣的輸入信號(hào)IO，并從第一邏輯電路模塊1輸出斷電指令，由此設(shè)置寄存器4而進(jìn)行。由此，從寄存器4輸出的斷電信號(hào)PWD為“H”，停止電壓調(diào)整器3的動(dòng)作，使電源電壓VCC為0，并使其輸出側(cè)為高阻抗?fàn)顟B(tài)。
在步驟S14(圖3的時(shí)刻t3)，在電壓調(diào)整器3的動(dòng)作停止的狀態(tài)下，對(duì)測(cè)試電源端子T5施加測(cè)試用電源電壓VT。
在步驟S15，執(zhí)行預(yù)定的動(dòng)作測(cè)試項(xiàng)目i。即，從輸入輸出端子T3將預(yù)先決定的測(cè)試用動(dòng)作信號(hào)作為IO施加給第一邏輯電路模塊1，并作為輸出信號(hào)從輸入輸出端子T3得到表示第一邏輯電路模塊1的處理結(jié)果的信號(hào)。或者，從輸入輸出端子T3將預(yù)先決定的測(cè)試用動(dòng)作信號(hào)作為輸入信號(hào)IO經(jīng)由第一邏輯電路模塊1施加給第二邏輯電路模塊2，并從輸入輸出端子T3經(jīng)由第一邏輯電路模塊1得到表示第二邏輯電路模塊2的處理結(jié)果的信號(hào)作為輸出信號(hào)。
在步驟S16中進(jìn)行測(cè)試結(jié)果的判定。即，調(diào)查輸出步驟S15的結(jié)果的信號(hào)IO是否與預(yù)先設(shè)定的期望值一致。若不一致，則判定為該半導(dǎo)體集成電路不良，不用等到全項(xiàng)目的測(cè)試結(jié)果，而直接結(jié)束測(cè)試。若在步驟S15輸出的信號(hào)IO與期待值一致，則項(xiàng)目i的測(cè)試合格，前進(jìn)到步驟S17。
在步驟S17中，將變量i的值只減去1。
在步驟S18中，判斷變量i的值是否為0。若變量i為0，則預(yù)定的測(cè)試項(xiàng)目全部結(jié)束，因此，將該半導(dǎo)體集成電路判斷為優(yōu)等品，結(jié)束測(cè)試。若變量i不為0，則還剩余有預(yù)定的測(cè)試項(xiàng)目，因此前進(jìn)到步驟S19。
在步驟S19(圖3的時(shí)刻t4)中，給測(cè)試復(fù)位端子T6施加復(fù)位信號(hào)TRST(將復(fù)位信號(hào)TRST在一定時(shí)間設(shè)為“L”)。由此，復(fù)位信號(hào)rst2成為“L”，第一及第二邏輯電路模塊1、2被設(shè)定為初始狀態(tài)。另一方面，由于復(fù)位信號(hào)rst1為“H”，故在寄存器4被設(shè)置的狀態(tài)下，斷電信號(hào)PWD為“H”，電壓調(diào)整器3的動(dòng)作也維持停止?fàn)顟B(tài)。在步驟S19的處理之后，返回步驟S15，反復(fù)進(jìn)行步驟S15～S18的處理。即，在進(jìn)行了上述的步驟S19的處理后，在從測(cè)試電源端子T5對(duì)第二邏輯電路模塊2供給測(cè)試用電源電壓VT的狀態(tài)下，執(zhí)行變量i-1所示的動(dòng)作測(cè)試項(xiàng)目。在有關(guān)該變量i-1所示的動(dòng)作測(cè)試項(xiàng)目的優(yōu)等品/次品的判定結(jié)束后，在判定為優(yōu)等品的情況下，不將寄存器4設(shè)定為初始狀態(tài)，通過復(fù)位信號(hào)rst2(圖3的時(shí)刻t5)將第一邏輯電路模塊1及第二邏輯電路模塊2設(shè)定為初始狀態(tài)。每當(dāng)執(zhí)行之后的變量i-2、i-3、...所示的動(dòng)作測(cè)試項(xiàng)目時(shí)，在圖3的時(shí)刻t6、t7、...所示的定時(shí)，不將寄存器4設(shè)定為初始狀態(tài)，而通過復(fù)位信號(hào)rst2將第一邏輯電路模塊1及第二邏輯電路模塊2設(shè)定為初始狀態(tài)。
至此說明的上述的動(dòng)作測(cè)試中，在使不同于電源電壓VCC的測(cè)試用電源電壓VT一定的狀態(tài)下，只執(zhí)行測(cè)試項(xiàng)目數(shù)N次的變量i、i-1、i-2、i-3...所示的動(dòng)作測(cè)試項(xiàng)目。然后，使測(cè)試用電源電壓VT變化的狀態(tài)下，即，將測(cè)試用電源電壓VT設(shè)定為高于電源電壓VCC的狀態(tài)或設(shè)定為比其低的狀態(tài)下，根據(jù)圖2所示的流程執(zhí)行測(cè)試項(xiàng)目數(shù)N次的變量i、i-1、i-2、i-3...所示的動(dòng)作測(cè)試項(xiàng)目。這樣，執(zhí)行內(nèi)裝電壓調(diào)整器的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試。
另外，以上是制造該半導(dǎo)體集成電路時(shí)的評(píng)價(jià)·量產(chǎn)測(cè)試的動(dòng)作說明，但在判定為優(yōu)等品并裝入裝置內(nèi)時(shí)，測(cè)試電源端子T5為不連接狀態(tài)，測(cè)試復(fù)位端子T6與“H”被固定連接到“H”。由此，第一及第二邏輯電路模塊1、2和寄存器4通過施加給復(fù)位端子T4的復(fù)位信號(hào)RST，被同時(shí)復(fù)位。
如上，本實(shí)施例1的半導(dǎo)體集成電路不僅具有用于將第一及第二邏輯電路模塊1、2和寄存器4一并復(fù)位的復(fù)位端子T4，還具有不將寄存器4復(fù)位而將第一及第二邏輯電路模塊1、2復(fù)位的測(cè)試復(fù)位端子T6和AND門5等邏輯電路。因此，在制造(量產(chǎn))時(shí)用于進(jìn)行評(píng)價(jià)的動(dòng)作裕度測(cè)試中，通過從測(cè)試復(fù)位端子T6施加復(fù)位信號(hào)TRST，可只將第一及第二邏輯電路模塊1、2復(fù)位。由此，從圖2的流程明確可知，在本實(shí)施例1中，在各動(dòng)作測(cè)試之前，在每次將第一及第二邏輯電路模塊1、2設(shè)定為初始狀態(tài)(復(fù)位)時(shí)，不需要使電壓調(diào)整器3的動(dòng)作停止(將電源電壓VCC向第二邏輯電路模塊2的供給停止)的處理，另外，也不需要在各動(dòng)作測(cè)試結(jié)束后進(jìn)行停止向第二邏輯電路模塊2供給測(cè)試用電源電壓VT的處理。另外，由于不需要后者的處理，從而也不需要在各測(cè)試動(dòng)作之前向第二邏輯電路模塊2供給測(cè)試用電源電壓VT的處理。因此，根據(jù)本實(shí)施例1的半導(dǎo)體集成電路，具有可大幅度削減制造(量產(chǎn))時(shí)的動(dòng)作裕度測(cè)試的時(shí)間。
實(shí)施例2圖4是表示本發(fā)明實(shí)施例2的半導(dǎo)體集成電路的概念圖，與圖1中的要素相同的要素使用同一符號(hào)。
該半導(dǎo)體集成電路中，將圖1中的施加測(cè)試復(fù)位信號(hào)TRST的復(fù)位端子T6刪除，設(shè)置輸出檢測(cè)信號(hào)DET的邏輯電路9、和將該檢測(cè)信號(hào)DET在時(shí)鐘信號(hào)CLK的定時(shí)保持并作為測(cè)試復(fù)位信號(hào)TRST輸出的復(fù)位用寄存器10。邏輯電路9在接收到某一特定的地址信號(hào)時(shí)，基于從輸入端子T3輸入的輸入信號(hào)IO(在使用本實(shí)施例的半導(dǎo)體集成電路的用戶進(jìn)行的常規(guī)動(dòng)作中，限制其使用的信號(hào))輸出成為“H”的檢測(cè)信號(hào)DET。另外，復(fù)位用寄存器10如圖4所示，例如由雙穩(wěn)態(tài)多諧振蕩器構(gòu)成，從輸出端子/Q輸出測(cè)試復(fù)位信號(hào)TRST。
將從復(fù)位用寄存器10輸出的測(cè)試復(fù)位信號(hào)TRST施加給邏輯門5(例如，AND門5)，將從該邏輯門5輸出的復(fù)位信號(hào)rst2施加給第一邏輯電路模塊1，同時(shí)經(jīng)由電平變換電路8施加給第二邏輯電路模塊2。電平變換電路8根據(jù)電源電壓VDD將從邏輯門5輸出的復(fù)位信號(hào)rst2變換為對(duì)應(yīng)于第二邏輯電路2的電源電壓VCC(或測(cè)試用電源電壓VT)的電平信號(hào)。
另外，與邏輯門5并列設(shè)置多個(gè)邏輯門5a等，從這些邏輯門5a等對(duì)未圖示的寄存器即例如設(shè)定音量的寄存器(本實(shí)施例的半導(dǎo)體集成電路具有音源功能的情況)、用于設(shè)定從左右任一耳機(jī)輸出聲音或從左右兩耳機(jī)輸出聲音的寄存器(本實(shí)施例中的半導(dǎo)體集成電路具有音源功能的情況)等輸出復(fù)位信號(hào)。
進(jìn)而，該半導(dǎo)體集成電路設(shè)有與復(fù)位用寄存器10相同的寄存器11代替圖1中的寄存器4。寄存器11例如由雙穩(wěn)態(tài)多諧振蕩器構(gòu)成，將從第一邏輯電路模塊1輸出的斷電指令在時(shí)鐘信號(hào)CLK的定時(shí)保持，作為斷電信號(hào)PWD輸出。這些寄存器10及11由施加給復(fù)位端子T4的復(fù)位信號(hào)RST強(qiáng)制地復(fù)位。其它構(gòu)成與圖1相同。
在該半導(dǎo)體集成電路動(dòng)作中，在用于評(píng)價(jià)制造(量產(chǎn))時(shí)的動(dòng)作裕度測(cè)試時(shí)，不是從測(cè)試復(fù)位端子施加用于進(jìn)行測(cè)試的復(fù)位信號(hào)TRST，而是在與第一邏輯電路模塊1連接的輸入輸出端子T3中施加在使用本實(shí)施例的半導(dǎo)體集成電路的用戶進(jìn)行的常規(guī)動(dòng)作中限制其使用的信號(hào)。而且，實(shí)施例2的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試的流程與圖2所示的實(shí)施例1的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試的流程相同。另外，表示實(shí)施例2的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試時(shí)的動(dòng)作的信號(hào)波形圖與表示圖3所示的實(shí)施例1的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試時(shí)的動(dòng)作的信號(hào)波形圖相同。
當(dāng)開始實(shí)施例2的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試時(shí)，首先，在圖2的步驟S11中，將測(cè)試的項(xiàng)目數(shù)N設(shè)定為變量i。其次，在步驟S12(圖3的時(shí)刻t1)中，給復(fù)位端子T4施加復(fù)位信號(hào)RST(將復(fù)位信號(hào)RST在一定時(shí)間設(shè)為“L”)。由此，復(fù)位信號(hào)rst2也為“L”，第一及第二邏輯電路模塊1、2被設(shè)定為初始狀態(tài)，且寄存器11也與至此的狀態(tài)無關(guān)，在該時(shí)刻被復(fù)位，使斷電信號(hào)PWD成為“L”(寄存器11容許電壓調(diào)整器3動(dòng)作)。當(dāng)在經(jīng)過上述一定時(shí)間后，復(fù)位信號(hào)rst1及rst2都達(dá)到“H”時(shí)，第一邏輯電路模塊1、第二邏輯電路模塊2、寄存器4的復(fù)位狀態(tài)被解除，但通過斷電信號(hào)PWD成為“L”，電壓調(diào)整器3也與至此的狀態(tài)無關(guān)，而成為動(dòng)作狀態(tài)，輸出電源電壓VCC。
在步驟S13(圖3的時(shí)刻t2)中，順序給輸入端子T3施加規(guī)定式樣的輸入信號(hào)IO，從第一邏輯電路模塊1輸出斷電指令，設(shè)置寄存器4(輸出斷電信號(hào)PWD)，由此使電壓調(diào)整器3的動(dòng)作停止，即使電源電壓VCC的輸出停止。
其次，在步驟S14(圖3的時(shí)刻t3)中，在電壓調(diào)整器3的動(dòng)作停止的狀態(tài)下，對(duì)測(cè)試電源端子T5施加測(cè)試用電源電壓VT。然后，在步驟S15中對(duì)第一及第二邏輯電路模塊1、2執(zhí)行動(dòng)作測(cè)試項(xiàng)目i，進(jìn)行測(cè)試結(jié)果的判定，且為執(zhí)行剩下的測(cè)試項(xiàng)目，而前進(jìn)到步驟19。這里的測(cè)試執(zhí)行動(dòng)作與實(shí)施例1的動(dòng)作測(cè)試項(xiàng)目i的執(zhí)行動(dòng)作相同。
在步驟S19(圖3的時(shí)刻t4)中，在邏輯電路9接收到某一特定的地址信號(hào)時(shí)，基于從輸入輸出端子T3輸入的輸入信號(hào)IO，從邏輯電路9輸出的檢測(cè)信號(hào)DET成為“H”，該檢測(cè)信號(hào)DET根據(jù)時(shí)鐘信號(hào)CLK的定時(shí)被復(fù)位用寄存器10保持，并從該復(fù)位用寄存器10的輸出端子/Q輸出“L”的復(fù)位信號(hào)TRST，將其施加給邏輯門5。由此，輸出斷電信號(hào)PWD的寄存器11不復(fù)位，即，在使電壓調(diào)整器3的動(dòng)作停止的狀態(tài)下，第一及第二邏輯電路模塊1、2被復(fù)位。在進(jìn)行了步驟S19的處理后，與實(shí)施例1的情況相同，返回步驟S15，重復(fù)進(jìn)行步驟S15～S18的處理。
至此說明的上述的動(dòng)作測(cè)試在使不同于電源電壓VCC的測(cè)試用電源電壓VT一定的狀態(tài)下執(zhí)行測(cè)試項(xiàng)目數(shù)N次由變量i、i-1、i-2、i-3、...所示的動(dòng)作測(cè)試項(xiàng)目。然后，通過使測(cè)試用電源電壓VT變換，即，在使測(cè)試用電源電壓VT比電源電壓VCC高，或比其低的狀態(tài)下，根據(jù)圖2的流程執(zhí)行內(nèi)裝電壓調(diào)整器的半導(dǎo)體集成電路的動(dòng)作裕度測(cè)試。
如上，在該實(shí)施例2的半導(dǎo)體集成電路中，通過設(shè)置邏輯電路9及復(fù)位用寄存器10，基于輸入到與第一邏輯電路模塊1連接的輸入輸出端子T3的輸入信號(hào)IO，生成用于在使電壓調(diào)整器3停止的狀態(tài)下將第一及第二邏輯電路模塊1、2設(shè)定為初始狀態(tài)的復(fù)位信號(hào)TRST。因此，能夠抑制半導(dǎo)體集成電路的端子數(shù)的增加，同時(shí)能夠得到與實(shí)施例1相同的效果。
另外，本發(fā)明不限于上述實(shí)施例，可進(jìn)行各種變形。該變形例例如如下。
(a)以“L”電平為基準(zhǔn)對(duì)復(fù)位信號(hào)RST及測(cè)試用復(fù)位信號(hào)TRST進(jìn)行了說明，在以“H”電平為基準(zhǔn)時(shí)，需要使用OR門(或門)代替AND門來作為邏輯門5。
(b)圖1中的寄存器4可以由雙穩(wěn)態(tài)多諧振蕩器構(gòu)成。另外，也可以為如下結(jié)構(gòu)，即省略圖4中的復(fù)位用寄存器10，將邏輯電路9的輸出信號(hào)(檢測(cè)信號(hào)DET)直接作為測(cè)試復(fù)位信號(hào)TRST施加給邏輯門5。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，具備通過從電源端子施加的第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊；變換所述第一電源電壓，生成不同于所述第一電源電壓的第二電源電壓的電壓調(diào)整器；通過從所述電壓調(diào)整器輸出的所述第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊；將比所述第二電源電壓高或比所述第二電源電壓低的測(cè)試用電源電壓供給所述第二邏輯電路模塊的測(cè)試用電源端子；輸出使所述電壓調(diào)整器的動(dòng)作停止的斷電信號(hào)的寄存器；輸入用于將所述第一邏輯電路模塊、所述第二邏輯電路模塊、及所述寄存器設(shè)定為初始狀態(tài)的復(fù)位信號(hào)的復(fù)位端子；輸入用于在將所述寄存器的初始狀態(tài)的設(shè)定解除的狀態(tài)下將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的測(cè)試用復(fù)位信號(hào)的測(cè)試用復(fù)位端子。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，具備輸入側(cè)與所述復(fù)位端子及所述測(cè)試用復(fù)位端子連接、且輸出側(cè)與所述第一及第二邏輯電路模塊連接的邏輯門，所述邏輯門基于所述復(fù)位信號(hào)及所述測(cè)試用復(fù)位信號(hào)的電平，將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)。
3.如權(quán)利要求2所述的半導(dǎo)體集成電路，其特征在于，所述復(fù)位端子及所述測(cè)試用復(fù)位端子經(jīng)由所述邏輯門與所述第一及第二邏輯電路模塊連接，所述復(fù)位端子不經(jīng)由所述邏輯門與所述寄存器連接。
4.一種半導(dǎo)體集成電路，其特征在于，具備通過從電源端子施加的第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊；變換所述第一電源電壓，生成不同于所述第一電源電壓的第二電源電壓的電壓調(diào)整器；通過從所述電壓調(diào)整器輸出的所述第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊；將比所述第二電源電壓高或比所述第二電源電壓低的測(cè)試用電源電壓供給所述第二邏輯電路模塊的測(cè)試用電源端子；輸出使所述電壓調(diào)整器的動(dòng)作停止的斷電信號(hào)的寄存器；輸入用于將所述第一邏輯電路模塊、所述第二邏輯電路模塊、及所述寄存器設(shè)定為初始狀態(tài)的復(fù)位信號(hào)的復(fù)位端子；與所述第一邏輯電路模塊連接的進(jìn)行所述第一邏輯電路模塊處理的數(shù)據(jù)信號(hào)的輸入輸出的輸入輸出端子；基于從連接于所述第一邏輯電路模塊的所述輸入輸出端子輸入的信號(hào)，在將所述寄存器的初始狀態(tài)的設(shè)定解除的狀態(tài)下輸出用于將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的測(cè)試用復(fù)位信號(hào)的邏輯門。
5.如權(quán)利要求4所述的半導(dǎo)體集成電路，其特征在于，具備接收從連接于所述第一邏輯電路模塊的所述輸入輸出端子輸入的信號(hào)時(shí)，輸出檢測(cè)信號(hào)的邏輯電路，基于從所述邏輯電路輸出的所述檢測(cè)信號(hào)，輸出所述測(cè)試用復(fù)位信號(hào)。
6.如權(quán)利要求4或5所述的半導(dǎo)體集成電路，其特征在于，所述復(fù)位端子不經(jīng)由所述邏輯門與所述寄存器連接。
7.如權(quán)利要求1～6中任一項(xiàng)所述的半導(dǎo)體集成電路，其特征在于，所述寄存器與所述第一邏輯電路模塊連接，根據(jù)來自所述第一邏輯電路模塊的控制，輸出所述斷電信號(hào)。
8.一種半導(dǎo)體集成電路的測(cè)試方法，對(duì)具備通過第一電源電壓進(jìn)行動(dòng)作的第一邏輯電路模塊、變換所述第一電源電壓而生成不同于所述第一電源電壓的第二電源電壓的電壓調(diào)整器、通過從所述電壓調(diào)整器輸出的所述第二電源電壓進(jìn)行動(dòng)作的第二邏輯電路模塊、以及控制所述電壓調(diào)整器動(dòng)作的寄存器的半導(dǎo)體集成電路，執(zhí)行多個(gè)動(dòng)作測(cè)試項(xiàng)目，其特征在于，在開始執(zhí)行所述多個(gè)動(dòng)作測(cè)試項(xiàng)目之前，將所述第一及第二邏輯電路模塊和寄存器設(shè)定為初始狀態(tài)；在將所述寄存器設(shè)定為初始狀態(tài)之后，通過所述寄存器將所述電壓調(diào)整器的動(dòng)作停止；在停止所述電壓調(diào)整器的動(dòng)作之后，對(duì)所述第二邏輯電路模塊供給比所述第二電源電壓高或比所述第二電源電壓低的測(cè)試用電源電壓后，對(duì)所述第二邏輯電路模塊執(zhí)行所述多個(gè)動(dòng)作測(cè)試項(xiàng)目；在執(zhí)行了各所述多個(gè)動(dòng)作測(cè)試項(xiàng)目后，在將所述寄存器的初始狀態(tài)的設(shè)定解除的狀態(tài)下，將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)。
9.如權(quán)利要求8所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于，用于在執(zhí)行所述動(dòng)作測(cè)試項(xiàng)目之前將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的復(fù)位信號(hào)，與用于在執(zhí)行各所述多個(gè)動(dòng)作測(cè)試項(xiàng)目之后將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的復(fù)位信號(hào)不同。
10.如權(quán)利要求8所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于，用于在執(zhí)行各所述多個(gè)動(dòng)作測(cè)試項(xiàng)目后將所述第一及第二邏輯電路模塊設(shè)定為初始狀態(tài)的復(fù)位信號(hào)是基于從連接于所述第一邏輯電路模塊的輸入輸出端子輸入的信號(hào)而生成的信號(hào)。
11.如權(quán)利要求8～10中任一項(xiàng)所述的半導(dǎo)體集成電路的測(cè)試方法，其特征在于，在供給了所述測(cè)試用電源電壓的狀態(tài)下執(zhí)行了所述多個(gè)動(dòng)作測(cè)試項(xiàng)目后，改變所述測(cè)試用電源電壓的電平，之后再次執(zhí)行所述多個(gè)動(dòng)作測(cè)試項(xiàng)目，由此，對(duì)第二邏輯電路模塊執(zhí)行動(dòng)作裕度測(cè)試。
全文摘要
本發(fā)明涉及一種半導(dǎo)體集成電路，縮短內(nèi)裝有電壓調(diào)整器的半導(dǎo)體集成電路的測(cè)試時(shí)間。在停止電壓調(diào)整器(3)的動(dòng)作，將測(cè)試用電源電壓VT供到第二邏輯電路模塊(2)的情況下，在通過復(fù)位信號(hào)RST將LSI整體初始化后，通過輸入信號(hào)IO經(jīng)由第一邏輯電路模塊(1)設(shè)定寄存器(4)，并利用斷電信號(hào)PWD使電壓調(diào)整器(3)停止。然后，將電源電壓VT向第二邏輯電路模塊(2)供給，進(jìn)行測(cè)試。在連續(xù)地進(jìn)行多個(gè)測(cè)試項(xiàng)目時(shí)，在每個(gè)項(xiàng)目中，給測(cè)試復(fù)位端子T6施加復(fù)位信號(hào)TRST，在解除了寄存器(4)的初始化的狀態(tài)下將第一及的第二邏輯電路模塊初始化。由此，不需要每次復(fù)位時(shí)進(jìn)行電源電壓VT的停止、電壓調(diào)整器(3)的停止及電源電壓VT的供給這樣的處理，與使用復(fù)位信號(hào)RST的情況相比，測(cè)試時(shí)間縮短。
文檔編號(hào)H01L21/822GK101072025SQ20071008819
公開日2007年11月14日 申請(qǐng)日期2007年3月20日 優(yōu)先權(quán)日2006年5月9日
發(fā)明者池尻英雄, 大西真介 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社