專利名稱：互補金屬氧化物半導體及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體結(jié)構(gòu)及其制造方法。更具體而言，本發(fā)明涉及包括多晶硅柵極的互補金屬氧化物半導體(CMOS)結(jié)構(gòu)，其中均勻分布的高濃度摻雜劑存在于底部柵極電介質(zhì)和多晶硅柵電極之間的界面。本發(fā)明還涉及這種CMOS結(jié)構(gòu)的制造方法，其中氣相摻雜被采用以提供柵極電介質(zhì)/多晶硅界面處的所述摻雜劑。
背景技術(shù)：
高性能邏輯電路中的性能增益依賴于增大“導通”電流而不增大“截止”電流。當器件尺寸按比例縮小時，性能增益越來越難以實現(xiàn)。按比例縮小的一個具體方面涉及減小柵極氧化物的物理厚度。對于特定的柵極電壓，跨過柵極氧化物建立電場。如果柵極氧化物厚度減小，則對于相同的柵極電壓，電場強度增大。對于pFET器件的情形，對柵極施加負電壓以“導通”器件。當器件出于“導通”狀態(tài)時，溝道相對于其多數(shù)載流子類型反型。當溝道中的反型電荷增大時，柵極多數(shù)載流子被耗盡。
柵極氧化物/多晶硅柵極之間界面處或附近的電荷載流子的耗盡(已知為多晶耗盡效應)已經(jīng)成為互補金屬氧化物半導體(CMOS)器件特別是pFET器件中的問題。耗盡導致柵極電介質(zhì)厚度的實質(zhì)上增大，由此對器件性能產(chǎn)生負面影響。隨著柵極氧化物厚度的逐漸減小，耗盡的效果變得越來越重要，因為多晶耗盡效果增加極少變高。
在傳統(tǒng)CMOS工藝中，多晶硅柵極在自對準源極/漏極注入過程中被摻雜，在隨后激活退火步驟中被激活?，F(xiàn)有技術(shù)工藝中使用的注入能量選擇為使得摻雜劑原子不會穿透深入多晶硅柵電極內(nèi)。因此，相對低濃度(約1018原子/cm3以下)的摻雜劑原子可以通過注入而達到柵極電介質(zhì)/多晶硅柵極界面。盡管擴散會將更多摻雜劑原子帶到柵極電介質(zhì)/多晶硅界面，界面處的摻雜濃度總是最低。此外，存在于柵極電介質(zhì)/多晶硅柵極界面的摻雜劑原子分布不均勻。
為了克服上述多晶耗盡效應，期望在柵極電介質(zhì)/多晶硅柵極界面具有高濃度(約1019原子/cm3以上)的激活摻雜劑?，F(xiàn)有技術(shù)注入分布的本質(zhì)使得難以精確地將高濃度的摻雜劑置于該界面附近。
鑒于上述問題，需要一種能夠提供在柵極電介質(zhì)和上方的多晶硅柵極之間界面處具有高濃度摻雜劑原子的CMOS結(jié)構(gòu)。

發(fā)明內(nèi)容
本發(fā)明提供了使用能夠在柵極電介質(zhì)/多晶硅柵極界面提供高濃度的摻雜劑原子的氣相摻雜工藝控制CMOS結(jié)構(gòu)中的多晶硅耗盡效應的方法。用于描述柵極電介質(zhì)/多晶硅柵極界面的摻雜劑原子時使用的術(shù)語“高濃度”是指約1019原子/cm3以上的n型或p型原子濃度。更典型地，氣相摻雜工藝在柵極電介質(zhì)/多晶硅柵極界面提供了約1020原子/cm3以上的n型摻雜劑或p型摻雜劑濃度。
除了在柵極電介質(zhì)/多晶硅柵極界面提供高濃度摻雜劑原子之外，本發(fā)明方法還提供了在柵極電介質(zhì)/多晶硅柵極界面獲得均勻分布的摻雜的方法。在本申請全文使用的術(shù)語“均勻分布”是指與柵極電介質(zhì)/多晶硅柵極界面距離5nm以內(nèi)的摻雜劑原子的濃度基本上相同，例如摻雜劑含量變化小于2倍。
本發(fā)明可以用于在半導體襯底的表面上形成至少一個nFET、至少一個pFET、或者至少一個nFET與至少一個pFET的組合。通常形成pFET或者pFET與nFET的組合。
廣義上說，本發(fā)明的方法包括在位于半導體襯底上的柵極電介質(zhì)表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度約50nm以下且與所述柵極電介質(zhì)形成界面；通過氣相摻雜將摻雜劑原子引入所述第一包含多晶硅的材料；在所述第一包含多晶硅的材料上形成摻雜的第二包含多晶硅的材料，所述摻雜的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及在所述半導體襯底上形成至少一個場效應晶體管(FET)，所述至少一個FET包括自底部向頂部包含所述電極電介質(zhì)、所述第一包含多晶硅的材料和所述第二包含多晶硅的材料的圖案化疊層。
更具體而言，且當至少一個nFET和至少一個pFET形成于半導體襯底的表面上時，本發(fā)明方法包括步驟在位于具有至少一個nFET器件和至少一個pFET器件的半導體襯底上的柵極電介質(zhì)表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度約50nm以下且與所述柵極電介質(zhì)形成界面；通過氣相摻雜將摻雜劑原子選擇性地引入所述第一包含多晶硅的材料，其中n型摻雜劑引入位于所述至少一個nFET器件區(qū)域頂部上所述第一包含多晶硅的材料的區(qū)域內(nèi)，p型摻雜劑引入位于所述至少一個pFET器件區(qū)域頂部上所述第一包含多晶硅的材料的另一個區(qū)域內(nèi)；在所述第一包含多晶硅的材料上形成第二包含多晶硅的材料，所述第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；選擇性地摻雜所述第二包含多晶硅的材料，使得p型摻雜劑被提供到所述至少一個pFET器件區(qū)域頂部上的所述第二包含多晶硅的材料的區(qū)域內(nèi)，n型摻雜劑被提供到所述至少一個nFET器件區(qū)域頂部上的所述第二包含多晶硅的材料的另一個區(qū)域內(nèi)；以及在所述半導體襯底上形成至少一個nFET和至少一個pFET，所述至少一個nFET包括自底部向頂部包含所述電極電介質(zhì)、n型摻雜的所述第一包含多晶硅的材料和n型摻雜的所述第二包含多晶硅的材料的圖案化疊層，所述至少一個pFET包括自底部向頂部包含所述電極電介質(zhì)、p型摻雜的所述第一包含多晶硅的材料和p型摻雜的所述第二包含多晶硅的材料的圖案化疊層。
除了上述方法之外，本發(fā)明還提供了使用上述工藝步驟制作的半導體結(jié)構(gòu)，特別是CMOS結(jié)構(gòu)。廣義上說，本發(fā)明的CMOS結(jié)構(gòu)包括位于半導體襯底上的至少一個場效應晶體管(FET)，所述至少一個FET自底部向頂部包含柵極電介質(zhì)、摻雜的第一包含多晶硅的材料和摻雜的第二包含多晶硅的材料的圖案化疊層，其中所述摻雜的第一包含多晶硅的材料厚度小于所述摻雜的第二包含多晶硅的材料，且其中所述摻雜的第一包含多晶硅的材料與所述柵極電介質(zhì)形成界面，所述界面處的摻雜劑濃度約為1019原子/cm3以上。
在形成至少一個pFET和至少一個nFET的實施例中，本發(fā)明的CMOS結(jié)構(gòu)包括位于半導體襯底上的至少一個nFET，所述至少一個nFET自底部向頂部包含柵極電介質(zhì)、n型摻雜的第一包含多晶硅的材料和n型摻雜的第二包含多晶硅的材料的圖案化疊層；以及位于所述半導體襯底上的至少一個pFET，所述至少一個pFET自底部向頂部包含柵極電介質(zhì)、p型摻雜的第一包含多晶硅的材料和p型摻雜的第二包含多晶硅的材料的圖案化疊層，其中所述n型和p型摻雜的第一包含多晶硅的材料厚度都小于所述n型和p型摻雜的第二包含多晶硅的材料，且其中所述n型和p型摻雜的第一包含多晶硅的材料與所述柵極電介質(zhì)形成界面，所述界面處的摻雜劑濃度約為1019原子/cm3以上。


圖1A至1H為描述在半導體襯底表面上形成包括至少一個nFET和至少一個pFET的CMOS結(jié)構(gòu)中使用的基本工藝步驟的示意圖(剖面視圖)。
具體實施例方式
本發(fā)明提供了一種用于控制CMOS結(jié)構(gòu)中多晶硅耗盡效應的技術(shù)以及使用該技術(shù)形成的所得的CMOS結(jié)構(gòu)，現(xiàn)在將參照下述討論和本申請附圖更詳細地描述本發(fā)明。注意，本申請的附圖僅僅是出于說明的目的，因此附圖不一定按比例繪制。
在下述描述和附圖中，將描述和說明其中在半導體襯底表面上形成至少一個nFET和至少一個pFET的本發(fā)明優(yōu)選實施例。盡管進行了這樣的描述和說明，但是本發(fā)明不限于形成這種CMOS結(jié)構(gòu)。相反，本發(fā)明可以用于在襯底表面上形成包括至少一個pFET或至少一個nFET的CMOS結(jié)構(gòu)。
參考圖1A至1H，這些圖示說明了用于形成包括至少一個nFET和至少一個pFET的CMOS結(jié)構(gòu)的本發(fā)明基本工藝，其中氣相摻雜被用于控制各個FET的多晶硅耗盡效應。
首先參考圖1A，該圖示出了本發(fā)明中采用的初始結(jié)構(gòu)10。如所示，初始結(jié)構(gòu)10包括半導體襯底12，該半導體襯底包括至少一個nFET器件區(qū)域14和至少一個pFET器件區(qū)域16。初始結(jié)構(gòu)10還包括在nFET器件區(qū)域14和pFET器件區(qū)域16中襯底12頂部上的材料疊層18。材料疊層18自底部向頂部包括柵極電介質(zhì)20、第一包含多晶硅的材料22和硬掩模24。
初始結(jié)構(gòu)10的半導體襯底12包括任何半導體材料，例如包括Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP、以及其他III/V或II/VI化合物半導體。除了這些所羅列類型的半導體材料之外，本發(fā)明還可以考慮半導體襯底12為分層半導體的情形，例如Si/SiGe、Si/SiC、絕緣體上硅(SOI)、或者絕緣體上鍺硅(SGOI)。在本發(fā)明一些實施例中，半導體襯底12優(yōu)選地由包含硅的半導體材料組成，即包括硅的半導體材料。半導體襯底12可以是摻雜的、非摻雜的、或者其中包含摻雜和非摻雜區(qū)域。
還要注意，半導體襯底12可以是應變的、非應變的、或者其中包含應變和非應變區(qū)域。半導體襯底12還可以具有單晶取向，或者備選地，襯底12可以是具有不同結(jié)晶取向的表面區(qū)域的復合半導體襯底。例如，nFET器件區(qū)域14內(nèi)的半導體襯底12可具有為(100)的表面晶體取向，而pFET器件區(qū)域16內(nèi)的半導體襯底12可具有為(110)的表面晶體取向。復合襯底可以具有體特性、類似SOI特性、或者體特性與類似SOI特性兼?zhèn)涞慕M合。
半導體襯底12例如還可以具有位于其中的一個或多個隔離區(qū)域(未示出)，例如溝槽隔離區(qū)域或者場氧化物隔離區(qū)域。通常存在于nFET器件區(qū)域和pFET器件區(qū)域之間的一個或多個隔離區(qū)域是通過半導體器件制造領(lǐng)域技術(shù)人員所公知的傳統(tǒng)工藝形成的。
在半導體襯底12經(jīng)過處理之后，材料疊層18的柵極電介質(zhì)20形成于該襯底的表面上。柵極電介質(zhì)20例如可以通過諸如氧化的熱生長工藝形成。備選地，柵極電介質(zhì)20例如可以通過諸如化學氣相沉積(CVD)、等離子體輔助CVD、原子層或脈沖沉積(ALD或ALPD)、蒸鍍、反應濺射、化學溶液沉積、或者其他沉積工藝的沉積工藝形成。柵極電介質(zhì)20還可以通過上述工藝的任意組合形成。
柵極電介質(zhì)20包括絕緣材料(或材料疊層)，該絕緣材料的介電常數(shù)約為4.0以上，優(yōu)選地大于7.0。這里所述的介電常數(shù)是相對于真空的介電常數(shù)，除非另外聲明。注意，SiO2通常具有約為4.0的介電常數(shù)。具體而言，本發(fā)明中采用的柵極電介質(zhì)20包括但不限于氧化物、氮化物、氮氧化物與/或包含金屬硅化物的硅化物、鋁酸鹽、鈦酸鹽和氮化鎢。在一個實施例中，柵極電介質(zhì)20例如優(yōu)選包括氧化物，該氧化物例如為SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、及其混合物。在這些氧化物中，通常使用SiO2作為柵極電介質(zhì)材料。
柵極電介質(zhì)20的物理厚度可變化，但是通常柵極電介質(zhì)20厚度為約0.5至約10nm，更典型厚度為約0.5至約5nm。
在形成柵極電介質(zhì)20之后，第一包含多晶硅的材料22例如通過諸如物理氣相沉積(PVD)、CVD或蒸鍍的已知沉積工藝形成于柵極電介質(zhì)20上。如圖1A所示，第一包含多晶硅的材料22與底部柵極電介質(zhì)20形成界面25。
第一包含多晶硅的材料22包括多晶硅、多晶SiGe、或者其多層。在這些材料中，第一包含多晶硅的材料優(yōu)選包括多晶硅。第一包含多晶硅的材料22在本發(fā)明的這個階段是非摻雜的。通常，所使用的第一包含多晶硅的材料22是垂直厚度約為50nm以下的薄膜，更典型厚度為約10至約30nm。
圖1A所示材料疊層18還包括形成于第一包含多晶硅的材料22頂部上的硬掩模24。硬掩模24例如可以使用諸如氧化、氮化或者氮氧化的熱工藝形成。備選地，例如CVD、PECVD、PVD、原子層沉積、蒸鍍或者化學溶液沉積的沉積工藝可以用于形成硬掩模24。前述技術(shù)的組合也可以用于形成硬掩模24。硬掩模24包括氧化物、氮化物、氮氧化物、或者包括其多層的任何組合。通常，硬掩模24包括氧化物例如低溫氧化物(LTO)。
硬掩模24的厚度可以隨例如形成該材料層所使用的技術(shù)以及硬掩模24內(nèi)層的數(shù)目而變化。通常，材料疊層18的硬掩模24的厚度為約10至約1000nm，更典型的厚度為約50至約100nm。
在形成材料疊層18的硬掩模24之后，光敏抗蝕劑材料的均厚層(未示出)隨后形成在硬掩模24頂部上。本發(fā)明中使用的光敏抗蝕劑材料包括傳統(tǒng)的正型、負型或者混合型光敏抗蝕劑。光敏抗蝕劑材料通過包括例如旋轉(zhuǎn)涂敷、CVD、PECVD、或者蒸鍍的傳統(tǒng)沉積工藝形成。在硬掩模24上形成光敏抗蝕劑材料的均厚層之后，光敏抗蝕劑材料進行光刻，該光刻包括將抗蝕劑曝光于期望的輻射圖案以及使用傳統(tǒng)的抗蝕劑顯影劑顯影被曝光的抗蝕劑材料。在本申請中，光刻工藝提供了圖案化的光敏抗蝕劑材料，該圖案化的光敏抗蝕劑材料位于nFET器件區(qū)域14或者pFET器件區(qū)域16中硬掩模24頂部上。在此處說明和描述的具體實施例中，圖案化的光敏抗蝕劑材料位于pFET器件區(qū)域16中硬掩模24的頂部上，而nFET器件區(qū)域14內(nèi)的硬掩模24未受保護。
nFET器件區(qū)域14內(nèi)未受保護的硬掩模24隨后通過蝕刻工藝被選擇性地除去，該蝕刻工藝能夠選擇性地除去被暴露的硬掩模24，終止于底部的第一包含多晶硅的材料22的表面上。在執(zhí)行選擇性除去工藝之后形成的所得的結(jié)構(gòu)例如示于圖1B。形成圖1B所示結(jié)構(gòu)時執(zhí)行的蝕刻工藝包括化學濕法蝕刻工藝或者例如反應離子蝕刻、離子束蝕刻或等離子體蝕刻的干法蝕刻。當化學濕法蝕刻工藝用于選擇性地從nFET器件區(qū)域14除去暴露的硬掩模24時，例如HF的化學蝕刻劑可以用于除去硬掩模24的暴露部分。如所示，在執(zhí)行該選擇性除去工藝之后，nFET器件區(qū)域14內(nèi)的下面的含多晶硅的材料22被暴露。蝕刻之后，利用傳統(tǒng)抗蝕劑剝離工藝將圖案化的光敏抗蝕劑材料從襯底剝離。
在本發(fā)明的這個階段，包括至少一種選自元素周期表(CAS版)VA族的原子的n型摻雜劑利用氣相摻雜工藝引入nFET器件區(qū)域14內(nèi)暴露的包含多晶硅的材料22內(nèi)。該n型摻雜劑包括例如P、As、Sb、或者其混合物。
用于將n型摻雜劑引入暴露的第一包含多晶硅的材料22內(nèi)的氣相摻雜工藝包括將包含至少一種上述n型摻雜劑的氣體(例如PH3或AsH3)提供到包括圖1B所示結(jié)構(gòu)的反應器，以及隨后退火(即加熱)該結(jié)構(gòu)。退火擴散和激活暴露的第一包含多晶硅的材料22內(nèi)的n型摻雜劑，使得高濃度的所述摻雜劑存在于界面25。術(shù)語“高濃度”具有上述的一般意義。
按照本發(fā)明，該退火包括將該結(jié)構(gòu)加熱到約500℃以上的溫度，更優(yōu)選地加熱到約800℃以上的溫度。使用爐內(nèi)退火、快速熱退火、峰值退火或者激光退火實施該退火。精確的退火時間取決于第一包含多晶硅的材料22的厚度以及所采用的退火工藝的類型而變化。在氣相摻雜工藝中可以使用例如He、Ar、或He-Ar的惰性氣體。
在將n型摻雜劑氣相摻雜到第一包含多晶硅的材料22的暴露部分之后形成的結(jié)構(gòu)示于圖1C。在該圖示中，參考數(shù)字26表示n型摻雜的第一包含多晶硅的材料。
圖1D示出了除去位于pFET器件區(qū)域16內(nèi)第一包含多晶硅的材料22頂部上的圖案化硬掩模24之后的結(jié)果。使用從該結(jié)構(gòu)選擇性地除去剩余硬掩模24的傳統(tǒng)剝離工藝，即化學蝕刻工藝，執(zhí)行圖案化硬掩模24的除去。
接著，且如圖1E所示，第二圖案化硬掩模24’形成于nFET器件區(qū)域14內(nèi)n型摻雜的第一包含多晶硅的材料26的頂部上。第二圖案化硬掩模24’包括用于第一硬掩模24的上述材料之一，且利用與上述相同的技術(shù)(即，沉積、光刻和蝕刻)進行制作。在所示具體實施例中，第二圖案化硬掩模24’保護nFET器件區(qū)域14內(nèi)的n型摻雜的第一包含多晶硅的材料26，同時暴露pFET器件區(qū)域16內(nèi)的第一包含多晶硅的材料22。
在形成圖1E所示結(jié)構(gòu)之后，執(zhí)行第二氣相摻雜工藝。第二氣相摻雜工藝將(與上面使用的摻雜相比)相反導電類型的摻雜劑引入暴露的包含多晶硅的材料22。在目前所示情形中，p型摻雜劑被引入暴露的包含多晶硅的材料22。本發(fā)明中采用的p型摻雜劑包括選自元素周期表(CAS版)IIIA族的至少一種原子，并利用氣相摻雜工藝被引入pFET器件區(qū)域16內(nèi)的暴露的第一包含多晶硅的材料22。該p型摻雜劑包括例如B、Al、Ga、或者其混合物。
用于將p型摻雜劑引入p型器件區(qū)域16內(nèi)暴露的第一包含多晶硅的材料22內(nèi)的氣相摻雜工藝包括將包含至少一種上述p型摻雜劑的氣體(例如BH3或AsH3)提供到包括圖1E所示結(jié)構(gòu)的反應器，以及隨后退火(即加熱)該結(jié)構(gòu)。退火擴散和激活暴露的第一包含多晶硅的材料22內(nèi)的p型摻雜劑，使得高濃度的所述摻雜劑存在于界面25。術(shù)語“高濃度”具有上述的一般意義。
按照本發(fā)明，該退火包括將該結(jié)構(gòu)加熱到約500℃以上的溫度，更優(yōu)選地加熱到約800℃以上的溫度。使用爐內(nèi)退火、快速熱退火、峰值退火或者激光退火實施該退火。精確的退火時間取決于第一包含多晶硅的材料的厚度以及所采用的退火工藝的類型而變化。在氣相摻雜工藝中可以使用例如He、Ar、或He-Ar的惰性氣體。
在將p型摻雜劑氣相摻雜到第一包含多晶硅的材料22的暴露部分之后形成的結(jié)構(gòu)示于圖1F。在該圖示中，參考數(shù)字28表示p型摻雜的第一包含多晶硅的材料。
從去pFET器件區(qū)域14內(nèi)第一包含多晶硅的材料22頂部去除第二圖案化硬掩模24’。使用從該結(jié)構(gòu)選擇性地除去剩余硬掩模24’的傳統(tǒng)剝離工藝，即化學蝕刻工藝，執(zhí)行第二圖案化硬掩模24’的除去。
在從該結(jié)構(gòu)除去第一圖案化硬掩模24’之后，第二包含多晶硅的膜(未示出)形成于n型摻雜的第一包含多晶硅的材料26和p型摻雜的第一包含多晶硅的材料28上方；第二多晶硅膜將最終變?yōu)閳D1G所示的層34和32。依據(jù)本發(fā)明，第二包含多晶硅的材料為厚度大于第一包含多晶硅的材料22的膜。具體而言，第二包含多晶硅的材料的厚度為約20nm以上，優(yōu)選厚度為約20至約100nm。第二包含多晶硅的材料包括與第一包含多晶硅的材料22相同或不同的材料，并使用上述工藝之一形成。
在本發(fā)明的這個階段，第二包含多晶硅的膜被選擇性地蝕刻，使得p型摻雜劑提供到所述至少一個pFET器件區(qū)域16頂部上的所述第二包含多晶硅的材料的區(qū)域，n型摻雜劑提供到所述至少一個nFET器件區(qū)域14頂部上的所述第二包含多晶硅的材料的另一個區(qū)域。該選擇性摻雜工藝包括一系列的掩模離子注入工藝，其中離子注入掩模形成于位于該器件區(qū)域之一內(nèi)的材料層上，同時暴露其他器件區(qū)域內(nèi)的材料疊層。恰當?shù)膿诫s劑離子隨后被引入該器件區(qū)域之一的暴露的第二包含多晶硅的材料內(nèi)。傳統(tǒng)的離子注入條件被采用，使得大多數(shù)注入離子保留在暴露的第二包含多晶硅的材料內(nèi)。該掩模隨后被除去，另一個離子注入掩模形成于先前被離子注入的材料疊層上，且暴露的材料疊層隨后經(jīng)歷另一個離子注入工藝。可以在各個離子注入步驟之后進行激活退火工藝(850℃以上)，或者可以在兩個離子注入步驟之后都執(zhí)行該激活退火。
注意，p型摻雜劑被選擇性地注入pFET器件區(qū)域16內(nèi)第二包含多晶硅的材料內(nèi)，形成p型摻雜的第二包含多晶硅的材料32，而n型摻雜劑被選擇性地注入nFET器件區(qū)域14內(nèi)第二包含多晶硅的材料內(nèi)，形成n型摻雜的第二包含多晶硅的材料34。執(zhí)行該選擇性離子注入步驟之后形成的所得的結(jié)構(gòu)例如示于圖1G。
圖1H示出了在進一步的CMOS工藝之后形成的結(jié)構(gòu)，其中至少一個nFET 36形成于nFET器件區(qū)域14內(nèi)且至少一個pFET 38形成于nFET器件區(qū)域16內(nèi)。該至少一個nFET 36包括自底部向頂部包含柵極電介質(zhì)20、n型摻雜的第一包含多晶硅的材料26、和n型摻雜的第二包含多晶硅的材料34的圖案化柵極疊層。該至少一個pFET 38包括自底部向頂部包含柵極電介質(zhì)20、p型摻雜的第一包含多晶硅的材料28、和p型摻雜的第二包含多晶硅的材料32的圖案化柵極疊層。依據(jù)本發(fā)明，各個FET都包含摻雜的第一包含多晶硅的材料和柵極電介質(zhì)之間的界面25，所述界面內(nèi)的摻雜劑濃度為約1019原子/cm3以上。更優(yōu)選地，所述界面內(nèi)的摻雜劑濃度為約1020原子/cm3至5×1021原子/cm3。
除了在柵極電介質(zhì)/多晶硅柵極界面提供高濃度的摻雜劑原子之外，本發(fā)明方法還提供了在柵極電介質(zhì)和上方的多晶硅柵極之間的界面獲得均勻分布摻雜的方法。
圖1H所示的圖案化柵極疊層是通過光刻和蝕刻形成。光刻工藝包括將光敏抗蝕劑材料(未示出)涂敷到n型和p型摻雜的第二包含多晶硅的材料；將該光敏抗蝕劑材料曝光于輻射圖案；以及使用傳統(tǒng)抗蝕劑顯影劑顯影被曝光的抗蝕劑。通常使用例如反應離子蝕刻、離子束蝕刻、或者等離子體蝕刻的干法蝕刻工藝執(zhí)行對該圖案化疊層的蝕刻。備選地，化學濕法蝕刻工藝可以用于蝕刻各個柵極疊層。除了所指定的這些蝕刻技術(shù)之外，本發(fā)明還可以使用這些蝕刻技術(shù)的任意組合。
在本發(fā)明的一些實施例中，在圖案化之前，例如氧化物、氮化物、氮氧化物或者其多層的電介質(zhì)蓋層(未示出)形成于該n型和p型摻雜的第二包含多晶硅的材料頂部上。
各個FET還可包括至少一個間隙壁40，該間隙壁通常但并不總是形成在各個圖案化柵極疊層的暴露側(cè)壁上。該至少一個間隙壁40包括例如氧化物、氮化物、氮氧化物與/或其任意組合的絕緣體。該至少一個間隙壁40通過沉積和蝕刻而形成。該至少一個間隙壁40的寬度必須足夠?qū)?，使得源極和漏極硅化物接觸(隨后形成)不從下方蠶食圖案化柵極疊層的邊緣。通常，當該至少一個間隙壁40在底部測量的寬度為約20至約80nm時，源極/漏極硅化物不會從下方蠶食圖案化柵極疊層的邊緣。
在本發(fā)明的這個階段，圖案化的柵極疊層還可以通過進行熱氧化、氮化或氮氧化工藝而被鈍化。該鈍化步驟在材料疊層周圍形成薄層鈍化材料(未示出)。該步驟可以替代或者結(jié)合先前的間隙壁形成步驟。當與間隙壁形成步驟結(jié)合使用時，在材料疊層鈍化工藝之后進行間隙壁形成。
在本發(fā)明的這個階段，源極/漏極擴散區(qū)域42隨后形成于襯底12內(nèi)。源極/漏極擴散區(qū)域42通過離子注入和退火步驟形成。可以使用提升的源極/漏極工藝。退火步驟用于激活先前注入步驟注入的摻雜劑。離子注入和退火的條件對于本領(lǐng)域技術(shù)人員而言是公知的。源極/漏極擴散區(qū)域42還可以包括在源極/漏極注入之前使用傳統(tǒng)擴展注入形成的擴展注入?yún)^(qū)域。該擴展注入之后進行激活退火，或者備選地在擴展注入和源極/漏極注入期間注入的摻雜劑可以使用同一激活退火周期被激活。這里還可以考慮使用暈(halo)注入。
可以使用本領(lǐng)域技術(shù)人員公知的工藝步驟，執(zhí)行例如形成硅化物接觸(源極/漏極和柵極)的形成以及采用金屬互連形成BEOL(后端)互連級的進一步CMOS工藝。
盡管已經(jīng)參照優(yōu)選實施例具體示出和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應該理解，在不背離本發(fā)明的精神和范圍的情況下可以進行形式和細節(jié)上的前述和其他變化。因此本發(fā)明不限于所描述和示出的確切形式和細節(jié)，而是由權(quán)利要求界定其范圍。
權(quán)利要求
1.一種形成互補金屬氧化物半導體結(jié)構(gòu)的方法，包括在位于半導體襯底上的柵極電介質(zhì)表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度約50nm以下且與所述柵極電介質(zhì)形成界面；通過氣相摻雜將摻雜劑原子引入所述第一包含多晶硅的材料；在所述第一包含多晶硅的材料上形成摻雜的第二包含多晶硅的材料，所述摻雜的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及在所述半導體襯底上形成至少一個場效應晶體管，所述至少一個場效應晶體管包括自底部向頂部包含所述電極電介質(zhì)、所述第一包含多晶硅的材料和所述第二包含多晶硅的材料的圖案化疊層。
2.權(quán)利要求1的方法，其中所述第一和第二包含多晶硅的材料包括選自由多晶硅、多晶鍺硅及其多層組成的組的相同或不同材料。
3.權(quán)利要求1的方法，其中所述氣相摻雜包括提供包括p型摻雜劑或n型摻雜劑的氣體以及退火。
4.權(quán)利要求3的方法，其中所述退火在約500℃以上的溫度下執(zhí)行。
5.權(quán)利要求1的方法，其中所述形成所述摻雜的第二包含多晶硅的材料包括沉積、離子注入和退火。
6.一種形成互補金屬氧化物半導體結(jié)構(gòu)的方法，包括在位于具有至少一個n型場效應晶體管器件和至少一個p型場效應晶體管器件的半導體襯底上的柵極電介質(zhì)表面上形成第一包含多晶硅的材料，所述第一包含多晶硅的材料厚度約50nm以下且與所述柵極電介質(zhì)形成界面；通過氣相摻雜將摻雜劑原子選擇性地引入所述第一包含多晶硅的材料，其中n型摻雜劑引入位于所述至少一個n型場效應晶體管器件區(qū)域頂部上所述第一包含多晶硅的材料的區(qū)域內(nèi)，p型摻雜劑引入位于所述至少一個p型場效應晶體管器件區(qū)域頂部上所述第一包含多晶硅的材料的另一個區(qū)域內(nèi)；在所述第一包含多晶硅的材料上形成第二包含多晶硅的材料，所述第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；選擇性地摻雜所述第二包含多晶硅的材料，使得p型摻雜劑被提供到所述至少一個p型場效應晶體管器件區(qū)域頂部上的所述第二包含多晶硅的材料的區(qū)域內(nèi)，n型摻雜劑被提供到所述至少一個n型場效應晶體管器件區(qū)域頂部上的所述第二包含多晶硅的材料的另一個區(qū)域內(nèi)；以及在所述半導體襯底上形成至少一個n型場效應晶體管和至少一個p型場效應晶體管，所述至少一個n型場效應晶體管包括自底部向頂部包含所述電極電介質(zhì)、n型摻雜的所述第一包含多晶硅的材料和n型摻雜的所述第二包含多晶硅的材料的圖案化疊層，所述至少一個p型場效應晶體管包括自底部向頂部包含所述電極電介質(zhì)、p型摻雜的所述第一包含多晶硅的材料和p型摻雜的所述第二包含多晶硅的材料的圖案化疊層。
7.權(quán)利要求6的方法，其中所述氣相摻雜中使用的所述p型摻雜劑包括選自元素周期表IIIA族的至少一種原子，所述n型摻雜劑包括選自元素周期表VA族的至少一種原子。
8.權(quán)利要求6的方法，其中所述選擇性摻雜包括掩模離子注入工藝。
9.權(quán)利要求6的方法，其中所述第一和第二包含多晶硅的材料包括選自由多晶硅、多晶鍺硅及其多層組成的組的相同或不同材料。
10.權(quán)利要求6的方法，其中所述第一包含多晶硅的材料和所述柵極電介質(zhì)在所述氣相摻雜之后的摻雜劑濃度為約1019原子/cm3以上。
11.權(quán)利要求10的方法，其中所述第一包含多晶硅的材料和所述柵極電介質(zhì)之間的所述界面具有均勻分布的摻雜劑濃度。
12.一種互補金屬氧化物半導體結(jié)構(gòu)，包括位于半導體襯底上的至少一個場效應晶體管，所述至少一個場效應晶體管自底部向頂部包含柵極電介質(zhì)、摻雜的第一包含多晶硅的材料和摻雜的第二包含多晶硅的材料的圖案化疊層，其中所述摻雜的第一包含多晶硅的材料厚度小于所述摻雜的第二包含多晶硅的材料，且其中所述摻雜的第一包含多晶硅的材料與所述柵極電介質(zhì)形成界面，所述界面處的摻雜劑濃度為約1019原子/cm3以上。
13.權(quán)利要求12的互補金屬氧化物半導體結(jié)構(gòu)，其中所述第一和第二包含多晶硅的材料包括選自由多晶硅、多晶鍺硅及其多層組成的組的相同或不同材料。
14.權(quán)利要求12的互補金屬氧化物半導體結(jié)構(gòu)，其中所述第一包含多晶硅的材料和所述柵極電介質(zhì)之間的所述界面具有均勻分布的摻雜劑濃度。
15.權(quán)利要求12的互補金屬氧化物半導體結(jié)構(gòu)，其中所述場效應晶體管為p型場效應晶體管。
16.一種互補金屬氧化物半導體結(jié)構(gòu)，包括位于半導體襯底上的至少一個n型場效應晶體管，所述至少一個n型場效應晶體管自底部向頂部包含柵極電介質(zhì)、n型摻雜的第一包含多晶硅的材料和n型摻雜的第二包含多晶硅的材料的圖案化疊層；以及位于所述半導體襯底上的至少一個p型場效應晶體管，所述至少一個p型場效應晶體管自底部向頂部包含柵極電介質(zhì)、p型摻雜的第一包含多晶硅的材料和p型摻雜的第二包含多晶硅的材料的圖案化疊層，其中所述n型和p型摻雜的第一包含多晶硅的材料厚度都小于所述n型和p型摻雜的第二包含多晶硅的材料，且其中所述n型和p型摻雜的第一包含多晶硅的材料與所述柵極電介質(zhì)形成界面，所述界面處的摻雜劑濃度約為1019原子/cm3以上。
17.權(quán)利要求16的互補金屬氧化物半導體結(jié)構(gòu)，其中所述第一和第二包含多晶硅的材料包括選自由多晶硅、多晶鍺硅及其多層組成的組的相同或不同材料。
18.權(quán)利要求16的互補金屬氧化物半導體結(jié)構(gòu)，其中所述第一包含多晶硅的材料和所述柵極電介質(zhì)之間的所述界面具有均勻分布的摻雜劑濃度。
19.權(quán)利要求16的互補金屬氧化物半導體結(jié)構(gòu)，其中所述半導體襯底是具有不同結(jié)晶取向的復合襯底，所述至少一個n型場效應晶體管器件區(qū)域內(nèi)的晶體取向具有(100)晶體取向，所述至少一個p型場效應晶體管器件區(qū)域內(nèi)的晶體取向具有(110)晶體取向。
20.權(quán)利要求16的互補金屬氧化物半導體結(jié)構(gòu)，其中所述界面的摻雜劑濃度為約1020原子/cm3至5×1021原子/cm3。
全文摘要
本發(fā)明提供了使用能夠在柵極電介質(zhì)/多晶硅柵極界面提供高濃度的摻雜劑原子的氣相摻雜工藝來控制CMOS結(jié)構(gòu)中的多晶硅耗盡效應的方法，及使用該方法制作的包括如nFET與/或pFET的CMOS結(jié)構(gòu)。所述方法包括在位于半導體襯底上的柵極電介質(zhì)表面上形成第一包含多晶硅的材料，第一包含多晶硅的材料厚度約50nm以下且與柵極電介質(zhì)形成界面；通過氣相摻雜將摻雜劑原子引入第一包含多晶硅的材料；在第一包含多晶硅的材料上形成摻雜的第二包含多晶硅的材料，摻雜的第二包含多晶硅的材料厚度大于第一包含多晶硅的材料；以及在半導體襯底上形成至少一個FET，至少一個FET包括自底部向頂部包含電極電介質(zhì)、第一包含多晶硅的材料和第二包含多晶硅的材料的圖案化疊層。
文檔編號H01L27/085GK101055851SQ200710091799
公開日2007年10月17日 申請日期2007年4月11日 優(yōu)先權(quán)日2006年4月11日
發(fā)明者亞歷山大·賴茨尼賽克, 德文德拉·K·薩德納, 劉孝誠 申請人:國際商業(yè)機器公司