專利名稱：Esd柵接地nmos晶體管制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管制造領(lǐng)域，尤其涉及一種ESD柵接地麗0S晶體管 制造方法。
背景技術(shù)：
靜電保護(hù)(ESD)柵接地麗0S (GG麗OS)晶體管是通過漏端的結(jié)擊穿， 來使漏/溝道/源寄生雙極晶體管導(dǎo)通，取得瀉放靜電的效果。為了使ESD 具有較好的保護(hù)效果，需要適當(dāng)降低其漏端的觸發(fā)電壓(trigger voltage),因此ESD工藝中經(jīng)常利用ESD離子注入，即在晶體管的漏端 ESD結(jié)的位置注入N型或者P型雜質(zhì)，以降低漏端結(jié)的擊穿電壓。雖然在 常規(guī)工藝中，ESD離子注入僅在部分漏區(qū)進(jìn)行，但還是會顯著增加漏端的 寄生結(jié)電容，進(jìn)而增大了晶體管的延遲。另外，通過ESD離子注入調(diào)節(jié)結(jié) 擊穿電壓的方法還會造成ESD觸發(fā)電壓對工藝過于敏感，工藝窗口較小。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種ESD柵接地麗0S晶體管制造方 法，可有效降低晶體管的觸發(fā)電壓，同時不會增加漏端的寄生結(jié)電容。
為解決上述技術(shù)問題，本發(fā)明提供了一種ESD柵接地麗OS晶體管制造方 法，包括在形成溝道、柵氧、多晶硅柵、氮化硅側(cè)墻、輕摻雜源漏和源 漏后，使用光刻膠選出硅片上位于漏端的ESD結(jié)的位置，對硅片進(jìn)行干法刻 蝕形成ESD結(jié)，接著再去除光刻膠。本發(fā)明由于釆用了上述技術(shù)方案，具有這樣的有益效果，即對于ESD 區(qū)域不是采用離子注入的方法，而是通過在ESD結(jié)的區(qū)域?qū)枰r底進(jìn)行干法 刻蝕來減薄ESD結(jié)深，并降低ESD結(jié)的擊穿電壓的，因此降低了ESD的觸發(fā)電 壓；本發(fā)明所述方法由于沒有對ESD結(jié)進(jìn)行任何額外的雜質(zhì)摻雜，所以ESD 結(jié)的雜質(zhì)分布和耗盡區(qū)都沒有發(fā)生改變，因此沒有引起ESD結(jié)寄生電容的增 加，所以也不會增大晶體管的延遲。


下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明-
圖1為根據(jù)本發(fā)明制造ESD柵接地麗OS晶體管的流程示意圖2a-2b為依據(jù)圖1制造ESD柵接地麗OS晶體管過程中的剖面結(jié)構(gòu)
圖3為依據(jù)本發(fā)明所述方法制造的ESD柵接地NMOS晶體管的俯視圖。
具體實(shí)施例方式
如圖1所示，為根據(jù)本發(fā)明制造ESD柵接地麗0S晶體管的流程示意 圖，包括以下步驟
首先，按照常規(guī)工藝，形成ESD柵接地麗OS晶體管的溝道、柵氧、 多晶硅柵、氮化硅側(cè)墻、輕慘雜源漏和源漏(為本領(lǐng)域一般技術(shù)人員熟悉 的是，輕摻雜源漏的離子注入劑量應(yīng)該是源漏離子注入的1/100到1/10)， 由于這些工序?qū)τ诒绢I(lǐng)域的一般技術(shù)人員來說都是非常熟悉的，因此此處 不作詳細(xì)描述。
第二步，使用光刻膠選出硅片上位于漏端ESD結(jié)的位置，所述ESD 結(jié)的位置距離柵邊緣的間隙大小由設(shè)計(jì)規(guī)則決定，即取決于所要達(dá)到的靜電保護(hù)效果和器件尺寸大小的限制，這應(yīng)該是為一般技術(shù)人員所熟悉的。
這時器件的剖面結(jié)構(gòu)如圖2a所示；
第三步，對硅片進(jìn)行干法刻蝕形成ESD結(jié)，其刻蝕的厚度取決于所需 的ESD觸發(fā)電壓， 一般在500 1000埃范圍內(nèi)，通過在該范圍內(nèi)選取不同 的硅刻蝕厚度，可以方便地得到不同的ESD觸發(fā)電壓， 一般當(dāng)需要得到較 高的觸發(fā)電壓時，應(yīng)選擇較小的刻蝕厚度，而當(dāng)逐漸增大刻蝕厚度時，觸 發(fā)電壓則會逐漸遞減。
第四步，去除光刻膠，這時ESD器件的剖面結(jié)構(gòu)如圖2b所示，而其 俯視圖則如圖3所示。
隨后，可再按照常規(guī)工藝，繼續(xù)后續(xù)的制造ESD柵接地麗OS晶體管 的步驟。
從上述方法可知，本發(fā)明所述方法由于沒有對ESD結(jié)進(jìn)行任何額外的 雜質(zhì)摻雜，所以ESD結(jié)的雜質(zhì)分布和耗盡區(qū)都沒有發(fā)生改變，因此并不會 引起ESD結(jié)寄生電容的增加。
權(quán)利要求
1、一種ESD柵接地NMOS晶體管制造方法，其特征在于，包括在形成溝道、柵氧、多晶硅柵、氮化硅側(cè)墻、輕摻雜源漏和源漏后，使用光刻膠選出硅片上位于漏端的ESD結(jié)的位置，對硅片進(jìn)行干法刻蝕形成ESD結(jié)，接著再去除光刻膠。
2、 根據(jù)權(quán)利要求1所述ESD柵接地麗0S晶體管制造方法，其特征在于， 對硅片進(jìn)行干法刻蝕形成ESD結(jié)的刻蝕厚度取決于所需的ESD觸發(fā)電壓。
3、 根據(jù)權(quán)利要求2所述ESD柵接地NM0S晶體管制造方法，其特征在于， 對硅片進(jìn)行干法刻蝕形成ESD結(jié)的刻蝕厚度為500 1000埃。
全文摘要
本發(fā)明公開了一種ESD柵接地NMOS晶體管制造方法，對于ESD區(qū)域不是采用離子注入的方法，而是通過在ESD結(jié)的區(qū)域?qū)枰r底進(jìn)行干法刻蝕來減薄ESD結(jié)深，并降低ESD結(jié)的擊穿電壓的，因此降低了ESD的觸發(fā)電壓；本發(fā)明所述方法由于沒有對ESD結(jié)進(jìn)行任何額外的雜質(zhì)摻雜，所以ESD結(jié)的雜質(zhì)分布和耗盡區(qū)都沒有發(fā)生改變，因此沒有引起ESD結(jié)電容的增加，所以也不會增大晶體管的延遲。
文檔編號H01L21/336GK101452847SQ20071009437
公開日2009年6月10日 申請日期2007年12月6日 優(yōu)先權(quán)日2007年12月6日
發(fā)明者錢文生 申請人:上海華虹Nec電子有限公司