專利名稱：Esd柵接地nmos晶體管制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種ESD柵接地麗0S晶 體管制造方法。
背景技術(shù)：
靜電保護(hù)(ESD)柵接地麗0S (GGNM0S)是通過漏端的結(jié)擊穿，使漏 /溝道/源寄生雙極晶體管導(dǎo)通，取到瀉放靜電的效果。為了 ESD有較好的 保護(hù)效果，其漏觸發(fā)電壓(trigger voltage)需要適當(dāng)降低，另外在漏 端需要有較大的串聯(lián)電阻，用以調(diào)節(jié)ESD晶體管熱擊穿電壓的大小。常規(guī) 的ESD柵接地NM0S晶體管一般采用自對準(zhǔn)的源漏工藝，即先利用柵和側(cè) 墻進(jìn)行源漏離子注入，然后為了能夠?qū)崿F(xiàn)較大的漏端串聯(lián)電阻，需要在柵 和漏端之間留較大的空隙作硅化物阻擋層，用作漂移區(qū)，并在晶體管漏端 距離柵邊緣的所述空隙大小的位置注入N型或者P型雜質(zhì)，形成ESD結(jié)， 以達(dá)到適當(dāng)降低觸發(fā)電壓的目的，最終制成的ESD柵接地麗0S晶體管的 剖面結(jié)構(gòu)和平面結(jié)構(gòu)分別如圖1和圖2所示。由于源漏是重?fù)诫s區(qū)域，方 塊電阻很小，所以按上述常規(guī)方法制造麗OS晶體管需要留較大的空隙才 能達(dá)到串聯(lián)電阻要求，因此很浪費(fèi)器件所占面積。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種ESD柵接地麗0S晶體管制造方 法，可降低觸發(fā)電壓，同時(shí)還能縮小晶體管所占的面積。為解決上述技術(shù)問題，本發(fā)明提供了一種ESD柵接地麗OS晶體管制造方
法，包括
形成柵極的工序；
硅襯底上進(jìn)行選擇性N型離子注入形成LDD區(qū)域的工序； 在所述柵極兩側(cè)形成側(cè)墻的工序；
在N+源漏離子注入光刻版中定義漂移區(qū)的位置，然后利用光刻膠遮擋 所述漂移區(qū)，對硅片進(jìn)行N+源漏離子注入的工序。
本發(fā)明由于采用了上述技術(shù)方案，具有這樣的有益效果，即通過光刻 版使得ESD晶體管的漏端與柵極邊緣相隔一定的距離，并且使得在漏端和 柵極之間的區(qū)域(即漂移區(qū))只有輕摻雜源漏(LDD)區(qū)域，而沒有高劑 量的漏摻雜，由于LDD區(qū)域的方塊電阻相對于高摻雜的漏端來說要大得 多，因此確保了可以在漂移區(qū)長度較短的情況下，得到較大的串聯(lián)電阻， 而無需增大晶體管所占的面積，根據(jù)實(shí)驗(yàn)結(jié)果可知，對于實(shí)現(xiàn)同樣大小的 串聯(lián)電阻，本發(fā)明所需定義的漂移區(qū)長度是現(xiàn)有工藝的一半以上，因此本 發(fā)明所述方法從很大程度上節(jié)約了晶體管的面積；另外，由于LDD結(jié)的擊 穿電壓低于漏端，且本發(fā)明所述晶體管使得觸發(fā)電壓由LDD結(jié)決定，因此 很好地起到了降低觸發(fā)電壓的目的，而無需任何額外的ESD光刻版和ESD 離子注入，由此簡化了工藝，節(jié)約了成本。


下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)的說明 圖1為按現(xiàn)有工藝制成的ESD柵接地麗OS晶體管的剖面結(jié)構(gòu)圖； 圖2為按現(xiàn)有工藝制成的ESD柵接地麗OS晶體管的平面結(jié)構(gòu)圖；圖3為根據(jù)本發(fā)明所述ESD柵接地NM0S晶體管制造方法的一個(gè)實(shí)施 例的流程示意圖4a-4e為依據(jù)圖3制造ESD柵接地麗0S晶體管過程中的剖面結(jié)構(gòu)
圖5為依據(jù)本發(fā)明所述方法制成的ESD柵接地麗0S晶體管的平面結(jié) 構(gòu)圖。
具體實(shí)施例方式
在一個(gè)實(shí)施例中，如圖3所示，本發(fā)明所述ESD柵接地麗OS晶體管
制造方法包括以下步驟
第一步，在硅襯底上進(jìn)行選擇性P型溝道離子注入。
第二步，在硅襯底頂部生長一層?xùn)叛趸瘜?，然后在所述柵氧化層的?br> 面淀積一層多晶硅柵。
第三步，使用公知的光刻技術(shù)，對所述多晶硅柵進(jìn)行刻蝕，形成器件 的柵極，這時(shí)的剖面結(jié)構(gòu)如圖4a所示。
第四步，在硅襯底上進(jìn)行選擇性低劑量LDD (Lightly Doped Drain, 輕度摻雜漏極)N型離子注入，形成輕摻雜LDD區(qū)域，其中所注入的離子 的劑量范圍為E13 E14cm—2。
第五步，在所述柵極的兩側(cè)形成氮化硅側(cè)墻。
上述步驟對于本領(lǐng)域技術(shù)人員來說，都屬于常規(guī)工藝，因此此處不作 詳細(xì)描述。
第六步，根據(jù)所要實(shí)現(xiàn)的晶體管串聯(lián)電阻和擊穿電壓的大小，在N+源漏離子注入光刻版中定義漂移區(qū)的位置，然后如圖4b所示，利用光刻 膠遮擋漂移區(qū)，然后對硅片進(jìn)行N+源漏離子注入，所注入離子的劑量范 圍為2E15 5E15 cm2，從而形成晶體管的源漏區(qū)域，這時(shí)所形成的晶體 管漏端與柵極邊緣之間的區(qū)域即為漂移區(qū)，然后去除光刻膠，這時(shí)的剖面 結(jié)構(gòu)如圖4c所示。通過該步驟，使得在晶體管漏端和柵極邊緣之間的區(qū) 域只有輕摻雜漏(LDD)區(qū)域，而沒有高劑量的漏摻雜，由于LDD區(qū)域的 方塊電阻相對于高摻雜的漏端來說要大得多，因此確保了可以在漂移區(qū)長 度較短的情況下，得到較大的串聯(lián)電阻，而無需增大晶體管所占的面積， 因此從一定程度上節(jié)約了晶體管的面積(根據(jù)實(shí)驗(yàn)結(jié)果可知，對于實(shí)現(xiàn)同 樣大小的串聯(lián)電阻，本發(fā)明所需定義的漂移區(qū)長度是現(xiàn)有工藝的一半以 上)；另外，由于LDD結(jié)的擊穿電壓低于漏端，因此可以很好地起到降低 觸發(fā)電壓的目的，從而不再需要任何額外的ESD光刻版和ESD離子注入， 從而簡化了工藝，節(jié)約了成本。
第七步，在硅片上淀積一層金屬硅化物阻擋層，例如當(dāng)所述金屬硅化 物為氧化硅時(shí)，所淀積的厚度范圍為300 1000埃，然后使用公知的光刻 技術(shù)對所述金屬硅化物阻擋層進(jìn)行刻蝕，從而使得僅在所述漂移區(qū)的上面 保留有金屬硅化物阻擋層，這時(shí)的剖面結(jié)構(gòu)如圖4d所示。
第八步，在硅片上淀積一層金屬硅化物(如50 150埃的鈷)，并對 所述硅化物進(jìn)行合金化，最終所形成的麗OS晶體管的剖面結(jié)構(gòu)如圖4e 所示，而其平面結(jié)構(gòu)則如圖5所示。
當(dāng)然，本發(fā)明所述制造高壓PMOS晶體管的方法并不僅限于上述實(shí)施 例，只要遵循如下基本原理即用輕摻雜的LDD區(qū)域來實(shí)現(xiàn)漂移區(qū)，本領(lǐng)域一般技術(shù)人員應(yīng)該還可以實(shí)現(xiàn)其他替換例，而并不會(huì)超出本發(fā)明的要求 保護(hù)范圍。
權(quán)利要求
1、一種ESD柵接地NMOS晶體管制造方法，其特征在于，包括形成柵極的工序；硅襯底上進(jìn)行選擇性N型離子注入形成LDD區(qū)域的工序；在所述柵極兩側(cè)形成側(cè)墻的工序；在N+源漏離子注入光刻版中定義漂移區(qū)的位置，然后利用光刻膠遮擋所述漂移區(qū)，對硅片進(jìn)行N+源漏離子注入的工序。
2、 根據(jù)權(quán)利要求1所述ESD柵接地麗0S晶體管制造方法，其特征在于， 所述形成LDD區(qū)域的工序中所注入離子的劑量范圍為E13 E14 cm—2。
3、 根據(jù)權(quán)利要求l或2所述ESD柵接地麗OS晶體管制造方法，其特征在 于，在所述對硅片進(jìn)行N+源漏離子注入的工序中，所注入離子的劑量范圍 為2E15 5E15 cm—2。
全文摘要
本發(fā)明公開了一種ESD柵接地NMOS晶體管制造方法，通過光刻版使得ESD晶體管的漏端與柵極邊緣相隔一定的距離，并且使得在漏端和柵極之間的區(qū)域(即漂移區(qū))只有輕摻雜源漏(LDD)區(qū)域，而沒有高劑量的漏摻雜，由于LDD區(qū)域的方塊電阻相對于高摻雜的漏端來說要大得多，因此確保了可以在漂移區(qū)長度較短的情況下，得到較大的串聯(lián)電阻，而無需增大晶體管所占的面積，從而節(jié)約了晶體管的面積；另外，由于LDD結(jié)的擊穿電壓低于漏端，且本發(fā)明所述晶體管使得觸發(fā)電壓由LDD結(jié)決定，因此很好地起到了降低觸發(fā)電壓的目的，而無需任何額外的ESD光刻版和ESD離子注入，由此簡化了工藝，節(jié)約了成本。
文檔編號(hào)H01L21/336GK101452851SQ20071009438
公開日2009年6月10日 申請日期2007年12月6日 優(yōu)先權(quán)日2007年12月6日
發(fā)明者錢文生 申請人:上海華虹Nec電子有限公司