專利名稱：：Dram單元晶體管器件和方法
技術領域：
：本發(fā)明涉及用于制造半導體器件的集成電路及其工藝。更特別地，本發(fā)明提供在MOS晶體管器件結構中制造低漏泄接觸的方法與器件。僅僅作為舉例,本發(fā)明已經應用于通常稱為DRAMs的動態(tài)隨機存取存儲器件。但是，應認識到本發(fā)明具有寬得多的應用范圍。例如，本發(fā)明可應用于對由漏泄電流所引起的性能下降敏感的其它MOS電路中的晶體管。
背景技術：
：集成電路從制造在單個硅芯片上的少數(shù)互連器件發(fā)展到數(shù)百萬個器件。為了實現(xiàn)復雜性和電路密度(即，能封裝到給定芯片面積上的器件數(shù)目)的改進，最小器件特征尺寸，亦稱器件，，幾何尺寸"，隨每代集成電路變得越來越小。增加電路密度不僅改進集成電路的復雜性和性能，而且也給消費者提供較低成本的部件。使器件更小非常具有挑戰(zhàn)性，這是因為集成電路制造中使用的每個工藝具有限制。即，給定工藝通常僅能加工小至一定的特征尺寸，然后需要改變工藝或器件布局。這種工藝的例子是用于DRAMs的單元器件的制造。這種工藝包括用于疊層基電容器和溝槽基電容器中的存儲陣列的那些。這種工藝也包括在晶體管和存儲單元之間形成接觸。這些接觸區(qū)中的漏泄電流可導致DRAM單元中的電荷損失并縮短刷新操作的間隔時間。另外，往往難以制造單元晶體管區(qū)域并且通常需要復雜的制造方法和結構。在本發(fā)明的整個說明書尤其是以下將進一步詳細地說明這些及其它的限制。從上可知，需要加工半導體器件的改進的技術。
發(fā)明內容本發(fā)明提供制造半導體器件的技術。更特別地，本發(fā)明提供在MOS晶體管器件結構中制造低漏泄接觸的方法與器件。僅僅作為舉例，本發(fā)明已經應用于通常稱為DRAMs的動態(tài)隨機存取存儲器件。但是，應認識到本發(fā)明具有寬得多的應用范圍。例如，本發(fā)明可應用于其它對由漏泄電流所引起的性能下降敏感的MOS電路中的晶體管。根據本發(fā)明的一個實施方案，提供了形成存儲器件的方法。該方法包括提供具有表面區(qū)域的襯底，在所述襯底之內形成阱結構，和在所述阱結構之內形成隔離區(qū)。所述方法提供覆蓋所述表面區(qū)域的保護層，所述表面區(qū)域在所述阱結構上延伸。所述方法然后沉積覆蓋所述保護層的光刻膠層，并通過選擇性除去所述光刻膠的一部分圖案化所述光刻膠，以暴露覆蓋第一區(qū)域的保護層同時保留覆蓋第二區(qū)域的所述光刻膠。所述方法還包括使用所述圖案化的光刻膠作為掩模，將用于調節(jié)閾值電壓的雜質注入第一區(qū)域，并保持第二區(qū)域基本上沒有用于調節(jié)閾值電壓的所述雜質。閾值電壓注入之后，除去所述光刻膠掩模。然后生長柵極介電層以覆蓋在所述阱結構上延伸的表面區(qū)域。所述方法然后在所述柵極介電層上形成柵極疊層。所述柵極疊層可包含覆蓋多晶硅層的硅化物層。隨后使用所述柵極疊層作為掩模將雜質注入所述襯底，以形成輕度摻雜的漏極(LDD)結構，然后在所述柵極疊層的側面上形成隔離物。所述方法然后形成源極區(qū)和漏極區(qū)，并在所述源極區(qū)上提供接觸結構。所述接觸結構和源極區(qū)之間的結基本上在第二區(qū)域之內。所述方法也包括提供電荷儲存電容器，其通過所述接觸結構與所述源極區(qū)電接觸。在本發(fā)明的一個具體的實施方案中，第一區(qū)域包括多個分離的區(qū)域。在另一個實施方案中，第二區(qū)域包括多個分離的區(qū)域。本發(fā)明的另一種實施方案提供半導體集成電路裝置，其包括包含表面區(qū)域和在所述村底之內的阱結構的襯底。在一個實施方案中，所述阱結構包括第一區(qū)域和第二區(qū)域。第一區(qū)域的特征在于用于調節(jié)閾值電壓的雜質，而第二區(qū)域基本上沒有用于調節(jié)閾值電壓的雜質。所述裝置也包括在所述阱結構之內的隔離區(qū)，覆蓋所述表面區(qū)域的柵極介電層，和覆蓋所述柵極介電層的柵極疊層。所述柵極疊層可包含覆蓋多晶硅層的硅化物層。所述裝置也包括LDD結構，在每個所述柵極疊層側面上的隔離物，和每個所述柵極疊層的源極區(qū)和漏極區(qū)。所述裝置還包括在所述源極區(qū)上的接觸結構，并且所述接觸結構和所述源極區(qū)之間的結基本上在第二區(qū)域之內。在本發(fā)明的一個具體的實施方案中，第一區(qū)域包括多個分離的區(qū)域。在另一個實施方案中，第二區(qū)域包括多個分離的區(qū)域。在一個可選擇的實施方案中，本發(fā)明提供DRAM存儲單元器件，其包含襯底和形成在襯底內的多個隔離區(qū)。所述DRAM存儲器件也包含形成在襯底內的p-阱區(qū)域，該p-阱區(qū)域的特征在于第一濃度的p-型摻雜劑。所述DRAM存儲器件也包含所述P-阱區(qū)域中的溝道區(qū)，該溝道區(qū)的特征在于第二濃度的p-型摻雜劑。在一個實施方案中，第二濃度高于第一濃度。所述DRAM存儲器件也包含形成在所述P-阱區(qū)域中并與所述溝道區(qū)鄰接的N-型漏極區(qū)，和形成在所述P-阱區(qū)域中并與所述溝道區(qū)鄰接的N-型源極區(qū)。導電結構形成與所述源極區(qū)的接觸，其中所述源極區(qū)的特征在于第一濃度的p-型摻雜劑。所述DRAM存儲器件還包括電連接到所述導電結構的電荷儲存電容器。在一個實施方案中，所述第二濃度的p-型摻雜劑包含用于調節(jié)閾值電壓的雜質。在一個具體的實施方案中，所述結區(qū)基本上沒有用于閾值注入的雜質。相對于常規(guī)方法，通過本發(fā)明實現(xiàn)了許多優(yōu)點。例如，本發(fā)明的技術提供了基于常規(guī)技術的易于使用的工藝。在一些實施方式中，所述方法提供用芯片數(shù)/每晶片表示的更高的器件產率。另外，所述方法提供與常規(guī)處理技術兼容的基本上不改變常規(guī)設備和方法的方法。所得到的DRAM存儲器件可顯示出改進的器件特性。尤其是，已經證實漏泄電流較低、接觸電阻降低、和單元刷新操作的間隔時間更長?；趯嵤┓桨?，可以實現(xiàn)這些優(yōu)點的一種或多種。在本發(fā)明的整個說明書特別是下文中會更詳細地記載這些及其他優(yōu)點。參考詳細說明和隨后的附圖可以更完全地理解本發(fā)明的各種另外的目的、特征和優(yōu)點。圖1是說明根據本發(fā)明的一個實施方案制造DRAM存儲器件的方法的簡化圖。圖2是根據本發(fā)明的一個實施方案的DRAM存儲器件結構的簡化橫截面視圖3是根據本發(fā)明的一個實施方案的掩模布局簡圖；和圖4是說明根據本發(fā)明的一個可選擇的實施方案的掩模布局筒圖。具體實施例方式根據本發(fā)明，提供涉及半導體器件制造的技術。更特別地，本發(fā)明提供制造MOS晶體管器件中的低漏泄接觸結構的方法與器件。僅僅作為舉例,本發(fā)明已經應用于通常稱為DRAMs的動態(tài)隨機存取存儲器件。但是，應認識到本發(fā)明具有寬得多的應用范圍。例如，本發(fā)明可應用于對由漏泄電流所引起的性能下降敏感的其它MOS電路中的晶體管?；谒鰧嵤┓桨?，本發(fā)明包括可以使用的各種特征。這些特征包含以下的1.調節(jié)閾值電壓的離子注入，包括掩模，以防止閾值注入在存儲節(jié)點接觸區(qū)中。2.調節(jié)閣值電壓的離子注入，包括掩模，以使得閾值注入在晶體管溝道區(qū)中。如所示的，上述特征可以在以下實施方案的一個或多個中。這些特征僅僅是舉例，其不應該不適當?shù)叵拗票景l(fā)明權利要求的范圍。本領域技術人員會知道許多變化、替代方案和改變。根據本發(fā)明的一個實施方案制造集成電路器件的方法可以概述如下1.提供襯底，例如硅襯底；2.在所述襯底內形成隔離區(qū)，比如淺溝槽隔離區(qū)；3.形成N-阱區(qū)域；4.在所述N-阱區(qū)域之內形成P-阱區(qū)域；6.在所述P-阱區(qū)域和N-阱區(qū)域上形成介電層；7.沉積和圖案化掩模層，比如光刻膠層，以暴露用于調節(jié)閾值電壓注入的區(qū)域；8.注入用于閾值調整的p-型離子，比如硼；9.形成柵極介電層，例如氧化物、氮化的氧化物，或電介質的組合;10.形成柵極疊層，其可包含多晶硅層、硅化物層、及其他金屬層的組合。所述柵極疊層可以由介電層封蓋；11.形成輕度摻雜的漏極(LDD)區(qū)域；12.在所述柵極疊層的側面上形成隔離物；13.形成摻雜的源極區(qū)和漏極區(qū)；14.沉積導體材料比如多晶硅或鴒，以形成與所述源極區(qū)和漏極區(qū)的接觸結構，比如接觸塞。所述接觸結構可包含改進附著并降低接觸電阻的任選的層；15.形成和所述導體結構接觸的電荷儲存電容器；16.形成用于外周電路的器件；17.進行后續(xù)工藝，包括介電、平坦化、互連形成等。如所示的，所述方法使用包括根據本發(fā)明的實施方案形成DRAM存儲器件的方法的步驟的組合。也可以提供其它的選擇，其中加入步驟、省去一個或多個步驟、或以不同的次序提供一個或多個步驟，而不背離本發(fā)明權利要求的范圍。在本發(fā)明的整個說明書尤其是以下可以發(fā)現(xiàn)本發(fā)明方法的更多細節(jié)。圖1和2是說明根據本發(fā)明的一個實施方案制造DRAM存儲器的方法與器件結構的簡圖。這些圖僅僅是舉例，其不應該不適當?shù)叵拗票景l(fā)明權利要求的范圍。本領域技術人員會知道許多變化、替代方案和改變。如圖l所示，所述方法包括提供襯底110，例如硅襯底，其包括表面區(qū)域105。所述方法包括在襯底110之內形成N-型阱結構120。所述方法還包括在所述N-型阱結構120之內形成P-型阱結構130。所述N-型阱120包括磷或砷基雜質，所述P-型阱130包括硼基雜質等。參考圖l,形成用于器件隔離的隔離區(qū)140，例如淺溝槽隔離區(qū)。所述方法包括形成覆蓋所述表面區(qū)域105的保護性介電層107(例如二氧化硅、氮化物、氮氧化硅)，如所示的其在所述阱區(qū)域上延伸。往往使用熱氧化工藝形成所述二氧化硅以形成高質量的柵極氧化物，其基本上沒有空隙。然后沉積和圖案化光刻膠層150以允許閾值電壓注入到晶體管溝道區(qū)160中。隨后離子注入P-型雜質163以調整存儲單元晶體管的閾值電壓。在一個具體的實施方案中，所述離子注入可包含劑量約2-5xl()U/cm2或1012/112的雜質，比如硼。此處，介電層107的目的是在光刻膠掩蔽和注入過程期間用于保護硅表面。所述方法包括在閾值調節(jié)注入之后，除去所述光刻膠和所述保護性介電層。上述的光刻膠掩蔽步驟用于防止閾值電壓調節(jié)注入到P-阱130的某些區(qū)域中，如區(qū)域166和168。如以后將討論的，將在區(qū)域166和電連接到電荷儲存電容器的導電結構之間形成電接觸?；谒鰧嵤┓桨?，可以有其它的變化、改變和替代方案。圖2是根據本發(fā)明的一個實施方案制造的DRAM存儲單元器件結構200的簡化橫截面視圖。存儲單元器件結構200包括在圖1中舉例說明的步驟中提供的某些器件結構。例如，硅襯底110包括表面區(qū)域105、在襯底110之內的N-型阱結構120,和在所述N-型阱結構120之內的P-型阱結構130。存儲單元器件結構200還包括隔離區(qū)140和晶體管溝道區(qū)160，該晶體管溝道區(qū)160接收如圖1所述的閾值電壓注入。存儲單元器件結構200還包括區(qū)域166和168，該區(qū)域166和168通過光刻膠掩模保護并避免如上圖1所述的閾值電壓注入。根據本發(fā)明的一個實施方案，所述方法繼續(xù)在所述硅表面105上形成柵極介電層270。所述柵極介電層270可以為但不限于二氧化硅、氮化的氧化物、氧氮化物或氮化物等。往往使用熱氧化工藝形成二氧化硅以形成高質量的柵極氧化層，其基本上沒有空隙。氮化的氧化物可改進可靠性并可以通過在熱氧化工藝期間引入含氮的氣體形成。所述方法還包括形成柵極疊層275,其可包含導電材料的組合，比如摻雜的多晶硅層、硅化物層、及其它金屬層。所述柵極疊層可以由介電層封蓋，所述介電層比如為氧化物、氮化物、或用于平坦化目的的電介質的組合。沉積各層的柵極疊層材料然后圖案化以形成柵極疊層275。在一個具體的實施方案中，所述方法還包括通過使用所述柵極疊層275作為自對準掩模注入N-型摻雜劑比如砷或磷，來形成輕度摻雜的漏極(LDD)區(qū)域(未顯示)。然后通過沉積二氧化硅、氮化物或電介質組合的介電層和隨后各向異性刻蝕工藝，在所述柵極疊層275的側面上形成間隔物，例如278。隨后，使用柵極疊層和間隔物作為自對準掩模，通過離子注入計量為約1-7><1015/112的N-型摻雜劑，例如砷和磷，形成源極區(qū)280和漏極區(qū)283。該方法然后通過將導電材料，比如摻雜的多晶硅或鴒，沉積到電介質之間的空隙區(qū)域中，比如間隔區(qū)278，來形成接觸塞結構2卯。所述導電材料也可包含另外的層以改善接觸電阻和附著。然后通過回蝕或化學機械拋光(CMP)平坦化所述導電材料。所得到的結構是襯底表面105之上的平坦化的電介質表面295,具有暴露接觸塞結構比如2卯的嵌入區(qū)域。如圖2中示意地所示的，然后形成電荷儲存電容器298，并將其電連接到接觸塞結構2卯。在一個具體的實施方案中，作為金屬-絕緣體-金屬(MIM)電容器在所述平坦化表面上形成電荷儲存電容器298。然而，也可以使用其它的電容器結構，比如金屬-電介質-襯底電容器或溝槽電容器。基于所述實施方案，本領域技術人員會知道其它的變化、改變和替代方案。如圖2所示，接觸塞結構2卯在存儲單元器件200的電荷儲存電容器298和源極區(qū)280之間形成電連接。接觸塞結構291將存儲單元器件200的漏極區(qū)283連接到感測電路(未顯示)，以能夠讀取電荷儲存電容器298中的數(shù)據。在一個實施方案中，所述與襯底表面區(qū)域105鄰接的P-阱區(qū)域中硼的摻雜濃度約是l-7xl015/cm3，而存儲單元器件200的溝道區(qū)160具有約l-6xl0"/cn^的硼摻雜濃度，作為閾值電壓注入的另外的摻雜劑的結果。源極區(qū)280通常高度摻雜N-型摻雜劑，例如砷或磷，濃度約l-7xl018/cm3。源極區(qū)280還含有約l-7xl015/cm3的P-阱硼摻雜。根據本發(fā)明的一個實施方案，在區(qū)域166中的接觸塞2卯結構和源極區(qū)280之間形成結，其在閾值電壓注入期間被掩蔽。因此，區(qū)域166的特征在于如上所述的P-阱摻雜濃度，即l-7xl015/cm3。在一個優(yōu)選的實施方案中，所述漏極區(qū)283包括類似于源極區(qū)163的N-型摻雜劑，也接收P-型摻雜劑的閾值注入。在一個可選擇的實施方案中，可以通過光刻膠掩蔽排除在漏極區(qū)中的閾值注入。基于所述實施方案，可以使用其它的變化、改變和替代方案。如已知的，在高度摻雜的N-型源極區(qū)和P-型區(qū)域之間的結處可能發(fā)生電流漏泄。當在DRAM單元結構中，比如圖2中的源極區(qū)280中，包括這種結的時候，可以不利地影響DRAM存儲單元性能。實驗結果顯示將閥值調節(jié)注入引入源極接觸區(qū)域可能導致電流漏泄的增加并縮短所述DRAM單元的電荷保留時間。此外，也可以通過閾值注入提高接觸電阻。我們的試驗數(shù)據表明，根據本發(fā)明的方法基本上改進了電流漏泄、接觸電阻和數(shù)據保留時間。實驗結果示于下表。表I.<table>tableseeoriginaldocumentpage13</column></row><table>如表I所示，在根據本發(fā)明的一個實施方案制造的器件中，最大的被測量漏泄電流從4.3降低到1.5pA,接觸電阻降低約20%，和電荷保留時間增加約10%。作為電荷保留時間改進的結果，還延長了單元電荷刷新操作的間隔時間。參照圖1,才艮據本發(fā)明一個實施方案的方法包括>[吏用防止閾值注入到存儲單元接觸區(qū)166和168中的光刻膠掩模。各種光刻膠掩模設計可用于閾值電壓注入。例如，在一個實施方案中，每個存儲單元接觸區(qū)域分別使用分離的掩蔽區(qū)域?？蛇x擇地，在另一個具體實施方案中，閾值注入掩模圖案300如圖3所示。掩模區(qū)域310覆蓋兩個接觸區(qū)166和168以防止閾值注入這些接觸區(qū)中。如圖3所示，在所述DRAM單元區(qū)域重復許多分離的光刻膠掩模區(qū)域比如310、311、和312。在又一個具體的實施方案中，如圖4中的掩模圖案所示的，光刻膠層410覆蓋大多數(shù)存儲單元區(qū)域，留下未掩蔽的區(qū)域例如420以進行閾值電壓注入。區(qū)域420包括例如晶體管溝道區(qū)。此處在所述單元區(qū)域中重復所述光刻膠中分離的窗，比如420和430,以進行閾值注入?；谒鰧嵤┓桨?，本領域技術人員會知道其它的變化、改變和替代方案。也理解本發(fā)明中所述的例子和實施方案僅僅用于說明性目的，對本發(fā)明的各種改變或變化對于本領域技術人員是知道的，其也包括在本申請的精神和范圍和所附的權利要求的范圍內。權利要求1.一種形成存儲器件的方法，所述方法包括提供包含表面區(qū)域的襯底；在所述襯底之內形成阱結構；在所述阱結構之內形成隔離區(qū)；提供覆蓋在所述阱結構上延伸的所述表面區(qū)域的保護層；沉積覆蓋所述保護層的光刻膠層；通過選擇性地除去一部分光刻膠以暴露覆蓋第一區(qū)域的所述保護層同時保留覆蓋第二區(qū)域的所述光刻膠來圖案化所述光刻膠；使用所述圖案化的光刻膠作為掩模，將用于調節(jié)閾值電壓的雜質注入所述第一區(qū)域；保持所述第二區(qū)域基本上沒有所述用于調節(jié)閾值電壓的雜質；除去所述光刻膠掩模；提供覆蓋所述表面區(qū)域的柵極介電層；在所述柵極介電層上形成柵極疊層，所述柵極疊層包括覆蓋多晶硅層的硅化物層；使用所述柵極疊層作為掩模將雜質注入所述襯底，以形成輕度摻雜的漏極(LDD)結構；在所述柵極疊層的側面上提供間隔物；形成源極區(qū)和漏極區(qū)；在所述源極區(qū)上提供接觸結構，所述接觸結構與所述源極區(qū)之間的結區(qū)基本上在第二區(qū)域之內；和提供電荷儲存電容器，所述電容器通過所述接觸結構與所述源極區(qū)電接觸。2.權利要求l的形成存儲器件的方法，其中形成阱結構包括在所述襯底之內形成P-阱結構。3.權利要求2的形成存儲器件的方法，其中形成阱結構包括在所述襯底之內形成N-阱結構；和在所述N-阱結構之內形成P-阱結構。4.權利要求l的方法，其中將雜質注入所述第一區(qū)域包括注入包含硼的雜質。5.權利要求l的方法，其中形成隔離區(qū)包括形成淺溝槽隔離區(qū)。6.權利要求l的方法，其中形成柵極疊層包括在所述柵極氧化物上沉積多晶硅層；沉積覆蓋所述多晶硅層的金屬層；形成硅化物層；和圖案化所述硅化物層和所述多晶硅層。7.權利要求6的方法，其中形成源極區(qū)和漏極區(qū)包括使用所述圖案化柵極疊層作為掩模，將N-型雜質注入所述襯底。8.權利要求l的方法，其中提供電荷儲存電容器包括提供第一導電層；形成覆蓋所述第一導電層的介電層；形成覆蓋所述介電層的第二導電層；和圖案化所述第二導電層。9.權利要求l的方法，其中所述第一區(qū)域包括多個分離的區(qū)域。10.權利要求1的方法，其中所述第二區(qū)域包括多個分離的區(qū)域。11.一種半導體集成電路裝置，包括包含表面區(qū)域的襯底；在所述襯底之內的阱結構；在所述阱結構之內的第一區(qū)域，所述第一區(qū)域的特征在于用于調節(jié)閾值電壓的雜質；在所述阱結構之內的第二區(qū)域，所述第二區(qū)域基本上沒有用于調節(jié)閾值電壓的雜質；在所述阱結構之內的隔離區(qū)；在所述第一區(qū)域之內的溝道區(qū)；覆蓋所述溝道區(qū)的柵極介電層；覆蓋所述柵極介電層的柵極疊層，所述柵極疊層包括覆蓋多晶硅層的硅化物層；在所述溝道區(qū)側面上的LDD結構；在每個所述柵極疊層側面上的間隔物；源極區(qū)和漏極區(qū)；和所述源極區(qū)上的接觸結構，所述接觸結構與所述源極區(qū)之間的結基本上在所述第二區(qū)域之內。12.權利要求ll的裝置，其中所述阱結構包括在所述襯底之內的P-阱結構。13.權利要求ll的裝置，其中所述阱結構包括在所述襯底之內的N-阱結構；和在所述N-阱結構之內的P-阱結構。14.權利要求ll的裝置，其中用于調節(jié)閾值電壓的雜質包括包含硼的雜質。15.權利要求ll的裝置，其中所述隔離區(qū)包括淺溝槽隔離區(qū)。16.權利要求ll的裝置，其中所述第一區(qū)域包括多個分離的區(qū)域。17.權利要求ll的裝置，其中所述第二區(qū)域包括多個分離的區(qū)域。18.權利要求11的裝置，還包括通過所述導電結構電連接到所述源極區(qū)的電荷儲存電容器，所述電荷儲存電容器包含第一導電層；覆蓋所述笫一導電層的介電層；和覆蓋所述介電層的第二導電層。19.權利要求ll的裝置，其中以0.16jtm或更小的設計尺寸形成所述器件。20.—種DRAM存儲單元器件，包含襯底；形成在所述襯底內的多個隔離區(qū)；形成在所述襯底內的P-阱區(qū)域，所述P-阱區(qū)域的特征在于第一濃度的p-型摻雜劑；在所述P-阱區(qū)域之內的溝道區(qū)，所述溝道區(qū)的特征在于第二濃度的p-型摻雜劑，所述第二濃度高于所述第一濃度；形成在所述P-阱區(qū)域中并與所述溝道區(qū)鄰近的N-型漏極區(qū)；形成在所述P-阱區(qū)域中并與所述溝道區(qū)鄰近的N-型源極區(qū)；與所述源極區(qū)形成接觸的導電結構，所述源極區(qū)的特征在于第一濃度的p-型摻雜劑；和電連接到所述導電結構的電荷儲存電容器。21.權利要求20的DRAM存儲單元器件，其中所述第二濃度的P-型摻雜劑包含用于調節(jié)閾值電壓的雜質。22.權利要求21的DRAM存儲單元器件，其中所述結區(qū)基本上沒有用于閾值注入的雜質。全文摘要一種DRAM單元晶體管器件及其形成方法。所述方法是在注入閾值電壓以前提供覆蓋襯底表面區(qū)域的保護層。所述方法然后包括沉積光刻膠層和圖案化所述光刻膠，所述圖案化所述光刻膠是通過選擇性地除去一部分所述光刻膠以暴露覆蓋第一區(qū)域的所述保護層同時保留覆蓋第二區(qū)域的光刻膠。所述方法包括將用于調節(jié)閾值電壓的雜質注入所述第一區(qū)域，同時所述第二區(qū)域基本上沒有所述用于調節(jié)閾值電壓的雜質。所述方法還包括形成源極區(qū)和漏極區(qū)。所述方法還包括在所述源極區(qū)上提供導電結構。所述導電結構與源極區(qū)之間的結基本上在第二區(qū)域之內。所述方法然后提供通過導電結構與所述源極區(qū)電接觸的存儲電容器。文檔編號H01L21/8242GK101459137SQ20071009455公開日2009年6月17日申請日期2007年12月13日優(yōu)先權日2007年12月13日發(fā)明者崔助鳳申請人:中芯國際集成電路制造(上海)有限公司