專利名稱：改進(jìn)的靜電放電保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種靜電放電保護(hù)電路。
背景技術(shù)：
大多數(shù)靜電放電保護(hù)電路(ESD protection circuit)的設(shè)計方案是使它通過接地管腳放電，這樣可在其他管腳和接地管腳之間方便的添加ESD器件。但是，傳統(tǒng)的ESD器件不能添加到對地為負(fù)電壓的管腳上，因為這樣會在ESD器件中地管腳與該負(fù)電壓管腳之間產(chǎn)生寄生P-N結(jié)。正常工作時，該寄生P-N結(jié)是正偏壓的，從而產(chǎn)生漏電流。而在集成電路(IC)中，通常禁止觸發(fā)寄生的PNP管和大的漏電流來防止電路發(fā)生故障甚至損壞。即使這種大的漏電流可以接受，該管腳的電壓仍然會使二極管正偏，從而此管腳的電壓會被鉗制，不能低于二極管的正向?qū)▔航?通常為0.3V)。所以此管腳的最低輸入則約為-0.3V，不能輸入更低的電壓至芯片，這限制了芯片的應(yīng)用。所以，對接地管腳放電的ESD器件不能應(yīng)用于作為對地電壓為負(fù)的負(fù)電壓輸入管腳上的靜電保護(hù)器件。
相應(yīng)地，可以采用對VDD放電的ESD設(shè)計方案。大多數(shù)對VDD放電的ESD采用PMOS作為主要的放電器件。然而，作為第一級ESD保護(hù)電路，PMOS不如NMOS易被觸發(fā)。NMOS具有寄生的NPN。在靜電放電過程中，漏極與P型襯底(p-sub)之間的P-N結(jié)首先被擊穿。隨后，寄生NPN的基極電位上升，使得P型襯底(p-sub)與NMOS源極間的P-N結(jié)正偏，這樣，就觸發(fā)了寄生的NPN。最后，靜電經(jīng)過該觸發(fā)的寄生NPN而放電。但是，對于PMOS而言，其寄生的雙極型器件是PNP。PNP很難被觸發(fā)，因為在通常CMOS工藝中，同等基區(qū)寬度條件下寄生PNP的電流增益通常低于寄生NPN。
圖1，2，3示出了現(xiàn)有的幾種靜電放電保護(hù)電路。
圖1所示為現(xiàn)有技術(shù)中采用柵驅(qū)動的ESD保護(hù)電路，采用PMOS作為主要的ESD放電器件。該電路包括內(nèi)部電路，電源到地的泄放電路，兩個電阻R1和R2，PMOS管MP，一個電容C，DP是MP的寄生二極管，D1是CMOS集成電路中阱(well)和襯底(substrate)形成的處于電源和地之間的寄生二極管。ESD保護(hù)電路連接在電源VDD和地GND之間；電阻R1一端接電源，一端連接MP的柵極，電阻R2連接于輸入管腳和內(nèi)部電路之間，MP源極接電源VDD，漏極接輸入管腳，電容C一端接MP的柵極，一端接輸入管腳。
PMOS不像NMOS那樣具有寄生的NPN，而是具有寄生的PNP。我們知道，觸發(fā)PMOS中寄生的PNP要比觸發(fā)NMOS中寄生的NPN困難得多。低電流時，NPN的增益比PNP的增益高一個數(shù)量級，觸發(fā)NPN比觸發(fā)PNP容易。雖然采用柵驅(qū)動的結(jié)構(gòu)可以在一定程度上提供觸發(fā)幫助，但是僅僅使用柵驅(qū)動的方法是不夠的，特別是對于負(fù)電壓輸入管腳的情況，因為只有一條對VDD管腳的放電路徑，而沒有對地管腳的放電路徑。
采用柵驅(qū)動和襯底驅(qū)動的方法都可以改進(jìn)MOS ESD保護(hù)電路，兩者相比，圖3所示的襯底驅(qū)動電路比圖1所示的柵驅(qū)動電路更為有效。但通常襯底驅(qū)動電路中需要添加額外的檢測電路，這樣將會增大芯片的尺寸。對一個具有多管腳的芯片來說，芯片的尺寸將會增加很多。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種設(shè)計簡單，芯片面積小的靜電放電保護(hù)電路。
為了解決上述技術(shù)問題，本發(fā)明提供了一種改進(jìn)的靜電放電保護(hù)電路，當(dāng)一靜電電壓在一第一節(jié)點和一第二節(jié)點之間產(chǎn)生時，提供至一第一節(jié)點至第二節(jié)點的靜電放電路徑，包括一PMOS管、一電阻R1和一二級管D，其中所述PMOS管漏極連接至所述第一節(jié)點，其源極連接至所述第二節(jié)點，其柵極通過電阻R1連接至所述第二節(jié)點，所述二級管D正極連接至所述第一節(jié)點，負(fù)極連接至所述第二節(jié)點，其特征在于所述PMOS管其襯底連接至其柵極。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述第二節(jié)點為一高電位VDD電源總線，所述第一節(jié)點為一對地為負(fù)的電壓輸入端。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一電容C，連接至所述PMOS管的柵極和所述第一節(jié)點之間。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一電阻R2，所述第一節(jié)點通過該電阻R2連接至內(nèi)部電路。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點如果所述內(nèi)部電路為MOS管的柵極輸入，還需在MOS管的柵極上并聯(lián)一個到地的反向二極管。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一第三節(jié)點GND，所述第二節(jié)點為為一高電位VDD電源總線，所述第二節(jié)點和第三節(jié)點之間包含一電源VDD到地GND的靜電放電保護(hù)電路，所述內(nèi)部電路連接在所述第二節(jié)點和第三節(jié)點之間。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述PMOS管基于標(biāo)準(zhǔn)CMOS工藝制作。
本發(fā)明提出一種改進(jìn)的靜電放電保護(hù)電路，當(dāng)一靜電電壓在一第一節(jié)點和第二節(jié)點之間產(chǎn)生時，提供一第一節(jié)點至第二節(jié)點的靜電放電路徑，包括一NMOS管、一電阻R1和二級管D，其中所述NMOS管漏極連接至所述第一節(jié)點，其源極連接至所述第二節(jié)點，其柵極通過電阻R1連接至所述第二節(jié)點，所述二級管D正極連接至所述第二節(jié)點，負(fù)極連接至所述第一節(jié)點，其特征在于所述NMOS管其襯底連接至其柵極。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述第二節(jié)點為地GND。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一電容C，連接至所述NMOS管的柵極和所述第一節(jié)點之間。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一電阻R2，所述第一節(jié)點通過該電阻R2連接至內(nèi)部電路，所述第一節(jié)點為電壓輸入端。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點如果所述內(nèi)部電路通過MOS管的柵極輸入，還需在MOS管的柵極上并聯(lián)一個到地的反向二極管。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述電路進(jìn)一步包含一第三節(jié)點電源VDD，所述第二節(jié)點為地GND，所述第三節(jié)點和第二節(jié)點之間包含一電源到地的靜電放電保護(hù)電路，所述內(nèi)部電路連接在所述第二節(jié)點和第三節(jié)點之間。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述第一節(jié)點為一高電位VDD電源總線。
進(jìn)一步地，上述靜電放電保護(hù)電路還可具有以下特點所述NMOS管基于標(biāo)準(zhǔn)CMOS工藝制作。
本發(fā)明提出的ESD保護(hù)電路通過利用寄生器件實現(xiàn)襯底驅(qū)動，首先通過改變連接方式在滿足功能的同時省去了復(fù)雜的檢測電路，其次，通過增大電阻R1的阻值來達(dá)到復(fù)雜工藝N阱的效果，相應(yīng)地，本發(fā)明的NMOS和PMOS就可以采用標(biāo)準(zhǔn)工藝，而不是復(fù)雜的N阱工藝，從而簡化了ESD保護(hù)電路的設(shè)計，同時節(jié)省了芯片的尺寸。


圖1為現(xiàn)有技術(shù)中采用的ESD保護(hù)電路一。
圖2為現(xiàn)有技術(shù)中采用的ESD保護(hù)電路二。
圖3為現(xiàn)有技術(shù)中采用的ESD保護(hù)電路三。
圖4為本發(fā)明實施例一用于負(fù)電壓輸入管腳的ESD保護(hù)電路1示意圖。
圖5為本發(fā)明實施例二用于負(fù)電壓輸入管腳的ESD保護(hù)電路2示意圖。
圖6為本發(fā)明實施例三用于普通電壓輸入管腳的ESD保護(hù)電路3示意圖。
圖7為本發(fā)明實施例四用于普通電壓輸入管腳的ESD保護(hù)電路4示意圖。
圖8為本發(fā)明實施例五用于電源鉗位的ESD保護(hù)電路5示意圖。
圖9為本發(fā)明實施例六用于電源鉗位的ESD保護(hù)電路6示意圖。
圖10為本發(fā)明實施例六所示電路靜電放電過程中的襯底電流曲線示意圖。
具體實施例方式
下面將結(jié)合附圖及實施例對本發(fā)明的技術(shù)方案進(jìn)行更詳細(xì)的說明。
本發(fā)明實施例一和實施二中采用PMOS管作為主要的放電器件，其所示電路可用作負(fù)電壓輸入管腳的ESD保護(hù)電路，但并不限于負(fù)電壓輸入管腳。
實施例一圖3所示襯底驅(qū)動的方案可以進(jìn)行簡化，以與標(biāo)準(zhǔn)CMOS工藝相兼容。如果采用圖4所示的ESD MOS的襯底與柵極相連，就不需要檢測電路。
與柵驅(qū)動結(jié)構(gòu)類似，當(dāng)從VM到VDD的ESD負(fù)脈沖出現(xiàn)時，由于MP寄生的大電容Cgd(MP的柵漏極間電容)的存在，MP的襯底(body)將被耦合低(相對VDD的電壓而言，即比VDD的電壓低，更接近VM的電壓)。同時MP的襯底處產(chǎn)生流出MP襯底的電流。這種襯底偏置電流將流過體電阻，并在其上產(chǎn)生壓降。如果壓降大于觸發(fā)寄生的PNP所需的VBE正偏壓值，寄生PNP就會被觸發(fā)，靜電就會通過PNP的導(dǎo)通而釋放。所以，與相同芯片大小的只有柵驅(qū)動的ESD保護(hù)電路相比，具有襯底驅(qū)動的ESD保護(hù)電路將會有更大的二次擊穿電流It2，并且靜電放電保護(hù)功能更強(qiáng)。對于下文中采用NMOS的其它實施例也是類似的。
圖4所示為本發(fā)明實施例一用作負(fù)輸入電壓管腳的靜電保護(hù)的ESD保護(hù)電路1，包括電阻R1和R2，PMOS管MP和二極管D，還包括一電源VDD到地GND的ESD保護(hù)電路。其中，所述電阻R1一端連接至所述MP的柵極，另一端連接至電源VDD；所述電阻R2一端連接至內(nèi)部電路，另一端與一電壓輸入端VM相連，MP源極接電源VDD，漏極接VM，其柵極與襯底相連；二極管D正極接VM，負(fù)極接電源VDD。
本電路既包含了柵驅(qū)動，也包含了襯底驅(qū)動，該電路中，在任意兩個管腳之間既可能產(chǎn)生ESD的正脈沖，也可能產(chǎn)生ESD負(fù)脈沖，其中從VM到VDD的ESD產(chǎn)生正脈沖時，VM的電壓高于VDD電壓，靜電將通過二極管D釋放(二極管D正偏)；VM和VDD之間產(chǎn)生ESD負(fù)脈沖時，VM的電壓低于VDD電壓，靜電將通過具有柵驅(qū)動和襯底驅(qū)動的MP的擊穿釋放。
從VM到GND產(chǎn)生ESD正脈沖時，靜電將通過正偏的二極管D和VDD與GND之間的ESD保護(hù)電路釋放；產(chǎn)生從VM到GND的ESD負(fù)脈沖時，靜電將通過VDD與GND之間的ESD保護(hù)電路的正偏的寄生體二極管和MP的擊穿釋放。
R2為限制流入內(nèi)部電路電流的二級ESD器件，如果內(nèi)部電路為MOS的柵極輸入，還需在MOS的柵極上并聯(lián)一個到地的反向二極管來防止CDM(Charged Device Model帶電器件模型)測試中的快速ESD脈沖。
與圖3相比，圖4所示電路具有兩大優(yōu)點一方面圖4所示電路去掉了復(fù)雜的檢測電路部分。通過改變MP襯底的連接方式，圖4所示電路利用了寄生的Cgd電容更簡單的實現(xiàn)了觸發(fā)MP襯底電流的效果。更不是如圖3中靠檢測電路來驅(qū)動一個MOS器件導(dǎo)通來實現(xiàn)。對于如ESD情況中幾納秒到幾百納秒的快速脈沖而言，寄生的Cgd會幫助維持MP襯底的電壓接近VM的電壓，對Cgd充電的過程將形成流出襯底的電流。這一電流將有助于提高M(jìn)P的ESD瀉放能力。這一增強(qiáng)特性已為前人證明。此電路另一優(yōu)點是不需要圖3所示的電路所需要的產(chǎn)生n阱的復(fù)雜工藝。N阱的作用主要是增大ESD MOS的襯底電阻。在本發(fā)明采用增大R1的方法將獲得與使用復(fù)雜n阱工藝同樣的效果。上述特點對于其它實施例也是相同的。
實施例二在圖4所示ESD保護(hù)電路1的基礎(chǔ)上，在MP的柵極和VM之間添加了一個電容C，如圖5所示，得到用于負(fù)輸入電壓管腳的ESD保護(hù)電路2。
在ESD保護(hù)電路2中，C的增加一方面與現(xiàn)有技術(shù)(圖1)相同，會增加靜電釋放時MP的漏極和柵極間的耦合電壓；另一方面由于在VDD和VM之間出現(xiàn)一個快速的ESD脈沖電壓時，需先對電容C充電(電容C的初始電壓為零)，一部分充電電流會從MP的N阱中流出，C的增加還會增加從MP的N阱中向外流出的電流，后者能增強(qiáng)MP管的ESD放電能力。
ESD保護(hù)電路2其靜電放電時電路工作情況與ESD保護(hù)電路1相同，只是電容C會進(jìn)一步增強(qiáng)MP的放電能力，具體如下從VM到VDD的ESD產(chǎn)生正脈沖時，VM的電壓高于VDD電壓，靜電將通過二極管D釋放(二極管D正偏)；VM和VDD之間產(chǎn)生ESD負(fù)脈沖時，VM的電壓低于VDD電壓，靜電將通過具有柵驅(qū)動和襯底驅(qū)動的MP的擊穿釋放。
從VM到GND產(chǎn)生ESD正脈沖時，靜電將通過正偏的二極管D和VDD與GND之間的ESD保護(hù)電路釋放；產(chǎn)生從VM到GND的ESD負(fù)脈沖時，靜電將通過VDD與GND之間的ESD保護(hù)電路的正偏的寄生體二極管和MP的擊穿釋放。
本發(fā)明實施例三，實施例四，實施例五，實施例六采用NMOS管作為主要放電器件，用于普通電壓輸入管腳即正電壓輸入管腳的ESD保護(hù)電路。
實施例三圖6所示為本發(fā)明實施例二用于普通輸入電壓管腳的ESD保護(hù)電路3，包括電阻R1和R2，NMOS管MN和二極管D。電阻R1一端連接至MN柵極，另一端接地GND；MN漏極連接至一電壓VI，源極接地GND，其柵極與襯底相連，VI通過所述電阻R2連接至內(nèi)部電路，二極管D正極接地GND，負(fù)極接電壓VI，電源和地之間還接有一個ESD保護(hù)電路。
當(dāng)VI到GND產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN來釋放靜電；當(dāng)產(chǎn)生從VI到GND的ESD負(fù)脈沖時，靜電將通過二極管D的正向?qū)▉磲尫澎o電。當(dāng)VI到VDD產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN和正向?qū)娫吹降谽SD保護(hù)電路中的寄生二極管來釋放靜電；當(dāng)產(chǎn)生從VI到VDD的ESD負(fù)脈沖時，靜電將反向擊穿電源到地ESD保護(hù)電路和正向?qū)ǘO管D的來釋放靜電。
R2為限制流入內(nèi)部電路電流的二級ESD器件，如果內(nèi)部電路為MOS的柵極輸入，還需在MOS的柵極上并聯(lián)一個到地的反向二極管來防止CDM(Charged Device Model帶電器件模型)測試中的快速ESD脈沖。
實施例四在圖6所示ESD保護(hù)電路的基礎(chǔ)上，在MN的柵極和電壓輸入端VI之間添加了一個電容C，如圖7所示，得到用于普通輸入電壓管腳的ESD保護(hù)電路4。
ESD保護(hù)電路4的靜電釋放過程基本和ESD保護(hù)電路3相同，但電容C會有助于增強(qiáng)MN的ESD放電能力。當(dāng)VI到GND產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN來釋放靜電；當(dāng)產(chǎn)生從VI到GND的ESD負(fù)脈沖時，靜電將通過二極管D的正向?qū)▉磲尫澎o電。當(dāng)VI到VDD產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN和正向?qū)娫吹降谽SD保護(hù)電路中的寄生二極管來釋放靜電；當(dāng)產(chǎn)生從VI到VDD的ESD負(fù)脈沖時，靜電將反向擊穿電源到地ESD保護(hù)電路和正向?qū)ǘO管D的來釋放靜電。
實施例五將圖6所示電路中的電阻R2，內(nèi)部電路和電源到地的ESD保護(hù)電路去掉，所述電壓輸入端接電源VDD，如圖8所示，得到本發(fā)明一種用于電源鉗位的ESD保護(hù)電路5。
對于ESD保護(hù)電路5，當(dāng)VDD到GND產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN來釋放靜電；產(chǎn)生從VDD到GND的ESD負(fù)脈沖時，靜電將通過二極管D的正向?qū)▉磲尫澎o電。
實施例六在圖8所示電路的基礎(chǔ)上，在MN的柵極和電源VDD之間添加了一個電容C，如圖9所示，得到本發(fā)明用于電源鉗位的ESD保護(hù)電路6。
VDD到GND產(chǎn)生ESD正脈沖時，靜電將通過反向擊穿MN來釋放靜電；產(chǎn)生從VDD到GND的ESD負(fù)脈沖時，靜電將通過二極管D的正向?qū)▉磲尫澎o電。當(dāng)MN反向擊穿時，電容C將有助于增加注入到MN襯底的電流，此電流將增強(qiáng)MN的ESD瀉放能力。
同采用柵驅(qū)動結(jié)構(gòu)相比，采用襯底驅(qū)動結(jié)構(gòu)能顯著提高ESD的靜電放電能力。實驗與相關(guān)報告表明，當(dāng)柵極電壓過高時，柵驅(qū)動NMOS的靜電放電能力將顯著降低。實驗中，當(dāng)柵極偏壓大于0.3V時二次擊穿電流It2就會降低。對于人體模型(HBM)，ESD耐受電壓大約是1.5KΩ乘It2。但是，對于襯底驅(qū)動的結(jié)構(gòu)，只要襯底偏置電流增加It2就會增加。
對圖9所示電路，如果C＝20pF，R＝30KΩ，則MN的尺寸為L＝1U，W＝20U，M＝20，ESD脈沖寬度為幾百納秒(ns)，器件的擊穿電壓大約為14V。可以獲得如圖10所示的ESD脈沖下的襯底電流響應(yīng)。襯底電流可以驟升至3到5mA。該襯底電流將使It2增大，這樣，靜電放電能力就提高了。對于圖6，圖7，圖8所示電路，其原理類似，都是通過襯底電流的增加提高了靜電放電能力。
圖8，圖9所示電路也可作為圖4，圖5，圖6，圖7中的電源到地的ESD保護(hù)電路，該ESD保護(hù)電路不限于圖8，圖9所示電路，現(xiàn)有技術(shù)中的ESD保護(hù)電路也適用。
本發(fā)明提出的一種利用寄生器件實現(xiàn)襯底驅(qū)動的ESD保護(hù)電路，首先通過改變連接方式在滿足功能的同時省去了復(fù)雜的檢測電路，其次，通過增大電阻R1的阻值來達(dá)到復(fù)雜工藝N阱的效果，相應(yīng)地，本發(fā)明的NMOS和PMOS就可以采用標(biāo)準(zhǔn)工藝，而不是復(fù)雜的N阱工藝，從而簡化了ESD保護(hù)電路的設(shè)計，同時節(jié)省了芯片的尺寸。
當(dāng)然，本發(fā)明還可有其他多種實施例，在不背離本發(fā)明精神及其實質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員當(dāng)可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明所附的權(quán)利要求的保護(hù)范圍。
權(quán)利要求
1.一種改進(jìn)的靜電放電保護(hù)電路，當(dāng)一靜電電壓在一第一節(jié)點和一第二節(jié)點之間產(chǎn)生時，提供至一第一節(jié)點至第二節(jié)點的靜電放電路徑，包括一PMOS管、一電阻R1和一二級管D，其中所述PMOS管漏極連接至所述第一節(jié)點，其源極連接至所述第二節(jié)點，其柵極通過電阻R1連接至所述第二節(jié)點，所述二級管D正極連接至所述第一節(jié)點，負(fù)極連接至所述第二節(jié)點，其特征在于所述PMOS管其襯底連接至其柵極。
2.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于所述第二節(jié)點為一高電位VDD電源總線，所述第一節(jié)點為一對地為負(fù)的電壓輸入端。
3.如權(quán)利要求1或2所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一電容C，連接至所述PMOS管的柵極和所述第一節(jié)點之間。
4.如權(quán)利要求1或2所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一電阻R2，所述第一節(jié)點通過該電阻R2連接至內(nèi)部電路。
5.如權(quán)利要求4所述的靜電放電保護(hù)電路，其特征在于如果所述內(nèi)部電路為MOS管的柵極輸入，還需在MOS管的柵極上并聯(lián)一個到地的反向二極管。
6.如權(quán)利要求4所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一第三節(jié)點GND，所述第二節(jié)點為為一高電位VDD電源總線，所述第二節(jié)點和第三節(jié)點之間包含一電源VDD到地GND的靜電放電保護(hù)電路，所述內(nèi)部電路連接在所述第二節(jié)點和第三節(jié)點之間。
7.如權(quán)利要求1所述的靜電放電保護(hù)電路，其特征在于所述PMOS管基于標(biāo)準(zhǔn)CMOS工藝制作。
8.一種改進(jìn)的靜電放電保護(hù)電路，當(dāng)一靜電電壓在一第一節(jié)點和第二節(jié)點之間產(chǎn)生時，提供一第一節(jié)點至第二節(jié)點的靜電放電路徑，包括一NMOS管、一電阻R1和二級管D，其中所述NMOS管漏極連接至所述第一節(jié)點，其源極連接至所述第二節(jié)點，其柵極通過電阻R1連接至所述第二節(jié)點，所述二級管D正極連接至所述第二節(jié)點，負(fù)極連接至所述第一節(jié)點，其特征在于所述NMOS管其襯底連接至其柵極。
9.如權(quán)利要求8所述的靜電放電保護(hù)電路，其特征在于所述第二節(jié)點為地GND。
10.如權(quán)利要求8或9所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一電容C，連接至所述NMOS管的柵極和所述第一節(jié)點之間。
11.如權(quán)利要求8或9所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一電阻R2，所述第一節(jié)點通過該電阻R2連接至內(nèi)部電路，所述第一節(jié)點為電壓輸入端。
12.如權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于如果所述內(nèi)部電路通過MOS管的柵極輸入，還需在MOS管的柵極上并聯(lián)一個到地的反向二極管。
13.如權(quán)利要求11所述的靜電放電保護(hù)電路，其特征在于所述電路進(jìn)一步包含一第三節(jié)點電源VDD，所述第二節(jié)點為地GND，所述第三節(jié)點和第二節(jié)點之間包含一電源到地的靜電放電保護(hù)電路，所述內(nèi)部電路連接在所述第二節(jié)點和第三節(jié)點之間。
14.如權(quán)利要求8或9所述的靜電放電保護(hù)電路，其特征在于所述第一節(jié)點為一高電位VDD電源總線。
15.如權(quán)利要求8所述的靜電放電保護(hù)電路，其特征在于所述NMOS管基于標(biāo)準(zhǔn)CMOS工藝制作。
全文摘要
本發(fā)明提供了一種改進(jìn)的靜電放電保護(hù)電路，當(dāng)一靜電電壓在一第一節(jié)點和一第二節(jié)點之間產(chǎn)生時，提供至一第一節(jié)點至第二節(jié)點的靜電放電路徑，包括一PMOS管、一電阻R1和一二極管D，其中所述PMOS管漏極連接至所述第一節(jié)點，其源極連接至所述第二節(jié)點，其柵極通過電阻R1連接至所述第二節(jié)點，所述二極管D正極連接至所述第一節(jié)點，負(fù)極連接至所述第二節(jié)點，所述PMOS管其襯底連接至其柵極；所述PMOS也可使用NMOS管代替，此時電路中所述二極管D正極連接至所述第二節(jié)點，負(fù)極連接至所述第一節(jié)點，所述NMOS管其襯底連接至其柵極。本發(fā)明所述電路相對現(xiàn)有技術(shù)，省去了復(fù)雜的檢測電路，本發(fā)明的NMOS和PMOS可以采用標(biāo)準(zhǔn)工藝，而不是復(fù)雜的N阱工藝。
文檔編號H01L23/60GK101039027SQ20071009905
公開日2007年9月19日 申請日期2007年5月10日 優(yōu)先權(quán)日2007年5月10日
發(fā)明者王釗, 尹航 申請人:北京中星微電子有限公司