專利名稱：：半導(dǎo)體單元陣列以及靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)器裝置，特別涉及一種靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)單元陣列結(jié)構(gòu)。技術(shù)背景靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)長(zhǎng)久以來(lái)由于其操作簡(jiǎn)單、存取速度快，以及低消耗功率等特性，而成為存儲(chǔ)器的主要產(chǎn)品。SRAM的簡(jiǎn)單操作是來(lái)自于雙穩(wěn)定單元，即只要提供適當(dāng)?shù)碾妷海琒RAM可無(wú)限期地保持其狀態(tài)，而不像動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM:i—般會(huì)被更新。已知的傳統(tǒng)SRAM單元結(jié)構(gòu)具有六晶體管(6T)，其中六晶體管被建構(gòu)為具有一對(duì)通柵晶體管以及兩個(gè)交叉耦接的反相器。"交叉耦接"在此指的是反相器的輸出端耦接至另一反相器的輸入端，因此形成具有雙穩(wěn)定狀態(tài)的閂鎖電路。每個(gè)反相器由下拉NMOS晶體管與上拉PMOS晶體管所組成。傳統(tǒng)設(shè)計(jì)中，上拉晶體管的源極與基極耦接至正電壓源，或稱Vdd。而下拉晶體管的源極與基極，如同通柵晶體管的基極耦接至地線，或稱Vss。反相器的輸出端如同兩個(gè)存儲(chǔ)的節(jié)點(diǎn)，當(dāng)其中一個(gè)被拉低，另一個(gè)則被拉高。一組互補(bǔ)的位線分別通過(guò)一對(duì)通柵晶體管耦接到一對(duì)存儲(chǔ)節(jié)點(diǎn)。通柵晶體管的柵極通常耦接至字線。當(dāng)字線電壓切換至Vdd時(shí)，通柵晶體管會(huì)導(dǎo)通，因此存儲(chǔ)節(jié)點(diǎn)轉(zhuǎn)換為可被位線組存取的。當(dāng)字線電壓切換至V^時(shí)，通柵晶體管不會(huì)導(dǎo)通，因此縱使有一些漏電發(fā)生，存儲(chǔ)節(jié)點(diǎn)大體上與位線絕緣。但只要Vdd維持在一定程度的電平，存儲(chǔ)節(jié)點(diǎn)的狀態(tài)可以無(wú)限期地維持。伴隨著MOSFET的尺寸大幅縮小至深次微米范圍，許多因素開始嚴(yán)重地影響存儲(chǔ)器晶片的性能。首先低于l.OV的系統(tǒng)電壓會(huì)太接近晶體管的臨界電壓(Vt)。另一個(gè)因素為隨機(jī)摻雜物與裝置大小的波動(dòng)。這些因素特別影響會(huì)造成SRAM合格率下降的靜態(tài)噪聲容限(staticnoisemargin,SNM)。較小的裝置大小與較低的功率消耗需要降低系統(tǒng)電壓。但SRAM的存取速度、穩(wěn)定度、以及可靠度需要一個(gè)適當(dāng)?shù)碾妷骸Ｋ鼈兪腔ハ嗝艿哪繕?biāo)，并限制了傳統(tǒng)SRAM的效能。因此，需要一種改良的設(shè)計(jì)通過(guò)變化上拉晶體管的電壓提供以達(dá)到大體讀/寫的噪聲容限。通過(guò)不耦接源極與基極，可以更容易轉(zhuǎn)變提供到源極的壓
發(fā)明內(nèi)容根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體晶體管陣列，具有多個(gè)相同的晶體管，其中晶體管的源極耦接至第一電壓供應(yīng)源，而晶體管的基極耦接至不同于第一電壓供應(yīng)源的第二電壓供應(yīng)源，因此可分別提供給源極與基極不同的電壓。本發(fā)明旨在提供一種半導(dǎo)體晶體管陣列，在所述半導(dǎo)體晶體管陣列的第一行具有多個(gè)相同的晶體管，所述半導(dǎo)體晶體管陣列包括第一晶體管，位于所述半導(dǎo)體晶體管陣列的所述第一行，所述第一晶體管具有第一源極與第一基極；以及第二晶體管，位于所述半導(dǎo)體晶體管陣列的所述第一行，所述第二晶體管具有第二源極與第二基極，其中所述第一與第二源極耦接至第一電壓供應(yīng)線，且所述第一與第二基極耦接至第二電壓供應(yīng)線，所述第二電壓供應(yīng)線與所述第一電壓供應(yīng)線不同。根據(jù)本發(fā)明的半導(dǎo)體晶體管陣列，還包括第三晶體管，位于所述半導(dǎo)體晶體管陣列的第二行，所述第三晶體管具有第三源極與第三基極，其中所述第三源極耦接至第三電壓供應(yīng)線，所述第三電壓供應(yīng)線與所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線不同，并且所述第三基極耦接至所述第二電壓供應(yīng)線。根據(jù)本發(fā)明的半導(dǎo)體晶體管陣列，其中所述第一電壓供應(yīng)線、所述第二電壓供應(yīng)線以及所述第三電壓供應(yīng)線分別耦接至不同的電壓源。根據(jù)本發(fā)明的半導(dǎo)體晶體管陣列，其中所述第一晶體管與所述第二晶體管形成于第一N阱區(qū)，所述第一N阱區(qū)耦接至所述第二電壓供應(yīng)線，并且所述第三晶體管形成于第二N阱區(qū)，所述第二N阱區(qū)也耦接至所述第二電壓供應(yīng)線，其中所述第一N阱區(qū)與所述第二N阱區(qū)為分離的。本發(fā)明旨在提供一種半導(dǎo)體單元陣列，具有多個(gè)相同的單元，所述半導(dǎo)體單元陣列包括第一單元，具有第一晶體管，所述第一晶體管具有第一源極與第一基極；以及第二單元，具有第二晶體管，所述第二晶體管具有第二源極與第二基極，其中所述第一源極耦接至第一電壓供應(yīng)線，所述第二源極耦接至第二電壓供應(yīng)線，所述第二電壓供應(yīng)線與所述第一電壓供應(yīng)線不同并大體平行，并且所述第一基極與所述第二基極耦接至第三電壓供應(yīng)線，所述第三電壓供應(yīng)線與所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線不同，并且其中不同的單元陣列操作過(guò)程中，會(huì)提供不同的電壓給所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線。根據(jù)本發(fā)明的半導(dǎo)體單元陣列，其中所述第一晶體管形成于第一N阱區(qū)，所述第二晶體管形成于第二N阱區(qū)，并且所述第二N阱區(qū)與所述第一N阱區(qū)分離，所述第一N阱區(qū)與所述第二N阱區(qū)都耦接至所述第三電壓供應(yīng)線。根據(jù)本發(fā)明的半導(dǎo)體單元陣列，還包括一個(gè)或多個(gè)位線導(dǎo)體，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線大體與所述位線導(dǎo)體平行。根據(jù)本發(fā)明的半導(dǎo)體單元陣列，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線形成于第一金屬層，并且所述第三電壓供應(yīng)線形成于第二金屬層，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線大體與所述第三電壓供應(yīng)線垂直。根據(jù)本發(fā)明的半導(dǎo)體單元陣列，其中當(dāng)讀取所述第一單元時(shí)，所述第一電壓供應(yīng)線的電壓級(jí)高于所述第三電壓供應(yīng)線的電壓級(jí)，當(dāng)寫入所述第一單元時(shí)，所述第一電壓供應(yīng)線的電壓級(jí)低于所述第三電壓供應(yīng)線的電壓級(jí)。本發(fā)明旨在提供一種靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，包括第一連續(xù)N阱區(qū)行，用以作為位于所述靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列的一第一行中的多個(gè)上拉晶體管的基極；第一電壓供應(yīng)線，耦接至一個(gè)或多個(gè)所述上拉晶體管的源極；以及第二電壓供應(yīng)線，耦接至所述第一連續(xù)N阱區(qū)行，所述第二電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行垂直，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線電性分離，并且其中所述第一電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行平行。根據(jù)本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中所述第一電壓供應(yīng)線與第二電壓供應(yīng)線分別位于不同的金屬層，并且所述第一電壓供應(yīng)線大體與所述第二電壓供應(yīng)線垂直。根據(jù)本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中在讀取周期中，所述第一電壓供應(yīng)線的電壓級(jí)高于所述第二電壓供應(yīng)線的電壓級(jí)，在寫入周期中，所述第一電壓供應(yīng)線的電壓級(jí)低于所述第二電壓供應(yīng)線的電壓級(jí)。根據(jù)本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，還包括第二連續(xù)N阱區(qū)行，耦接到所述第二電壓供應(yīng)線，所述第二連續(xù)N阱區(qū)行用以作為位于所述靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列之一第二行中的多個(gè)第二上拉晶體管的基極；第三電壓供應(yīng)源，耦接至一個(gè)或多個(gè)所述第二上拉晶體管的源極，其中所述第一連續(xù)N阱區(qū)行與所述第二連續(xù)N阱區(qū)行大體互相平行，并且位于兩連續(xù)P型行的側(cè)邊，并且所述第三電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行以及所述第二連續(xù)N阱區(qū)行平行。根據(jù)本發(fā)明的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中所述第一電壓供應(yīng)線與所述第三電壓供應(yīng)線分別耦接至不同的電壓源。圖1顯示傳統(tǒng)六晶體管SRAM單元。圖2根據(jù)本發(fā)明的一個(gè)實(shí)施例顯示SRAM單元陣列的電路圖。圖3顯示PMOS上拉晶體管的橫切面圖。圖4顯示電源導(dǎo)體布局安排的單元陣列布局圖。圖5顯示具有電性分離電壓源的存儲(chǔ)陣列。其中，附圖標(biāo)記說(shuō)明如下20、400SRAM單元陣列；100、200、210、220、230SRAM單元；110、111、112、113、120、121、122、123PMOS上拉晶體管；115、125NMOS下拉晶體管；130、135NMOS通柵晶體管；140、145字線；150、155、160、165位線；310、410N阱區(qū);320P型基底；330P+區(qū)域；340N+區(qū)域；420、425P阱區(qū)；430、435字線導(dǎo)體；440N阱區(qū)導(dǎo)體；450、455Vss導(dǎo)體；460、465位線導(dǎo)體；470Vee導(dǎo)體；500存儲(chǔ)陣列；502、504、512、514存儲(chǔ)單元;520Vdd電壓線；525單一電壓源；530、540Vcc電壓線；535、545多層電壓源；ASRAM單位單元行孔距；C、D節(jié)點(diǎn)；E第一SRAM單位單元列孔距；F第二SRAM單位單元列孔距；Vcc、Vccl、Vcc2、Vdd、Vss電壓源。具體實(shí)施方式為使本發(fā)明的制造、操作方法、目標(biāo)和優(yōu)點(diǎn)能更明顯易懂，下文特舉幾個(gè)較佳實(shí)施例，并配合附圖，作詳細(xì)說(shuō)明如下實(shí)施例圖1顯示傳統(tǒng)6晶體管(6T)的SRAM單元100。PMOS上拉晶體管110與NMOS下拉晶體管115再正電壓源Vdd與接地電壓V^之間耦接形成第一反相器。第二反相器如同第一反相器一樣由另一個(gè)PMOS晶體管120與NMOS晶體管125耦接形成。接著兩個(gè)反相器交叉耦接，即第一反相器的輸出端耦接至第二反相器的輸入端，第一反相器的輸入端耦接至第二反相器的輸出端，由此形成一個(gè)具有雙穩(wěn)定狀態(tài)的鎖存器用以作為存儲(chǔ)器元件。節(jié)點(diǎn)C與D為兩存儲(chǔ)節(jié)點(diǎn)。參考圖l，當(dāng)節(jié)點(diǎn)C具有高電壓時(shí)，PMOS上拉晶體管120不會(huì)導(dǎo)通，而NMOS下拉晶體管125會(huì)導(dǎo)通，因此將節(jié)點(diǎn)D的電壓拉到Vss。當(dāng)節(jié)點(diǎn)D具有低電壓，NMOS下拉晶體管115不會(huì)導(dǎo)通，而PMOS上拉晶體管110會(huì)導(dǎo)通，因此將節(jié)點(diǎn)C的電壓拉高到Vdd。于是此鎖存器為正回饋電路，且最終會(huì)到達(dá)穩(wěn)定狀態(tài)，其中節(jié)點(diǎn)C的電壓為Vdd，節(jié)點(diǎn)D的電壓為V^由于節(jié)點(diǎn)C與D的電路互為鏡像，另一個(gè)節(jié)點(diǎn)C的電壓為Vss，節(jié)點(diǎn)D的電壓為Vdd的狀態(tài)也是穩(wěn)定狀態(tài)。只要保持Vdd與V^的電壓，此雙穩(wěn)定狀態(tài)可被無(wú)限期地保留兩通柵NMOS晶體管130與135分別為存儲(chǔ)節(jié)點(diǎn)C與節(jié)點(diǎn)D的通柵。NMOS通柵晶體管130與135的柵極通常耦接至字線140，通過(guò)分別切換字線140的電壓至Vdd.或V^來(lái)控制是否導(dǎo)通NMOS通柵晶體管130與135。當(dāng)NMOS通柵晶體管130與135導(dǎo)通時(shí)，存儲(chǔ)節(jié)點(diǎn)C與D的電壓可被一對(duì)位線組150與155讀入，或位線組150與155上的互補(bǔ)驅(qū)動(dòng)電壓可被寫入存儲(chǔ)節(jié)點(diǎn)，即位線150的電壓覆寫節(jié)點(diǎn)C的電壓，位線155的電壓覆寫節(jié)點(diǎn)D的電壓。當(dāng)此單元未被選擇時(shí)，位線150與155都被保持在Vdd。圖2顯示包含四個(gè)SRAM單元200、210、220以及230的SRAM單元陣列20，其中在每個(gè)單元中除了電源耦接根據(jù)本發(fā)明的一個(gè)實(shí)施例修改，其余每個(gè)單元內(nèi)晶體管耦接方式都與圖1所示的傳統(tǒng)6TSRAM單元相同。位于SRAM單元陣列20第一行的SRAM單元200與220中的PMOS上拉晶體管IIO、120、112與122的源極耦接至正電壓源Veel，其與Vdd電性分離。而PMOS上拉晶體管110、120、112與122的基極維持耦接至Vdd。位于SRAM單元陣列20第二行的SRAM單元210與230中的PMOS上拉晶體管111、121、U3與123的源極耦接至正電壓源Vee2，其與Vdd電性分離。而PMOS上拉晶體管lll、121、113與123的基極維持耦接至Vdd。圖3顯示PMOS上拉晶體管110的橫切面圖，其與PMOS上拉晶體管120相同。在本發(fā)明的一個(gè)實(shí)施例中，PMOS上拉晶體管110形成于N阱區(qū)310的內(nèi)部，而N阱區(qū)310存在于P型基底320中。P+區(qū)域330形成裝置的源極與漏極。其中一個(gè)P+區(qū)域330耦接至Veel.，并形成源極。N阱區(qū)310的接觸區(qū)由N+區(qū)域340所形成。N阱區(qū)310為PMOS上拉晶體管110的基極，并耦接至Vdd，其中Vdd與V^電性分離。根據(jù)本發(fā)明的一個(gè)實(shí)施例，Vdd保持在常數(shù)正電壓，而V^可隨讀、寫以及未被選擇(未被定址)等操作而動(dòng)態(tài)改變。將Veel與Vdd電性分離是為了提供SRAM單元200更寬的讀/寫噪聲容限。以下表一與表二總結(jié)根據(jù)本發(fā)明的SRAM操作條件。<table>tableseeoriginaldocumentpage11</column></row><table>表l:SRAM讀取周期操作條件<table>tableseeoriginaldocumentpage11</column></row><table>表2:SRAM寫入周期操作條件在此"區(qū)塊"一詞指的是最小的單元陣列單位，其中所有一列中的單元耦接至單一字線并且所有一行中的單元耦接至單一位線組。通常任何相當(dāng)大的SRAM(大于數(shù)十萬(wàn)位)會(huì)劃分成多個(gè)區(qū)塊，以獲得較快的速度以及較低的功率消耗。在一些較大尺寸的SRAM(例如，大于一百萬(wàn)位)，存儲(chǔ)器可先劃分成多個(gè)彼此互相獨(dú)立的部分，每個(gè)部分中具有多個(gè)區(qū)塊。在兩個(gè)情況中，某個(gè)地址僅會(huì)選擇在整個(gè)存儲(chǔ)器中的一個(gè)區(qū)塊或在存儲(chǔ)器的一個(gè)部分中的一個(gè)區(qū)塊。在被選擇的區(qū)塊中，僅會(huì)有字線與每個(gè)位的位線(通常一個(gè)區(qū)塊會(huì)有九條位線)為主動(dòng)的。單元僅在其字線與位線組都被選擇時(shí)才會(huì)是主動(dòng)的，因此僅有位于主動(dòng)的字線與位線交叉點(diǎn)上的單元為被選擇的單元。其它在主動(dòng)字線上的單元不會(huì)被選擇，且其他在主動(dòng)位線組上的單元也不會(huì)被選擇。請(qǐng)參考表1與表2，電壓Vb，Vz，Vy與Va.可依據(jù)經(jīng)驗(yàn)設(shè)為Vdd的3%30%。附加上電壓值(約30%)的原因是(l)給予源極與基極不同的電壓可大體地偏壓回晶體管，且太大的偏壓會(huì)造成晶體管的臨界電壓下降，以致于晶體管會(huì)一直在導(dǎo)通的狀態(tài)，這會(huì)造成SRAM單元故障。(2)現(xiàn)今薄膜柵極氧化物無(wú)法承受非常高的電壓。但附加的確切電壓大小會(huì)根據(jù)實(shí)際的制作技術(shù)與設(shè)計(jì)考慮。請(qǐng)參考表l(讀取周期操作條件)，以及圖2，并假設(shè)在讀取前節(jié)點(diǎn)C為高電壓(Vdd)，節(jié)點(diǎn)D為低電壓(VJ，單元200為被選擇的單元，其Veel=Vdd+Vz，因此節(jié)點(diǎn)C的電壓會(huì)被拉高，高于Vdd。此較高的節(jié)點(diǎn)C電壓會(huì)進(jìn)一步導(dǎo)通下拉晶體管，即提供更多的源-漏電流，因此會(huì)強(qiáng)迫拉低位線155的電壓。為了讀取存儲(chǔ)單元的狀態(tài)，感測(cè)放大器(未顯示于圖中)耦接至位線組150與155，并感測(cè)它們之間的電壓差。電壓差越大，感測(cè)或讀取的容限越大。強(qiáng)而有力地拉低位線155可因此使感測(cè)放大器更早開始感測(cè)，而幫助讀取速度。請(qǐng)參考表1，未被選擇的單元的V^/Vee2保持在Vdd或減少至Vdd-Vy。減少V^/Vee2可幫助降低存儲(chǔ)單元的功率消耗。請(qǐng)參考表2(寫入周期操作條件)，以及圖2，Vd/Vw減少至Vdd-Va以允許寫入更容易。寫入的操作大體上為位線驅(qū)動(dòng)器(未顯示于圖中)中的下拉晶體管與存儲(chǔ)單元200中的上拉晶體管IIO與120之間的抗衡，因此較弱的上拉晶體管可使寫入更容易。另一方面，若被選擇的單元其位線的驅(qū)動(dòng)電壓(V—Bit-line)與通過(guò)位線電壓的字線電壓(V—Word-line)拉高至Vdd+Vb，下拉位線電平的能力變得更為有效，因此可以加快寫入的速度。在同一被選擇的區(qū)塊中，未被選擇的單元的V^/Vcc2會(huì)被拉得更高(Vdd+Vz)以避免未被選擇的單元被擾亂。在未被選擇的區(qū)塊中，V^/V^可保持在Vdd或降低到Vdd-Vy。降低V^A^2可幫助減少存儲(chǔ)單元的功率消耗。如上述的改變V^/Vee2可改善噪聲容限以及讀/寫的操作速度，但若V^/Vee2與一個(gè)減低電壓擺蕩速度的大電容耦接時(shí)，V^/Vee2的改變并不實(shí)用于現(xiàn)今高密度與高速的SRAM中。因此本發(fā)明的精神如同圖2所示，在于將耦接于源極以及上拉晶體管110與120基極的電源電性分離，因此V^/Vce2只會(huì)看到源極電容，而不是如同圖1中所示的傳統(tǒng)單元陣列結(jié)構(gòu)會(huì)看到源極與基極的電容。圖4為一個(gè)將耦接于源極與基極的電源電性分離的單元陣列400布局圖。圖中兩個(gè)SRAM單位單元分別沿著行的方向相鄰并排，標(biāo)號(hào)A為SRAM單位單元行孔距，標(biāo)號(hào)E為第一SRAM單位單元列孔距，標(biāo)號(hào)F為第二SRAM單位單元列孔距，且此單元陣列可形成靜態(tài)隨機(jī)存取存儲(chǔ)器的核心。PMOS上拉晶體管形成于中間部分的N阱區(qū)410內(nèi)，NMOS通柵晶體管與下拉晶體管形成于兩個(gè)P阱區(qū)420與425中，其中P阱區(qū)420與425分別位在N阱區(qū)410的兩側(cè)。字線導(dǎo)體430與435呈水平分布，且可由金屬或多晶硅所組成。提供電壓Vdd給兩個(gè)單元的N阱區(qū)導(dǎo)體440也是呈水平分布，并且可由金屬層所組成。大體水平的字線導(dǎo)體430與435以及N阱區(qū)導(dǎo)體440可通過(guò)層金屬層形成。V^導(dǎo)體450與455，位線導(dǎo)體460與465，以及PMOS源/漏極Vee導(dǎo)體470大體為垂直排列，它們可通過(guò)不同于N阱區(qū)導(dǎo)體440的金屬層形成，因此它們彼此之間不會(huì)互相干擾，即Vw與l可具有不同的電壓源提供。單元陣列400還可鏡像產(chǎn)生與N阱區(qū)410平行的第二N阱區(qū)(未顯示于圖中)，以及位于第二N阱區(qū)兩側(cè)的兩P阱區(qū)(未顯示于圖中)，其中第二N阱區(qū)與N阱區(qū)410電性分離，并且第二N阱區(qū)耦接至N阱區(qū)導(dǎo)體440，形成兩個(gè)位于單元陣列400第二行SRAM單位單元。圖5顯示分開提供電壓源的存儲(chǔ)陣列500。存儲(chǔ)陣列500建立于先前討論中所提及的提供不同的電壓源以提升存儲(chǔ)器讀或?qū)懙男艿募夹g(shù)上。除此之外，電性分離的PMOS源極與N阱區(qū)基極會(huì)因?yàn)榻档碗娙荻斐蒔MOS源極電壓更容易擺蕩。參考圖5，在同一存儲(chǔ)器區(qū)塊中的四個(gè)存儲(chǔ)單元502、512、504、514具有電性分離的電壓源V^與Vdd，其中V^為PMOS源極電壓源，Vdd為PMOSN阱區(qū)基極電壓源。當(dāng)源極電壓V^因不同的操作改變時(shí)，N阱區(qū)基極電壓Vdd.不會(huì)由于不同的操作而改變。因此Vdd電壓線520耦接至單一電壓源525，Vee電壓線530與540分別耦接到多層電壓源535與545。多層電壓源535與545為電性分離的，因此個(gè)別的V^線可具有不同的電壓，例如當(dāng)讀或?qū)懙牟僮髦话l(fā)生在某些行上的單元時(shí)，剩余存儲(chǔ)器區(qū)塊中的行為不活動(dòng)的，于是它們的Vee線不會(huì)擺蕩。僅擺蕩單一Vee線可更進(jìn)一步降低電容。因此存儲(chǔ)器區(qū)塊指的是一小塊存儲(chǔ)陣列，其中所有的列與行關(guān)系于列地址解碼器與行地址解碼器。例如一個(gè)具有256列與16行的區(qū)塊中，所有的列共用相同的8-到-256二元解碼器，所有的行共用相同的4-至l」-16二元解碼器。本發(fā)明公開的實(shí)施例是做出本發(fā)明的不同特征的實(shí)例，實(shí)施例中的所舉的特定元件與方法為幫助闡明本發(fā)明的內(nèi)容，并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的權(quán)利要求所界定者為準(zhǔn)。權(quán)利要求1.一種半導(dǎo)體晶體管陣列，在所述半導(dǎo)體晶體管陣列的第一行具有多個(gè)相同的晶體管，所述半導(dǎo)體晶體管陣列包括第一晶體管，位于所述半導(dǎo)體晶體管陣列的所述第一行，所述第一晶體管具有第一源極與第一基極；以及第二晶體管，位于所述半導(dǎo)體晶體管陣列的所述第一行，所述第二晶體管具有第二源極與第二基極，其中所述第一與第二源極耦接至第一電壓供應(yīng)線，且所述第一與第二基極耦接至第二電壓供應(yīng)線，所述第二電壓供應(yīng)線與所述第一電壓供應(yīng)線不同。2.如權(quán)利要求1所述的半導(dǎo)體晶體管陣列，還包括第三晶體管，位于所述半導(dǎo)體晶體管陣列的第二行，所述第三晶體管具有第三源極與第三基極，其中所述第三源極耦接至第三電壓供應(yīng)線，所述第三電壓供應(yīng)線與所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線不同，并且所述第三基極耦接至所述第二電壓供應(yīng)線。3.如權(quán)利要求2所述的半導(dǎo)體晶體管陣列，其中所述第一電壓供應(yīng)線、所述第二電壓供應(yīng)線以及所述第三電壓供應(yīng)線分別耦接至不同的電壓源。4.如權(quán)利要求2所述的半導(dǎo)體晶體管陣列，其中所述第一晶體管與所述第二晶體管形成于第一N阱區(qū)，所述第一N阱區(qū)耦接至所述第二電壓供應(yīng)線，并且所述第三晶體管形成于第二N阱區(qū)，所述第二N阱區(qū)也耦接至所述第二電壓供應(yīng)線，其中所述第一N阱區(qū)與所述第二N阱區(qū)為分離的。5.—種半導(dǎo)體單元陣列，具有多個(gè)相同的單元，所述半導(dǎo)體單元陣列包括第一單元，具有第一晶體管，所述第一晶體管具有第一源極與第一基極；以及第二單元，具有第二晶體管，所述第二晶體管具有第二源極與第二基極，其中所述第一源極耦接至第一電壓供應(yīng)線，所述第二源極耦接至第二電壓供應(yīng)線，所述第二電壓供應(yīng)線與所述第一電壓供應(yīng)線不同并大體平行，并且所述第一基極與所述第二基極耦接至第三電壓供應(yīng)線，所述第三電壓供應(yīng)線與所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線不同，并且其中不同的單元陣列操作過(guò)程中，會(huì)提供不同的電壓給所述第一電壓供應(yīng)線以及所述第二電壓供應(yīng)線。6.如權(quán)利要求5所述的半導(dǎo)體單元陣列，其中所述第一晶體管形成于第一N阱區(qū)，所述第二晶體管形成于第二N阱區(qū)，并且所述第二N阱區(qū)與所述第一N阱區(qū)分離，所述第一N阱區(qū)與所述第二N阱區(qū)都耦接至所述第三電壓供應(yīng)線。7.如權(quán)利要求5所述的半導(dǎo)體單元陣列，還包括一個(gè)或多個(gè)位線導(dǎo)體，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線大體與所述位線導(dǎo)體平行。8.如權(quán)利要求5所述的半導(dǎo)體單元陣列，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線形成于第一金屬層，并且所述第三電壓供應(yīng)線形成于第二金屬層，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線大體與所述第三電壓供應(yīng)線垂直。9.如權(quán)利要求5所述的半導(dǎo)體單元陣列，其中當(dāng)讀取所述第一單元時(shí)，所述第一電壓供應(yīng)線的電壓級(jí)高于所述第三電壓供應(yīng)線的電壓級(jí)，當(dāng)寫入所述第一單元時(shí)，所述第一電壓供應(yīng)線的電壓級(jí)低于所述第三電壓供應(yīng)線的電壓級(jí)。10.—種靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，包括第一連續(xù)N阱區(qū)行，用以作為位于所述靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列的一第一行中的多個(gè)上拉晶體管的基極；第一電壓供應(yīng)線，耦接至一個(gè)或多個(gè)所述上拉晶體管的源極；以及第二電壓供應(yīng)線，耦接至所述第一連續(xù)N阱區(qū)行，所述第二電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行垂直，其中所述第一電壓供應(yīng)線與所述第二電壓供應(yīng)線電性分離，并且其中所述第一電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行平行。11.如權(quán)利要求IO所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中所述第一電壓供應(yīng)線與第二電壓供應(yīng)線分別位于不同的金屬層，并且所述第一電壓供應(yīng)線大體與所述第二電壓供應(yīng)線垂直。12.如權(quán)利要求IO所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中在讀取周期中，所述第一電壓供應(yīng)線的電壓級(jí)高于所述第二電壓供應(yīng)線的電壓級(jí)，在寫入周期中，所述第一電壓供應(yīng)線的電壓級(jí)低于所述第二電壓供應(yīng)線的電壓級(jí)。13.如權(quán)利要求IO所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，還包括第二連續(xù)N阱區(qū)行，耦接到所述第二電壓供應(yīng)線，所述第二連續(xù)N阱區(qū)行用以作為位于所述靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列之一第二行中的多個(gè)第二上拉晶體管的基極；第三電壓供應(yīng)源，耦接至一個(gè)或多個(gè)所述第二上拉晶體管的源極，其中所述第一連續(xù)N阱區(qū)行與所述第二連續(xù)N阱區(qū)行大體互相平行，并且位于兩連續(xù)P型行的側(cè)邊，并且所述第三電壓供應(yīng)線大體與所述第一連續(xù)N阱區(qū)行以及所述第二連續(xù)N阱區(qū)行平行。14.如權(quán)利要求13所述的靜態(tài)隨機(jī)存取存儲(chǔ)單元陣列，其中所述第一電壓供應(yīng)線與所述第三電壓供應(yīng)線分別耦接至不同的電壓源。全文摘要一種半導(dǎo)體晶體管陣列，具有多個(gè)相同的晶體管，其中晶體管的源極耦接至第一電壓供應(yīng)源，而晶體管的基極耦接至不同于第一電壓供應(yīng)源的第二電壓供應(yīng)源，因此可分別提供給源極與基極不同的電壓。文檔編號(hào)H01L23/52GK101118785SQ200710100969公開日2008年2月6日申請(qǐng)日期2007年4月28日優(yōu)先權(quán)日2006年8月2日發(fā)明者廖忠志申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司