專利名稱：功率半導體元件的制作方法
技術領域：
本發(fā)明涉及用于大功率控制的功率半導體元件，特別涉及具有超級結(super junction)結構的功率半導體元件，例如縱式功率MOSFET、SBD和MPS二極管、SIT、JFET、IGBT等。
背景技術：
功率半導體元件之一的縱式功率MOSFET，其導通電阻很大地依賴于傳導層(漂移層)部分的電阻。決定上述漂移層的電阻的摻雜濃度對應于基極和漂移層形成的pn結的耐壓，超不過界限。因此，在元件耐壓和導通電阻上存在權衡(trade off)的關系，改善該權衡對于低消耗功率元件十分重要。該權衡具有由元件材料確定的界限，超過該限制是實現(xiàn)超過現(xiàn)有的功率元件的低導通電阻元件的途徑。
作為解決該問題的MOSFET的一例，已知在漂移層中嵌入被稱為超級結(superjunction)結構的RESURF(リサ-フ)結構。
圖13A是模式地表示嵌入了RESURF結構的縱式功率MOSFET的結構的剖面圖。
該MOSFET在n-型漂移層(以下為n-漂移層)3的一個表面上形成n+型漏極層2，在該n+型漏極層2上形成漏電極1。而在所述n-型漂移層3的另一表面上選擇性形成多個p型基極層5，在各p型基極層5的表面上選擇性地形成n+型源極6。
然后，通過柵極絕緣膜8形成柵電極9，以覆蓋從p型基極層5的n+型源極層6至該p型基極層5、n-漂移層3、相鄰的p型基極層5和其n+型源極層6的區(qū)域上的表面。
為了通過上述柵極絕緣膜8夾置柵電極9，在p型基極層5上，以接合在n+型源極層6的表面上和p型基極層5的表面上那樣來形成源電極7。
然后，在p型基極層5和漏電極1之間的n-漂移層3中，形成連接到p型基極層5的p型RESURF層4和n-漂移層3成為橫方向上交替重復的縱式RESURF結構，通過將該RESURF的間隔(元件寬度)變窄，可增加n-漂移層3的雜質濃度，降低導通電阻。
圖13B表示圖13A中縱式功率MOSFET的有關n-漂移層3和pRESURF層4的雜質的縱方向上的分布。n-漂移層3和pRESURF層4的雜質濃度相同，在各個縱方向上有固定的分布。
在制造上述那樣的MOSFET時，關鍵點在于設計超級結結構，n-漂移層3和pRESURF層4的雜質濃度成為確定耐壓和導通電阻的關鍵點。
在原理上，通過使n-漂移層3和pRESURF層4各自的雜質量相等，從而等價于雜質濃度為零，可獲得高耐壓。因此，可照樣保持耐壓而使n-漂移層3的雜質濃度高于現(xiàn)有的MOSFET的n-漂移層濃度，可實現(xiàn)超過材料限制的低導通電阻。
但是，在進行制造時，因工序的偏差，難以使n-漂移層3和p型RESURF層4各自的雜質量完全相等，因而耐壓惡化。
因此，在進行元件設計時，需要考慮制造上的工序偏差造成的耐壓惡化。這種情況下，為了降低導通電阻，提高n-漂移層3的雜質濃度是有效的，而相對于耐壓的工藝余量取決于n-漂移層3和p型RESURF層4的雜質量之差(不平衡量)。即，即使提高n-漂移層3的雜質濃度，也沒有改變獲得工藝余量的不平衡量。
因此，如果提高n-漂移層3的雜質濃度，則容許的不平衡量和n-漂移層3的雜質量之比變小，工藝余量(margin)變小。相反，為了擴大工藝余量，需要降低n-漂移層3的濃度，但會使導通電阻增大。
再有，在文獻1中，公開了以下半導體器件，可滿足需要的耐壓，同時可增大容許導通電流，并且可以降低輸出電容和導通電阻。該半導體器件在SOI結構的n型半導體層上隔開形成n++型漏區(qū)域和p+形阱區(qū)域，在p+型阱區(qū)域內形成n++型源區(qū)域，在n++型漏區(qū)域和p+型阱區(qū)域之間形成n型漂移區(qū)域。而且，n型漂移區(qū)域的雜質濃度的濃度分布無論n型半導體層的橫方向和縱方向都設定為隨著離開n++型漏區(qū)域而降低。
在文獻2中，公開了超級結半導體器件，可以抑制熱載流子對絕緣膜的注入，不損害元件有源區(qū)域的特性和可靠性。該超結半導體器件配有并列pn結構的漏極漂移部，在p型的隔開區(qū)域中，在p型基極層區(qū)域的阱底面上形成雜質濃度高的p型的耐壓限制區(qū)域。
在文獻3中，公開了以下內容在超級結結構的MOSFET中，規(guī)定漂移區(qū)域的雜質量。
在文獻4中，公開了以下內容在多RESURF結構的橫式MOSFET中，兼顧低導通電阻和高耐壓。
在文獻5中，公開了以下內容通過在SOI結構的半導體層上橫向結構來實現(xiàn)具有耐壓高和導通電阻低的超級結結構的功率半導體元件。
上述引用文獻1、2、3、4、5是(日本)特開2001-244472號公報(圖1)、特開2001-313391號公報(圖1)、美國專利第6291856號說明書(圖3、圖4)、特開2000-286417號公報(圖1)、R.Ng、外5名“Lateral Unbalanced Super Junction(USJ)/3D-RESURF for HighBreakdown Voltage on SOI”、Proceedings of 2001 internationalSymposium on Power Semiconductor Devices & ICs，Osaka，pp.395-398。
上述那樣的現(xiàn)有的縱式功率MOSFET有降低導通電阻和要求擴大相對于耐壓的雜質量的工藝余量二律相反的關系，在設計時，通過將n-漂移層3的雜質濃度設定為合適的值來處理。

發(fā)明內容
本發(fā)明的功率半導體元件，包括橫方向上周期性地形成第1導電型的第1半導體層和第2導電型的第2半導體層而構成的半導體層；以及包含該周期性地形成的半導體層而構成的功率半導體單元；其中，在所述功率半導體單元的主面?zhèn)?，所述?半導體層的所述主面?zhèn)鹊拿娣e大于與所述主面相反一面?zhèn)鹊拿娣e，而且，從所述主面?zhèn)认蚺c所述主面相反一面?zhèn)鹊目v方向上的雜質濃度的分布是固定的；所述第1半導體層的所述縱方向上的雜質濃度的分布是固定的。
本發(fā)明的另一功率半導體元件，包括第1導電型的第1半導體層，具有被電連接的第1主電極，從與所述第1主電極相反一面?zhèn)认蛩龅?主電極側的縱方向上的雜質濃度的分布是固定的；第2導電型的第2半導體層，形成于所述第1半導體層內，橫方向上周期性地配置，與所述第1主電極相反一面?zhèn)鹊拿娣e大于所述第1主電極側的面積，而且，所述縱方向上的雜質濃度的分布是固定的；第2導電型的第3半導體層，選擇性地形成于所述第1半導體層和第2半導體層的表面上；第1導電型的第4半導體層，選擇性地形成于所述第3半導體層的表面上；第2主電極，為與所述第3半導體層和所述第4半導體層的表面接合而形成；以及控制電極，在所述第1半導體層、第3半導體層和第4半導體層的表面上，間隔著柵絕緣膜形成。


圖1模式地表示本發(fā)明第1實施方式的縱式功率MOSFET結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖2表示圖1所示的MOSFET中的n-漂移層和pRESURF層的雜質量之差(不平衡量)與耐壓變化的關系特性圖。
圖3表示相對于圖1所示的MOSFET中的pRESURF層的雜質濃度的傾斜分布的梯度變化的最大耐壓和耐壓下降率的特性圖。
圖4模式地表示圖1所示的MOSFET的變形例結構的剖面圖和表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖5模式地表示本發(fā)明第2實施方式的縱式功率MOSFET結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖6模式地表示圖5所示的MOSFET的變形例結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖7模式地表示本發(fā)明第3實施方式的縱式功率MOSFET結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖8表示圖7所示的MOSFET的n-漂移層和pRESURF層的雜質量之差(不平衡量)與耐壓變化的關系的特性圖。
圖9表示相對于圖7所示的MOSFET中的pRESURF層的雜質濃度的傾斜分布的梯度變化的最大耐壓和耐壓下降率的特性圖。
圖10模式地表示本發(fā)明第4實施方式的縱式功率MOSFET結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖11模式地表示圖10所示的MOSFET的變形例結構的剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
圖12模式地表示本發(fā)明第5實施方式的縱式功率MOSFET的結構的剖面圖。
圖13模式地表示嵌入了RESURF結構的縱式功率MOSFET的結構剖面圖并表示有關n-漂移層和pRESURF層的雜質濃度的縱方向分布的特性圖。
具體實施例方式
以下，參照附圖詳細地說明本發(fā)明的實施方式。再有，在以下的實施方式中，設第1導電型為n型，第2導電型為p型。而且，附圖中的相同部分附以相同號碼。
<第1實施方式>
圖1A是模式地表示本發(fā)明第1實施方式的嵌入了RESURF結構的縱式功率MOSFET結構的剖面圖。
該MOSFET在第1半導體層的n-漂移層3的一個表面上形成高濃度半導體層(例如n+漏極層)2，在該n+漏極層2上形成第1主電極的漏電極1。
在所述n-漂移層3的另一表面?zhèn)壬希鳛槎鄠€第2半導體層，將p型RESURF層4橫方向周期性地配置，形成超級結結構。
在該超級結結構的表面上，形成p型基極層5作為第3半導體層，在該p型基極層5的表面上選擇性地并且平面條紋形狀地擴散形成n+型源極層6，作為第4半導體層。
作為一例，該p型基極層5以約1×1017cm-3的雜質濃度、約2.0μm的深度來形成，作為一例，所述n+型源極層7以約1×1020cm-3的雜質濃度、約0.2μm的深度來形成。
然后，為了覆蓋從p型基極層5的n+型源極層6至該p型基極層5、n-漂移層3、相鄰的p型基極層5和該n+型源極層6的區(qū)域上的表面，通過厚度約0.1μm的柵極絕緣膜(例如Si氧化膜)8，平面條紋形狀地形成柵電極9，作為第1控制電極。
此外，為了通過上述柵極絕緣膜8夾置柵電極9，在各p型基極層5上，平面條紋形狀地形成第2主電極的源電極7，以使n+型源極層6的表面和p型基極層5的表面接合。
換句話說，在n-漂移層3的另一表面上選擇性地形成多個p型基極層5，在各p型基極層5的表面上選擇性地形成n+型源極層6。然后，在p型基極層5和漏電極1之間的n-漂移層3中，形成連接到p型基極層5的p型RESURF層4。該p型RESURF層4和n-漂移層3為橫方向上交替重復的縱式RESURF結構，通過使該RESURF的間隔(元件寬度)變窄，可以增加n-漂移層3的雜質濃度，降低導通電阻。
根據超級結結構的原理，最好是n-漂移層3的雜質總量和pRESURF層4的雜質總量為相同量，如果兩者的雜質量不相等，則漂移層的等價的雜質量增加，耐壓下降。
圖1B表示有關圖1A中的n-漂移層3和pRESURF層4的雜質濃度的縱方向上的分布。
n-漂移層3的雜質濃度具有在縱方向上固定的分布，而pRESURF層4的雜質濃度具有在從源電極7向漏電極1的縱方向(深度方向)上慢慢變小的分布(傾斜分布)。
圖2對比表示圖1A和圖1B所示的第1實施方式的MOSFET中的相對于n-漂移層3和pRESURF層4的雜質量之差(不平衡量)的耐壓變化特性，以及圖13A和圖13B所示的具有以往例的超級結結構的MOSFET的耐壓變化特性。
根據該特性，第1實施方式的MOSFET與現(xiàn)有例的元件比，耐壓下降與雜質量的不平衡小。
即，根據超級結結構的原理，如果為了低導通電阻而提高n-漂移層3的濃度，則相對于不平衡量的耐壓下降增大，工藝余量變小。但是，如果使用第1實施方式的結構，與現(xiàn)有例的結構相比，由于工藝余量寬，所以可提高n-漂移層3的濃度，可使導通電阻低。
圖3表示相對于圖1A和圖1B所示的第1實施方式的MOSFET中的pRESURF層4的雜質濃度的傾斜分布的梯度變化的最大耐壓和耐壓下降率的特性圖。
在圖3中，橫軸表示pRESURF層4的上部雜質濃度Nt和下部雜質濃度Nb之比(雜質濃度的傾斜分布的梯度)，縱軸表示相對于最大耐壓的耐壓下降量和最大耐壓之比(耐壓下降率ΔVB)。
這里，作為n-漂移層3和pRESURF層4的雜質不平衡量，參照圖2中的特性例示了不平衡量為20％的情況。傾斜分布的梯度為1的情況下的特性表示圖13A和圖13B所示的現(xiàn)有例的MOSFET特性。
根據圖3的特性，如果傾斜分布的梯度增大，則可理解因傾斜分布的效果而減少耐壓下降率ΔVB，但也可以理解為最大耐壓VBmax緩慢地下降。而且，作為第1實施方式的MOSFET的最大耐壓VBmax，可以理解如果要獲得現(xiàn)有例的MOSFET的VBmax的90％，則pRESURF層4的雜質濃度的傾斜分布的梯度最好在1.7以下。此外，作為耐壓下降率ΔVB，在要抑制到現(xiàn)有例的MOSFET的ΔVB一半以下時，可以理解最好使pRESURF層4的雜質濃度的傾斜分布的梯度在1.4以上。
<第1實施方式的變形例>
圖4A和圖4B模式地表示第1實施方式的變形例的縱式功率MOSFET的結構的剖面圖并表示雜質濃度的分布。
該MOSFET與第1實施方式的MOSFET相比，不同點在于，將pRESURF層4的雜質濃度在縱方向上形成固定的分布，將n-漂移層3的雜質濃度在縱方向上形成傾斜的分布，由于其他是相同的，所以與圖1A和圖1B中相同的部分附以相同的標號，并省略其說明。
這樣，即使變更雜質濃度的分布，也可獲得基本上與第1實施方式的MOSFET同樣的動作和同樣的效果。
<第2實施方式>
圖5A是模式地表示本發(fā)明第2實施方式的縱式功率MOSFET的結構的剖面圖。
圖5B表示圖5A中的有關n-漂移層3和pRESURF層4的雜質濃度的縱方向上的分布。
該MOSFET使用重復進行嵌入外延生長和離子注入的方法來形成第1實施方式的MOSFET中的超級結結構。
即，如果重復進行n層的嵌入外延生長和p型摻雜的離子注入，則如圖5A、圖5B所示，pRESURF層4的雜質濃度分布在深度方向上形成具有波形的分布。這種情況下，通過調整各嵌入的p型摻雜的離子注入量，如果在深度方向上整體地觀察，則形成p型雜質量緩慢減小(pRESURF層4的雜質濃度分布緩慢降低)的分布。其結果，可期待與第1實施方式的MOSFET基本相同的動作和同樣的效果。
<第2實施方式的變形例>
圖6A和圖6B模式地表示第2實施方式的變形例的縱式功率MOSFET的結構剖面圖并表示雜質濃度的分布。
該MOSFET與第2實施方式的MOSFET相比，不同點在于，使高電阻層結晶生長，通過重復進行離子注入p型摻雜和n型摻雜兩方的處理，來形成超級結結構，由于其他是相同的，所以與圖5A和圖5B中相同的部分附以相同的標號，并省略其說明。
這樣，即使變更超級結結構的形成方法，也可獲得基本上與第2實施方式的MOSFET同樣的動作和同樣的效果。
再有，超級結結構的形成方法不限于上述那樣的工序，通過使用其他工序在pRESURF層4的雜質濃度的分布上具有傾斜分布，可獲得與上述相同的效果。
例如，在形成溝槽溝后，在溝內進行p層嵌入外延生長，并使用形成pRESURF層4的工序時，通過調節(jié)溝寬度和形狀、摻雜物氣體的流量等，使對于深度方向的摻雜物的取入方向變化，可具有傾斜分布。
在形成溝槽后，在使用向溝側壁從斜方向離子注入的工序時，通過進行在溝形狀上帶有曲率、以及使注入角度變化并進行多次離子注入，可在深度方向上具有傾斜分布。
<第3實施方式>
圖7A是模式地表示本發(fā)明第3實施方式的縱式功率MOSFET的結構的剖面圖。
圖7B表示圖7A中的有關n-漂移層3和pRESURF層4的雜質濃度的縱方向上的分布。
該MOSFET的不同點在于，不僅將第1實施方式的MOSFET中的pRESURF層4的雜質濃度在縱方向上形成傾斜分布，而且n-漂移層3的雜質濃度也在深度方向中形成傾斜分布，由于其他是相同的，所以與圖1A和圖1B中相同的部分附以相同的標號，并省略其說明。
這樣，即使變更雜質濃度的分布，也可獲得與第1實施方式的MOSFET基本相同的動作和進一步的改善效果。
圖8對比表示圖7A和圖7B所示的第3實施方式的MOSFET中對于n-漂移層3和pRESURF層4的雜質量之差(不平衡量)的耐壓變化特性、圖1A和圖1B所示的第1實施方式的MOSFET中的耐壓變化特性、以及圖13A和圖13B所示的現(xiàn)有例的具有超級結結構的MOSFET的耐壓變化特性。
根據這樣的特性，可以理解，第3實施方式的MOSFET不僅與現(xiàn)有例的MOSFET相比，而且即使與第1實施方式的MOSFET(僅pRESURF層4具有雜質濃度的傾斜分布的情況)相比，對于雜質量的不平衡，可進一步減小耐壓下降，而且，工藝余量增大，容易進行低導通電阻化。
圖9表示圖7A和圖7B所示的第3實施方式的MOSFET中的相對于pRESURF層4的雜質濃度的傾斜分布的梯度變化的最大耐壓和耐壓下降率的特性圖。
在圖9中，橫軸表示pRESURF層4的上部雜質濃度Nt和下部雜質濃度Nb之比(雜質濃度的傾斜分布的梯度)，縱軸表示相對于最大耐壓的耐壓下降量與最大耐壓之比(耐壓下降率ΔVB)。
這里，作為n-漂移層3和pRESURF層4的雜質不平衡量，參照圖8中的特性例示了不平衡量為20％的情況。傾斜分布的梯度為1情況下的特性表示圖13A和圖13B所示的現(xiàn)有例的MOSFET特性。
根據圖9的特性可理解，如果傾斜分布的梯度增大，則因傾斜分布的效果而耐壓下降率ΔVB減少。而且，如果第3實施方式的MOSFET的pRESURF層4的雜質濃度的傾斜分布的梯度超過1.82，則n-漂移層3的雜質濃度和pRESURF層4的雜質濃度相等的情況不會出現(xiàn)得到最大耐壓VBmax的狀態(tài)。因此，耐壓下降率ΔVB為負，設計變得復雜。由此，最好是pRESURF層4的雜質濃度的傾斜分布的梯度在1.82以下。
而且，與第1實施方式的MOSFET(僅pRESURF層4具有雜質濃度的傾斜分布的情況)相比，由于n-漂移層3的上部濃度低，所以在可施加高電壓時，n-漂移層3的上部迅速地耗盡。由此，MOSFET的柵-漏間電容變小，可以期待高速的開關動作。
從圖9的特性可理解，作為第3實施方式的MOSFET的耐壓下降率ΔVB，要抑制到現(xiàn)有例的MOSFET的ΔVB的一半以下時，使pRESURF層4的雜質濃度的分布梯度在1.25以上就可以。
再有，在上述第3實施方式中，示出了n-漂移層3的雜質濃度的分別傾斜與pRESURF層4的傾斜方向相反相同增大情況下的計算例，但即使與pRESURF層4的傾斜不同，也可實施。
超級結結構的形成方法不限于上述那樣的工序，通過使用其他工序，在pRESURF層4的雜質濃度的分布上具有傾斜分布，從而可獲得與上述同樣的效果。
<第4實施方式>
圖10A是模式地表示本發(fā)明第4實施方式的縱式功率MOSFET的結構剖面圖。
圖10B表示圖10A中的有關n-漂移層3和pRESURF層4的雜質濃度的縱方向上的分布。
該MOSFET使用重復進行嵌入外延生長和離子注入的方法來形成第3實施方式的MOSFET中的超級結結構。
即，如果重復進行n層的外延生長和p型摻雜物的離子注入，則如圖5A、圖5B所示，pRESURF層4的雜質濃度的分布在深度方向上形成具有波形的分布(profile)。
這種情況下，通過調整各n層的雜質濃度和各嵌入的p型摻雜物的離子注入量，如果在深度方向上整體地觀察，則形成n型雜質量緩慢增大(n-漂移層3的雜質濃度緩慢增大)的分布，以及p型雜質量緩慢地減小(pRESURF層4的雜質濃度緩慢地下降)的分布。
其結果，可以期待與第3實施方式的漂移層基本上同樣的動作和同樣的效果。
<第4實施方式的變形例>
圖11A是模式地表示本發(fā)明第4實施方式的變形例的縱式功率MOSFET的結構剖面圖。
圖11B表示圖11A中的有關n-漂移層3和pRESURF層4的雜質濃度的縱方向上的分布。
該MOSFET與第4實施方式的MOSFET相比，不同點在于，使高電阻層結晶生長，通過重復進行離子注入p型摻雜物和n型摻雜物兩方的處理(調整各層的每次離子注入的離子注入量)，來形成超級結結構，由于其他是相同的，所以與圖10A和圖10B中相同的部分附以相同的標號，并省略其說明。
這樣，即使變更超級結結構的形成方法，也可獲得基本上與第2實施方式的MOSFET同樣的動作和同樣的效果。
再有，超級結結構的形成方法不限于上述工序，通過使用其他工序在pRESURF層4的雜質濃度分布上具有傾斜分布，可獲得與上述同樣的效果。
例如，在形成溝槽后，在溝內進行p層嵌入外延生長，使用形成pRESURF層4的工序情況下，通過調整溝寬度和形狀、摻雜物氣體的流量等改變相對于深度方向的摻雜物的取入方向，從而可具有傾斜分布。
在形成溝槽后，在使用從斜方向向溝側壁進行離子注入的工序情況下，通過在溝形狀上具有曲率，以及改變注入角度并進行多次離子注入，可在深度方向上具有傾斜分布。
<第5實施方式>
圖12是模式地表示本發(fā)明第5實施方式的縱式功率MOSFET結構的剖面圖。
該MOSFET通過在深度方向改變第1實施方式的MOSFET中的pRESURF層4的寬度，使其縱方向的雜質濃度固定，從而使縱方向的雜質量與n-漂移層3有所不同，對與圖1A中相同的部分附以同一標號并省略其說明。
pRESURF層4內的雜質量為濃度和寬度之積，所以在pRESURF層4內的雜質濃度固定時，通過在深度方向寬度變窄來減小雜質量。相反，通過將n-漂移層3在深度方向上寬度擴大來增大雜質量。由此，可以期待與第3實施方式的MOSFET(pRESURF層4和n-漂移層3中雜質濃度的傾斜分布具有相反方向的情況)同樣的動作和同樣的效果。
這種情況下，pRESURF層4的上部寬度和下部寬度之比具有與第3實施方式的MOSFET中的pRESURF層4的雜質濃度的傾斜分布梯度相同的意義，所以如上述那樣，最好在1.82以下、1.25以上。
再有，本實施方式的結構在形成溝槽后，可通過進行嵌入外延生長的工序來形成。這種情況下，通過干法腐蝕形成深度方向上溝寬度窄的溝后，進行pRESURF層4的結晶生長，以使雜質濃度一樣就可以。
再有，本發(fā)明不限于上述各實施方式，根據這些實施方式，可應用于本領域技術人員可容易獲得的所有變形。
即，超級結結構、p型基極層5、n+源極層6、柵電極9不限于所述條紋狀，也可以格子狀、鋸齒狀地配置。
而且，半導體不限于上述硅，例如可使用硅碳化物(SiC)、氮化鎵(GaN)、氮化鋁(AlN)等的化合物半導體或金剛石。
此外，在上述實施方式中說明了縱式元件，但即使是橫式元件，如果是具有超級結結構的元件，則也可采用上述實施方式。而且，不限于具有超級結結構的功率MOSFET，在具有超級結結構的SBD和MPS二極管、SIT、JFET、IGBT等開關元件、二極管和開關元件的復合或集成元件中都可采用。
如上所述，根據本發(fā)明的功率半導體器件，可以增大相對于耐壓的雜質量的工藝余量而不提高導通電阻，抑制相對于雜質量變化的耐壓下降，可實現(xiàn)高耐壓、低導通電阻的功率MOSFET等。
權利要求
1.一種功率半導體元件，包括橫方向上周期性地形成第1導電型的第1半導體層和第2導電型的第2半導體層而構成的半導體層；以及包含該周期性地形成的半導體層而構成的功率半導體單元；在所述功率半導體單元的主面?zhèn)?，所述?半導體層的所述主面?zhèn)鹊拿娣e大于與所述主面相反一面?zhèn)鹊拿娣e，而且，從所述主面?zhèn)认蚺c所述主面相反一面?zhèn)鹊目v方向上的雜質濃度的分布是固定的；所述第1半導體層的所述縱方向上的雜質濃度的分布是固定的。
2.如權利要求1所述的功率半導體元件，其中所述第2半導體層的面積從所述主面?zhèn)认蚺c所述主面相反一面?zhèn)葷u漸變小。
3.如權利要求1所述的功率半導體元件，其中所述第2半導體層被設置在從所述主面?zhèn)认蚺c所述主面相反一面?zhèn)刃纬傻臏喜鄣膬炔俊?br> 4.如權利要求3所述的功率半導體元件，其中所述第2半導體層是設置在所述溝槽的內部的埋入外延生長層。
5.如權利要求1所述的功率半導體元件，其中所述第2半導體層的與所述主面相反一面?zhèn)鹊碾s質量比所述主面?zhèn)鹊碾s質量少。
6.一種功率半導體元件，包括第1導電型的第1半導體層，具有被電連接的第1主電極，從與所述第1主電極相反一面?zhèn)认蛩龅?主電極側的縱方向上的雜質濃度的分布是固定的；第2導電型的第2半導體層，形成于所述第1半導體層內，橫方向上周期性地配置，與所述第1主電極相反一面?zhèn)鹊拿娣e大于所述第1主電極側的面積，而且，所述縱方向上的雜質濃度的分布是固定的；第2導電型的第3半導體層，選擇性地形成于所述第1半導體層和第2半導體層的表面上；第1導電型的第4半導體層，選擇性地形成于所述第3半導體層的表面上；第2主電極，為與所述第3半導體層和所述第4半導體層的表面接合而形成；以及控制電極，在所述第1半導體層、第3半導體層和第4半導體層的表面上，間隔著柵絕緣膜形成。
7.如權利要求6所述的功率半導體元件，其中所述第2半導體層的面積從所述第2主電極側向所述第1主電極側漸漸變小。
8.如權利要求6所述的功率半導體元件，其中所述第2半導體層被設置在從所述第2主電極側向所述第1主電極側形成的溝槽的內部。
9.如權利要求8所述的功率半導體元件，其中所述第2半導體層是設置在所述溝槽的內部的埋入外延生長層。
10.如權利要求6所述的功率半導體元件，其中所述第2半導體層的所述第1主電極側的雜質量比所述第2主電極側的雜質量少。
11.如權利要求10所述的功率半導體元件，其中所述第2半導體層的靠近所述第2主電極的一端側的雜質量Nt與靠近所述第1主電極的另一端側的雜質量Nb之比Nt/Nb在1.82以下。
12.如權利要求10所述的功率半導體元件，其中所述第2半導體層的靠近所述第2主電極的一端側的雜質量Nt與靠近所述第1主電極的另一端側的雜質量Nb之比Nt/Nb在1.25以上。
全文摘要
本發(fā)明公開了一種功率半導體元件，包括橫方向上周期性地形成第1導電型的第1半導體層和第2導電型的第2半導體層的半導體層；以及包含該周期性地形成的半導體層而構成的功率半導體單元；所述第1半導體層的縱方向的雜質量分布和所述第2半導體層的縱方向的雜質量分布有所不同。另外，在述功率半導體單元的主面?zhèn)?，所述?半導體層的所述主面?zhèn)鹊拿娣e大于與所述主面相反一面?zhèn)鹊拿娣e，而且，從所述主面?zhèn)认蚺c所述主面相反一面?zhèn)鹊目v方向上的雜質濃度的分布是固定的；所述第1半導體層的所述縱方向上的雜質濃度的分布是固定的。
文檔編號H01L29/78GK101071822SQ20071010101
公開日2007年11月14日 申請日期2003年9月25日 優(yōu)先權日2002年9月25日
發(fā)明者齋藤涉, 大村一郎, 木下浩三 申請人:株式會社東芝