專(zhuān)利名稱(chēng)：半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具備MISFET的半導(dǎo)體器件及其制造方法，特別是涉及提高載流子的遷移率用的對(duì)策。
背景技術(shù)：
迄今為止，已知有下述的壓電阻效應(yīng)如果在半導(dǎo)體結(jié)晶層中產(chǎn)生應(yīng)力，則由于結(jié)晶的晶格間隔變化，故能帶結(jié)構(gòu)發(fā)生變化，從而載流子遷移率發(fā)生變化。載流子遷移率是變大還是變小，是根據(jù)襯底的面方向、載流子的移動(dòng)方向和應(yīng)力是拉伸應(yīng)力還是壓縮應(yīng)力的差別而不同的。例如，在以{100}面為主面的硅襯底的Si(100)襯底內(nèi)，在載流子的移動(dòng)方向?yàn)?br> 方向時(shí)，在載流子為電子的情況下，如果在溝道區(qū)的電子移動(dòng)的方向上產(chǎn)生拉伸應(yīng)力，則載流子的遷移率提高，在載流子為空穴的情況下，如果在溝道區(qū)的空穴移動(dòng)的方向上產(chǎn)生壓縮應(yīng)力，則載流子的遷移率提高，載流子的遷移率提高的比例與應(yīng)力的大小成比例。
因此，迄今為止，提出了通過(guò)對(duì)半導(dǎo)體結(jié)晶層施加應(yīng)力來(lái)提高載流子遷移率以提高晶體管等的工作速度用的方案。例如，在專(zhuān)利文獻(xiàn)1中記載了通過(guò)使用外部裝置使半導(dǎo)體襯底整體彎曲而在晶體管的有源區(qū)中產(chǎn)生應(yīng)力的情況。
專(zhuān)利文獻(xiàn)1日本專(zhuān)利第1024528號(hào)(摘要)但是，在上述現(xiàn)有的結(jié)構(gòu)中存在下述的不利情況其一是，在半導(dǎo)體襯底以外需要外部裝置，其二是，在設(shè)置了晶體管等的有源區(qū)的半導(dǎo)體襯底的主面一側(cè)的整個(gè)區(qū)域中只能產(chǎn)生相同的方向的應(yīng)力，例如在使用了Si(100)襯底的情況下，不能提高電子和空穴這兩者的遷移率。

發(fā)明內(nèi)容
本發(fā)明的目的在于，在不使用外部裝置的情況下，通過(guò)在半導(dǎo)體層中產(chǎn)生提高載流子的遷移率那樣的應(yīng)力來(lái)提供具備實(shí)現(xiàn)了高速化的pMISFET和nMISFET的半導(dǎo)體器件及其制造方法。
本發(fā)明的半導(dǎo)體器件具備在形成了MISFET的有源區(qū)中在溝道區(qū)中的柵長(zhǎng)方向上產(chǎn)生應(yīng)力的內(nèi)部應(yīng)力膜。
由此，可利用壓電阻效應(yīng)來(lái)提高M(jìn)ISFET的載流子的遷移率。
內(nèi)部應(yīng)力膜可覆蓋源·漏區(qū)的一方或雙方。而且，在nMISFET中，內(nèi)部應(yīng)力膜是與溝道區(qū)中的柵長(zhǎng)方向(電子的移動(dòng)方向)實(shí)質(zhì)上平行的方向上產(chǎn)生拉伸應(yīng)力的膜，在pMISFET中，內(nèi)部應(yīng)力膜是與溝道區(qū)中的柵長(zhǎng)方向(空穴的移動(dòng)方向)實(shí)質(zhì)上平行的方向上產(chǎn)生壓縮應(yīng)力的膜。
內(nèi)部應(yīng)力膜通過(guò)覆蓋柵電極的兩側(cè)面或兩側(cè)面和上面，可經(jīng)柵電極在溝道區(qū)的縱方向上產(chǎn)生應(yīng)力以提高載流子的遷移率。
此外，內(nèi)部應(yīng)力膜通過(guò)在夾住柵電極的一部分的2個(gè)部位上覆蓋柵電極的側(cè)面和半導(dǎo)體襯底的上面，在nMISFET、pMISFET的任一種情況下都可在與MISFET的柵寬方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生拉伸應(yīng)力以提高載流子的遷移率。
本發(fā)明的第1半導(dǎo)體器件的制造方法是下述的方法在半導(dǎo)體襯底的第1有源區(qū)中形成nMISFET、在第2有源區(qū)中形成pMISFET之后，形成覆蓋nMISFET、pMISFET的各源·漏區(qū)并形成分別在與各溝道區(qū)中的柵長(zhǎng)方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生拉伸應(yīng)力、壓縮應(yīng)力的第1、第2內(nèi)部應(yīng)力膜。
利用該方法，可得到實(shí)現(xiàn)了高速工作的CMOS器件。
本發(fā)明的第2半導(dǎo)體器件的制造方法是下述的方法先形成內(nèi)部應(yīng)力膜，在槽內(nèi)形成內(nèi)部應(yīng)力膜之后，在槽內(nèi)形成柵絕緣膜、埋入型柵電極，其后除去內(nèi)部應(yīng)力膜。
利用該方法，利用在柵絕緣膜中殘存的應(yīng)力，也能產(chǎn)生在溝道區(qū)中提高載流子的遷移率的應(yīng)力。


圖1是第1實(shí)施例中的半導(dǎo)體器件的剖面圖。
圖2(a)-(c)是示出與第1實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的前半部分的剖面圖。
圖3(a)-(c)是示出與第1實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的后半部分的剖面圖。
圖4(a)-(c)是示出與第1實(shí)施例有關(guān)的第1～第3變形例的剖面圖。
圖5(a)-(d)是示出與第1實(shí)施例中的第1變形例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
圖6(a)-(c)是示出與第1實(shí)施例中的第3變形例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
圖7(a)-(d)是示出與第2實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的前半部分的剖面圖。
圖8(a)-(d)是示出與第2實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的后半部分的剖面圖。
圖9(a)、(b)是分別按順序示出第3實(shí)施例中的半導(dǎo)體器件中的1個(gè)MISFET的平面圖和IX-IX線剖面(柵寬方向剖面)中的結(jié)構(gòu)的剖面圖。
具體實(shí)施例方式
(第1實(shí)施例)圖1是第1實(shí)施例中的半導(dǎo)體器件的剖面圖。如該圖中所示，在作為Si(100)襯底的半導(dǎo)體襯底1的表面區(qū)域中，利用元件隔離區(qū)2劃分為多個(gè)有源區(qū)1a、1b。在半導(dǎo)體器件中有包含有源區(qū)1a并形成nMISFET用的nMISFET形成區(qū)Rn和包含有源區(qū)1b并形成pMISFET用的pMISFET形成區(qū)Rp。
nMISFET具有包含n型低濃度雜質(zhì)擴(kuò)散區(qū)、n型高濃度雜質(zhì)擴(kuò)散區(qū)和CoSi2等的硅化層的n型源·漏區(qū)3a、4a；由在有源區(qū)1a上形成的氧化硅膜、氧化氮化硅膜等構(gòu)成的柵絕緣膜5；由在柵絕緣膜5上形成的多晶硅、鋁等構(gòu)成的柵電極6a；以及由覆蓋柵電極6a的側(cè)面的絕緣膜構(gòu)成的側(cè)壁7。而且，有源區(qū)1a中位于柵電極6a下方的區(qū)域在是nMISFET的工作時(shí)電子移動(dòng)的溝道區(qū)1x。
pMISFET具有包含p型低濃度雜質(zhì)擴(kuò)散區(qū)、p型高濃度雜質(zhì)擴(kuò)散區(qū)和CoSi2等的硅化層的p型源·漏區(qū)3b、4b；由在有源區(qū)1b上形成的氧化硅膜、氧化氮化硅膜等構(gòu)成的柵絕緣膜5；由在柵絕緣膜5上形成的多晶硅、鋁等構(gòu)成的柵電極6b；以及由覆蓋柵電極6b的側(cè)面的絕緣膜構(gòu)成的側(cè)壁7。而且，有源區(qū)1b中位于柵電極6b下方的區(qū)域在是pMISFET的工作時(shí)空穴移動(dòng)的溝道區(qū)1y。
此外，設(shè)置了在nMISFET的源·漏區(qū)3a、4a上形成的由厚度約為20nm的氮化硅膜等構(gòu)成的第1種內(nèi)部應(yīng)力膜8a；在pMISFET的源·漏區(qū)3b、4b上形成的由厚度約為20nm的TEOS膜等構(gòu)成的第2種內(nèi)部應(yīng)力膜8b；覆蓋nMISFET和pMISFET的、表面被平坦化的層間絕緣膜9；在層間絕緣膜9上形成的引出電極10；以及貫通層間絕緣膜9并連接各源·漏區(qū)3a、4a、3b、4b與引出電極10的接點(diǎn)11。
在此，所謂內(nèi)部應(yīng)力膜，指的是具有在與另一構(gòu)件直接接觸或夾住薄的膜與另一構(gòu)件對(duì)置的狀態(tài)下在其本身的內(nèi)部產(chǎn)生應(yīng)力的性質(zhì)的膜。在應(yīng)力中有拉伸應(yīng)力和壓縮應(yīng)力，在本實(shí)施例或其它的實(shí)施例中，將在MISFET的溝道區(qū)中在與載流子的移動(dòng)方向(柵長(zhǎng)方向)實(shí)質(zhì)上平行的方向上產(chǎn)生拉伸應(yīng)力的內(nèi)部應(yīng)力膜稱(chēng)為第1種內(nèi)部應(yīng)力膜，將在MISFET的溝道區(qū)中在與載流子的移動(dòng)方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生壓縮應(yīng)力的內(nèi)部應(yīng)力膜稱(chēng)為第2種內(nèi)部應(yīng)力膜。
在此，半導(dǎo)體襯底1是主面為{100}面的Si襯底，為方便起見(jiàn)，稱(chēng)為Si(100)襯底。但是，所謂{100}面，是(±100)面、(0±10)面、(00±1)面的總稱(chēng)，即使嚴(yán)格地說(shuō)不是{100}面，但在不超過(guò)10°的范圍內(nèi)，假定也將偏離{100}面的面實(shí)質(zhì)上稱(chēng)為{100}面。此外，在本實(shí)施例中，nMISFET的電子的移動(dòng)方向和pMISFET的空穴的移動(dòng)方向(即，各MISFET的柵長(zhǎng)方向)都是
方向。但是，在本實(shí)施例中，在Si(100)襯底的主面上記載為
方向時(shí)，是在作為與
等效的方向的
、
、
方向、即總稱(chēng)<011>方向的范圍內(nèi)包含的方向，即使嚴(yán)格地說(shuō)不是
方向，但在不超過(guò)10°的范圍內(nèi)，假定也將偏離
方向的方向?qū)嵸|(zhì)上稱(chēng)為
方向。
按照本實(shí)施例，可得到以下那樣的作用和效果。
在nMISFET中，如果使第1種內(nèi)部應(yīng)力膜8a與半導(dǎo)體層直接接觸或夾住薄的膜使第1種內(nèi)部應(yīng)力膜8a與半導(dǎo)體層對(duì)置，則在第1種內(nèi)部應(yīng)力膜8a中產(chǎn)生使自身縮小的力、即壓縮應(yīng)力。其結(jié)果，由于第1種內(nèi)部應(yīng)力膜8a的緣故，可在與邊界面垂直的方向上伸展與其鄰接的半導(dǎo)體層。即，第1種內(nèi)部應(yīng)力膜8a對(duì)nMISFET的有源區(qū)1a中的源區(qū)3a和漏區(qū)4a在與主面平行的方向上供給壓縮應(yīng)力，其結(jié)果，對(duì)處于源區(qū)3a與漏區(qū)4a之間的區(qū)域、即溝道區(qū)1x在柵長(zhǎng)方向(在nMISFET的工作時(shí)電子移動(dòng)的方向)上供給拉伸應(yīng)力。而且，由于該拉伸應(yīng)力的緣故，電子受到壓電阻效應(yīng)，提高了電子的遷移率。在此，所謂「實(shí)質(zhì)上平行的方向」，也包含在不超過(guò)10°的范圍內(nèi)偏離電子移動(dòng)的方向的方向。
例如，在半導(dǎo)體襯底1是Si(100)襯底、電子移動(dòng)的方向是
方向時(shí)，在與半導(dǎo)體層鄰接的第1種內(nèi)部應(yīng)力膜8a的內(nèi)部應(yīng)力為氮化硅膜的一般的值的1.5GPa、厚度為10nm、在源·漏區(qū)3a、4a中分別與第1種內(nèi)部應(yīng)力膜8a接觸的部分相互間的間隔、即溝道區(qū)1x的長(zhǎng)度為0.2μm時(shí)，在從表面死區(qū)深度為10nm的位置上產(chǎn)生的柵長(zhǎng)方向的拉伸應(yīng)力為0.3GPa(J.Appl.Phys.，vol.38-7，pp.2913，1967)。此時(shí)的電子的遷移率的提高率為+10％(Phys.Rev，vol.94，pp.42，1954)。為了得到比其大的遷移率變化，由于增加半導(dǎo)體的拉伸應(yīng)力即可，故或是使用具有大的內(nèi)部應(yīng)力的膜作為第1種內(nèi)部應(yīng)力膜8a，或是增加第1種內(nèi)部應(yīng)力膜8a的厚度，或是縮短源·漏區(qū)3a、4a中分別與第1種內(nèi)部應(yīng)力膜8a接觸的部分相互間的間隔、即溝道區(qū)1x的長(zhǎng)度即可。例如，如果使第1種內(nèi)部應(yīng)力膜8a的膜厚為2倍、源·漏區(qū)3a、4a中分別與各第1種內(nèi)部應(yīng)力膜8a接觸的部分相互間的間隔、即溝道區(qū)1x的長(zhǎng)度為一半，則電子的遷移率的提高率為+40％。作為另外的得到大的遷移率的方法，通過(guò)使電子的移動(dòng)方向從
變化為
方向，電子的遷移率對(duì)于拉伸應(yīng)力的提高率變化，在相同的拉伸應(yīng)力下，遷移率的提高率約為3.5倍。源·漏區(qū)3a、4a也因第1種內(nèi)部應(yīng)力膜8a的緣故而受到壓縮應(yīng)力，但由于使用了低電阻的高摻雜半導(dǎo)體或硅化膜，故壓電阻效應(yīng)較小。此外，可忽略層間絕緣膜9的內(nèi)部應(yīng)力對(duì)溝道區(qū)的影響。這是因?yàn)椋捎趯娱g絕緣膜9覆蓋了襯底的整個(gè)面，故層間絕緣膜9中的內(nèi)部應(yīng)力互相抵消，對(duì)有源區(qū)1a、1b施加應(yīng)力的功能減小了。
在pMISFET中，如果使第2種內(nèi)部應(yīng)力膜8b與半導(dǎo)體層直接接觸或夾住薄的膜使第2種內(nèi)部應(yīng)力膜8b與半導(dǎo)體層對(duì)置，則在第2種內(nèi)部應(yīng)力膜8b中產(chǎn)生使自身伸展的力、即拉伸應(yīng)力。其結(jié)果，由于第2種內(nèi)部應(yīng)力膜8b的緣故，起到在與邊界面垂直的方向上壓縮與其鄰接的半導(dǎo)體層的作用。第2種內(nèi)部應(yīng)力膜8b在與主面平行的方向上對(duì)nMISFET的有源區(qū)1b中的源區(qū)3b和漏區(qū)4b供給拉伸應(yīng)力，其結(jié)果，對(duì)處于源區(qū)3b與漏區(qū)4b之間的區(qū)域、即溝道區(qū)1y在柵長(zhǎng)方向(在pMISFET的工作時(shí)空穴移動(dòng)的方向)上供給壓縮應(yīng)力。而且，由于該壓縮應(yīng)力的緣故，空穴受到壓電阻效應(yīng)，提高了空穴的遷移率。在此，所謂「實(shí)質(zhì)上平行的方向」，也包含在不超過(guò)10°的范圍內(nèi)偏離空穴移動(dòng)的方向的方向。
再有，形成了源·漏區(qū)3a、4a、3b、4b的半導(dǎo)體膜本身也可以是具有內(nèi)部應(yīng)力的膜、例如在SOI襯底中的最上部的半導(dǎo)體層等，來(lái)代替內(nèi)部應(yīng)力膜8a、8b。
再者，即使內(nèi)部應(yīng)力膜8a、8b不是單層而是多層的，作為整體只要能對(duì)襯底產(chǎn)生應(yīng)力即可。
此外，在本實(shí)施例中，使用了Si(100)襯底，但即使使用Si(110)襯底，如果將電子的移動(dòng)方向定為
方向，則也能利用拉伸應(yīng)力來(lái)提高電子的遷移率。一般來(lái)說(shuō)，無(wú)論是哪一個(gè)襯底的面方向，根據(jù)應(yīng)力的方向，都有可提高遷移率的電子的移動(dòng)方向或空穴的移動(dòng)方向。
在本實(shí)施例中，在各源·漏區(qū)3a、4a、3b、4b上存在內(nèi)部應(yīng)力膜8a、8b，但即使只在源·漏區(qū)3a、4a中的一方的區(qū)域或源·漏區(qū)3a、3b中的一方的區(qū)域上存在內(nèi)部應(yīng)力膜8a、8b的情況下，也可得到載流子的遷移率的增大作用。但是，遷移率的提高率為一半。在以下的全部的實(shí)施例中，在只在源·漏區(qū)的某一方的區(qū)域上存在內(nèi)部應(yīng)力膜的情況下，如果與在雙方的區(qū)域上存在內(nèi)部應(yīng)力膜的情況相比，遷移率的提高率為一半，但也能提高遷移率。
圖2(a)-(c)和圖3(a)-(c)是示出與第1實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
首先，在圖2(a)中示出的工序中，對(duì)作為Si(110)襯底的半導(dǎo)體襯底1的一部分減小槽的形成和埋入氧化膜的形成，形成劃分有源區(qū)1a、1b、…的元件隔離區(qū)2。其后，在進(jìn)行了由各有源區(qū)1a、1b的表面的熱氧化得到的柵絕緣膜5的形成、柵電極用的多晶硅膜的淀積后，利用使用了光刻的構(gòu)圖和各向異性干法刻蝕來(lái)刻蝕多晶硅膜和柵絕緣膜5，形成柵電極6a、6b。各柵電極6a、6b的柵長(zhǎng)方向?yàn)?br> 方向。其次，以nMISFET的柵電極6a為掩摸，在注入能量10keV、劑量1×1013/cm2的條件下對(duì)nMISFET形成區(qū)Rn進(jìn)行低濃度的n型雜質(zhì)(例如砷)的離子注入，以pMISFET的柵電極6b為掩摸，在注入能量2keV、劑量1×1015/cm2的條件下對(duì)pMISFET形成區(qū)Rp進(jìn)行低濃度的p型雜質(zhì)(例如硼)的離子注入。其后，在襯底上淀積了厚度約為50nm的側(cè)壁用絕緣膜后，利用回刻(etchback)在柵電極6a、6b的側(cè)面上形成側(cè)壁7。其次，以nMISFET的柵電極6a和側(cè)壁7為掩摸，在注入能量20keV、劑量1×1014/cm2的條件下對(duì)nMISFET形成區(qū)Rn進(jìn)行高濃度的n型雜質(zhì)(例如砷)的離子注入，以pMISFET的柵電極6b和側(cè)壁7為掩摸，在注入能量5keV、劑量1×1016/cm2的條件下對(duì)pMISFET形成區(qū)Rp進(jìn)行高濃度的p型雜質(zhì)(例如硼)的離子注入。其后，進(jìn)行雜質(zhì)激活用的熱處理(RTA)。利用以上的處理，在nMISFET形成區(qū)Rn中形成由n型低濃度雜質(zhì)擴(kuò)散區(qū)和n型高濃度雜質(zhì)擴(kuò)散區(qū)構(gòu)成的源·漏區(qū)3a、4a，在pMISFET形成區(qū)Rp中形成由p型低濃度雜質(zhì)擴(kuò)散區(qū)和p型高濃度雜質(zhì)擴(kuò)散區(qū)構(gòu)成的源·漏區(qū)3b、4b。
其次，在圖2(b)中示出的工序中，在襯底上以表面為平坦的方式形成厚的氮化硅膜8x。在該時(shí)刻，氮化硅膜8x覆蓋了各MISFET的柵電極6a、6b的上表面。其后，利用光刻在氮化硅膜8x上形成抗蝕劑膜12，以抗蝕劑膜12為掩摸對(duì)氮化硅膜8x進(jìn)行構(gòu)圖，只在nMISFET形成區(qū)Rn中留下氮化硅膜8x。
其次，在圖2(c)中示出的工序中，在除去了抗蝕劑膜12后，對(duì)氮化硅膜8x進(jìn)行回刻，除去氮化硅膜8x中位于柵電極6a上的部分，進(jìn)一步減薄厚度，形成厚度約為20nm的第1種內(nèi)部應(yīng)力膜8a。即，第1種內(nèi)部應(yīng)力膜8a不在nMISFET的柵電極6a上存在，而是只在源·漏區(qū)3a、4a上存在。
其次，在圖3(a)中示出的工序中，在襯底上以表面為平坦的方式形成厚的TEOS膜8y。在該時(shí)刻，TEOS膜8y覆蓋了各MISFET的柵電極6a、6b的上表面。其后，利用光刻在TEOS膜8y上形成抗蝕劑膜(未圖示)，以抗蝕劑膜為掩摸對(duì)TEOS膜8y進(jìn)行構(gòu)圖，在pMISFET形成區(qū)Rp中留下TEOS膜8y。
其次，在圖3(b)中示出的工序中，在除去了抗蝕劑膜后，通過(guò)對(duì)TEOS膜8y進(jìn)行回刻，除去TEOS膜8y中位于柵電極6a、6b上的部分，進(jìn)一步減薄厚度，形成厚度大致與第1種內(nèi)部應(yīng)力膜8a的厚度相同的第2種內(nèi)部應(yīng)力膜8b。即，第2種內(nèi)部應(yīng)力膜8b不在pMISFET的柵電極6b和第1種內(nèi)部應(yīng)力膜8a上存在，而是只在源·漏區(qū)3b、4b上存在。
利用以上的工序，在nMISFET的源·漏區(qū)3a、4a上和在pMISFET的源·漏區(qū)3b、4b上分別形成施加彼此方向相反的應(yīng)力用的內(nèi)部應(yīng)力膜8a、8b。
其次，在圖3(c)中示出的工序中，在襯底上形成了層間絕緣膜9后，利用光刻和干法刻蝕形成貫通層間絕緣膜9并分別到達(dá)nMISFET的源·漏區(qū)3a、4a、pMISFET的源·漏區(qū)3b、4b和各柵電極6a、6b的接觸孔。其后，通過(guò)在各接觸孔內(nèi)填埋金屬(例如鎢)，形成接點(diǎn)栓11。再者，在層間絕緣膜9上淀積了鋁合金膜等的金屬膜后，對(duì)金屬膜進(jìn)行構(gòu)圖，形成連接到接點(diǎn)栓11上的引出電極10。由此，可從外部導(dǎo)電性地連接到各MISFET的源·漏區(qū)3a、4a、3b、4b或柵電極6a、6b上。
在本實(shí)施例的制造方法中，關(guān)于形成2種內(nèi)部應(yīng)力膜8a、8b的的順序，先形成哪一種都可以，各內(nèi)部應(yīng)力膜8a、8b在元件隔離區(qū)2上或源·漏區(qū)3a、4a、3b、4b上可彼此重疊。
-第1實(shí)施例的變形例-圖4(a)-(c)是示出與第1實(shí)施例有關(guān)的第1～第3變形例的剖面圖。
與圖4(a)中示出的第1變形例有關(guān)的半導(dǎo)體器件具有省略了第1實(shí)施例中的側(cè)壁7的結(jié)構(gòu)。此外，源·漏區(qū)3a、4a、3b、4b都沒(méi)有低濃度雜質(zhì)擴(kuò)散區(qū)，只包含了高濃度雜質(zhì)擴(kuò)散區(qū)。其它的部分的結(jié)構(gòu)與第1實(shí)施例的半導(dǎo)體器件相同。按照該變形例，因?yàn)樵诩由蟽?nèi)部應(yīng)力膜時(shí)不存在側(cè)壁，故縮短了源·漏區(qū)3a、4a中分別與各第1種內(nèi)部應(yīng)力膜8a接觸的部分相互間的間隔。于是，由于對(duì)溝道區(qū)1x、1y施加的應(yīng)力增加了，故與第1實(shí)施例相比，可得到更大的載流子遷移率的提高效果。
與圖4(b)中示出的第2變形例有關(guān)的半導(dǎo)體器件具有用由氮化硅膜構(gòu)成的第1種內(nèi)部應(yīng)力膜8a覆蓋nMISFET的柵電極6a的側(cè)面、用由TEOS膜構(gòu)成的第2種內(nèi)部應(yīng)力膜8b覆蓋pMISFET的柵電極6b的側(cè)面以代替第1實(shí)施例中的由氧化硅膜構(gòu)成的側(cè)壁7的結(jié)構(gòu)。此外，源·漏區(qū)3a、4a、3b、4b都沒(méi)有低濃度雜質(zhì)擴(kuò)散區(qū)，只包含了高濃度雜質(zhì)擴(kuò)散區(qū)。其它的部分的結(jié)構(gòu)與第1實(shí)施例的半導(dǎo)體器件相同。
按照該變形例，除了第1變形例的作用和效果外，可得到以下的作用和效果。在nMISFET中，由于第1種內(nèi)部應(yīng)力膜8a與柵電極6a在柵電極6a的大致全部的側(cè)面上接觸，故利用第1種內(nèi)部應(yīng)力膜8a將柵電極6a壓縮到下方。而且，通過(guò)將柵電極6a壓縮到下方，在溝道區(qū)1x中在與主面垂直的方向上產(chǎn)生壓縮應(yīng)力，進(jìn)一步提高nMISFET的電子的遷移率。
此外，在pMISFET中，由于第2種內(nèi)部應(yīng)力膜8b與柵電極6b在柵電極6b的大致全部的側(cè)面上接觸，故利用第2種內(nèi)部應(yīng)力膜8b將柵電極6b向上方伸展。而且，通過(guò)將柵電極6b向上方伸展，在溝道區(qū)1y中在與主面垂直的方向上產(chǎn)生拉伸應(yīng)力，進(jìn)一步提高pMISFET的空穴的遷移率。
因而，在該結(jié)構(gòu)的情況下，與第1變形例相比，進(jìn)一步提高遷移率的提高率。
與圖4(c)中示出的第3變形例有關(guān)的半導(dǎo)體器件具有用由氮化硅膜構(gòu)成的第1種內(nèi)部應(yīng)力膜8a覆蓋nMISFET的柵電極6a的側(cè)面和上面、用由TEOS膜構(gòu)成的第2種內(nèi)部應(yīng)力膜8b覆蓋pMISFET的柵電極6b的側(cè)面和上面以代替第1實(shí)施例中的由氧化硅膜構(gòu)成的側(cè)壁7的結(jié)構(gòu)。此外，源·漏區(qū)3a、4a、3b、4b都沒(méi)有低濃度雜質(zhì)擴(kuò)散區(qū)，只包含了高濃度雜質(zhì)擴(kuò)散區(qū)。其它的部分的結(jié)構(gòu)與第1實(shí)施例的半導(dǎo)體器件相同。
按照該變形例，除了第2變形例的作用和效果外，可得到以下的作用和效果。在nMISFET中，由于第1種內(nèi)部應(yīng)力膜8a與柵電極6a在柵電極6a的大致全部的側(cè)面和上面上接觸，故利用第1種內(nèi)部應(yīng)力膜8a將柵電極6a壓縮到下方的作用更大。而且，通過(guò)更強(qiáng)地將柵電極6a壓縮到下方，在溝道區(qū)1x中在與主面垂直的方向上產(chǎn)生壓縮應(yīng)力，更加提高了nMISFET的電子的遷移率。
此外，在pMISFET中，由于第2種內(nèi)部應(yīng)力膜8b與柵電極6b在柵電極6b的大致全部的側(cè)面和上面上接觸，故利用第2種內(nèi)部應(yīng)力膜8b將柵電極6b拉伸到上方的作用更大。而且，通過(guò)更強(qiáng)地將柵電極6b拉伸到上方，在溝道區(qū)1y中在與主面垂直的方向上產(chǎn)生拉伸應(yīng)力，更加提高了pMISFET的空穴的遷移率。
因而，在該結(jié)構(gòu)的情況下，與第2變形例相比進(jìn)一步增加遷移率的提高率。
在上述第1～第3變形例中，作為源·漏區(qū)只成為高濃度雜質(zhì)區(qū)，但也可以是由低濃度雜質(zhì)區(qū)和高濃度雜質(zhì)區(qū)構(gòu)成的源·漏區(qū)。此時(shí)，如圖2(a)中所示，使用柵電極和側(cè)壁形成低濃度雜質(zhì)區(qū)和高濃度雜質(zhì)區(qū)，如果其后在除去側(cè)壁之后形成圖4(a)～(c)中示出的內(nèi)部應(yīng)力膜，則可形成由低濃度雜質(zhì)區(qū)和高濃度雜質(zhì)區(qū)構(gòu)成的源·漏區(qū)。
—第1變形例的制造方法—圖5(a)-(d)是示出與第1實(shí)施例中的第1變形例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
首先，在到圖5(a)中示出的工序?yàn)橹梗M(jìn)行與第1實(shí)施例中的圖2(a)中示出的工序相同的處理，形成劃分有源區(qū)1a、1b、…的元件隔離區(qū)2、柵絕緣膜5、柵電極6a、6b、只包含n型高濃度雜質(zhì)區(qū)的源·漏區(qū)3a、4a和只包含p型高濃度雜質(zhì)區(qū)的源·漏區(qū)3b、4b。在此，只用高濃度雜質(zhì)擴(kuò)散區(qū)形成了源·漏區(qū)3a、4a、3b、4b，但也可以是由低濃度雜質(zhì)擴(kuò)散區(qū)和高濃度雜質(zhì)擴(kuò)散區(qū)構(gòu)成的源·漏區(qū)。此時(shí)，在利用圖2(a)中示出的工序以側(cè)壁為掩摸形成了高濃度雜質(zhì)擴(kuò)散區(qū)后，通過(guò)除去側(cè)壁，可形成由低濃度雜質(zhì)擴(kuò)散區(qū)和高濃度雜質(zhì)擴(kuò)散區(qū)構(gòu)成的源·漏區(qū)。
其次，在圖5(a)中示出的工序中，在襯底上以表面為平坦的方式形成厚的氮化硅膜8x。在該時(shí)刻，氮化硅膜8x覆蓋了各MISFET的柵電極6a、6b的上表面。其后，利用光刻在氮化硅膜8x上形成抗蝕劑膜12，以抗蝕劑膜12為掩摸對(duì)氮化硅膜8x進(jìn)行構(gòu)圖，在nMISFET形成區(qū)Rn上留下氮化硅膜8x。
其次，在圖5(b)中示出的工序中，在除去了抗蝕劑膜12后，對(duì)氮化硅膜8x進(jìn)行回刻，除去氮化硅膜8x中位于柵電極6a上的部分，進(jìn)一步減薄厚度，形成厚度約為20nm的第1種內(nèi)部應(yīng)力膜8a。即，第1種內(nèi)部應(yīng)力膜8a不在nMISFET的柵電極6a上存在，而是只在源·漏區(qū)3a、4a上存在。
其次，在圖5(c)中示出的工序中，在襯底上以表面為平坦的方式形成厚的TEOS膜8y。在該時(shí)刻，TEOS膜8y覆蓋了各MISFET的柵電極6a、6b的上表面。
其次，在圖5(d)中示出的工序中，對(duì)TEOS膜8y進(jìn)行回刻，除去TEOS膜8y中位于第1種內(nèi)部應(yīng)力膜8a上和pMISFET的柵電極6b上的部分，進(jìn)一步減薄厚度，形成厚度大致與第1種內(nèi)部應(yīng)力膜8a的厚度相同的第2種內(nèi)部應(yīng)力膜8b。
利用以上的工序，在nMISFET的源·漏區(qū)3a、4a上和在pMISFET的源·漏區(qū)3b、4b上分別形成施加彼此方向相反的應(yīng)力用的內(nèi)部應(yīng)力膜8a、8b。
省略其后的工序的圖示，但利用與圖3(c)中示出的工序同樣的工序，進(jìn)行層間絕緣膜9的形成、貫通層間絕緣膜9并分別到達(dá)nMISFET的源·漏區(qū)3a、4a、pMISFET的源·漏區(qū)3b、4b和各柵電極6a、6b的接觸孔的形成和接點(diǎn)栓的形成。再者，通過(guò)在層間絕緣膜上形成引出電極，可從外部導(dǎo)電性地連接到各MISFET的源·漏區(qū)3a、4a、3b、4b或柵電極6a、6b上。
按照本實(shí)施例，通過(guò)形成第1種內(nèi)部應(yīng)力膜8a和第2種內(nèi)部應(yīng)力膜8b，可得到圖4(a)中示出的結(jié)構(gòu)。因而，因?yàn)椴淮嬖趥?cè)壁，故縮短了源·漏區(qū)3a、4a中分別與各第1種內(nèi)部應(yīng)力膜8a接觸的部分相互間的間隔。于是，由于對(duì)溝道區(qū)1x、1y施加的應(yīng)力增大，故與第1實(shí)施例相比可得到更大的載流子遷移率的提高效果。由于有源區(qū)1a與第1種內(nèi)部應(yīng)力膜8a的距離接近，在有源區(qū)1a中產(chǎn)生的拉伸應(yīng)力增大了。
—第3變形例的制造方法—圖6(a)-(d)是示出與第1實(shí)施例中的第3變形例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
首先，在到圖6(a)中示出的工序?yàn)橹梗M(jìn)行與第1實(shí)施例中的圖2(a)中示出的工序相同的處理，形成劃分有源區(qū)1a、1b、…的元件隔離區(qū)2、柵絕緣膜5、柵電極6a、6b、只包含n型高濃度雜質(zhì)區(qū)的源·漏區(qū)3a、4a和只包含p型高濃度雜質(zhì)區(qū)的源·漏區(qū)3b、4b。在此，只用高濃度雜質(zhì)擴(kuò)散區(qū)形成了源·漏區(qū)3a、4a、3b、4b，但也可以是由低濃度雜質(zhì)擴(kuò)散區(qū)和高濃度雜質(zhì)擴(kuò)散區(qū)構(gòu)成的源·漏區(qū)。此時(shí)，在利用圖2(a)中示出的工序以側(cè)壁為掩摸形成了高濃度雜質(zhì)擴(kuò)散區(qū)后，除去側(cè)壁。
其次，在圖6(a)中示出的工序中，在襯底上形成比柵電極6a、6b薄的、厚度約為20nm的氮化硅膜。在該時(shí)刻，氮化硅膜從各MISFET的柵電極6a、6b的側(cè)面起覆蓋了上表面。其后，利用光刻在氮化硅膜上形成抗蝕劑膜12，以抗蝕劑膜12為掩摸對(duì)氮化硅膜進(jìn)行構(gòu)圖，只在nMISFET形成區(qū)Rn上留下由氮化硅膜構(gòu)成的壓縮應(yīng)力膜8a。
其次，在圖6(b)中示出的工序中，在除去了抗蝕劑膜12后，在襯底上形成比柵電極6a、6b薄的、厚度約為20nm的TEOS膜。在該時(shí)刻，TEOS膜從各MISFET的柵電極6a、6b的側(cè)面起覆蓋了上表面，而且也覆蓋了第1種內(nèi)部應(yīng)力膜8a。其次，利用光刻在TEOS膜上形成抗蝕劑膜13，以抗蝕劑膜13為掩摸，對(duì)TEOS膜進(jìn)行構(gòu)圖，除去TEOS膜中位于pMISFET的柵電極6B上的部分，在元件隔離區(qū)2上形成與第1種內(nèi)部應(yīng)力膜8a重疊的第2種內(nèi)部應(yīng)力膜8b。此時(shí)，在理想的情況下，沒(méi)有第1種內(nèi)部應(yīng)力膜8a與第2種內(nèi)部應(yīng)力膜8b的重疊，但即使在元件隔離區(qū)2上或在源·漏區(qū)上重疊，由于離開(kāi)一定的距離，故第2種內(nèi)部應(yīng)力膜8b對(duì)有源區(qū)1a的應(yīng)力較小。
對(duì)氮化硅膜進(jìn)行回刻，除去氮化硅膜中位于柵電極6a上的部分，進(jìn)一步減薄厚度，形成厚度約為20nm的第1種內(nèi)部應(yīng)力膜8a。即，第1種內(nèi)部應(yīng)力膜8a不在nMISFET的柵電極6a上存在，而是只在源·漏區(qū)3a、4a上存在。
利用以上的工序，在nMISFET的源·漏區(qū)3a、4a上和在pMISFET的源·漏區(qū)3b、4b上分別形成施加彼此方向相反的應(yīng)力用的內(nèi)部應(yīng)力膜8a、8b。
其次，在圖6(c)中示出的工序中，進(jìn)行與第1實(shí)施例的圖3(c)中示出的工序相同的處理，進(jìn)行層間絕緣膜9的形成、貫通層間絕緣膜9并分別到達(dá)nMISFET的源·漏區(qū)3a、4a、pMISFET的源·漏區(qū)3b、4b和各柵電極6a、6b的接觸孔的形成和接點(diǎn)栓11的形成。再者，通過(guò)在層間絕緣膜上形成引出電極10，可從外部導(dǎo)電性地連接到各MISFET的源·漏區(qū)3a、4a、3b、4b或柵電極6a、6b上。
具有利用由氮化硅膜構(gòu)成的第1種內(nèi)部應(yīng)力膜8a覆蓋了nMISFET的柵電極6a的側(cè)面和上面、利用由TEOS膜構(gòu)成的第1種內(nèi)部應(yīng)力膜8a覆蓋了pMISFET的柵電極6b的側(cè)面和上面的間隔。其它的部分的結(jié)構(gòu)與第1實(shí)施例的半導(dǎo)體器件是相同的。
按照本實(shí)施例，可得到以下的作用和效果。在nMISFET中，由于第1種內(nèi)部應(yīng)力膜8a與柵電極6a在柵電極6a的大致全部的側(cè)面和上面接觸，故利用第1種內(nèi)部應(yīng)力膜8a較強(qiáng)地將柵電極6a壓縮到下方。而且，通過(guò)將柵電極6a壓縮到下方，在溝道區(qū)1x中在與主面垂直的方向上產(chǎn)生壓縮應(yīng)力。在本實(shí)施例中，由于使用Si(110)襯底，電子的移動(dòng)方向?yàn)?br> ，故由于該壓縮應(yīng)力的緣故，nMISFET的電子的遷移率進(jìn)一步提高。
此外，在pMISFET中，由于第2種內(nèi)部應(yīng)力膜8b與柵電極6b在柵電極6b的大致全部的側(cè)面和上面接觸，故利用第2種內(nèi)部應(yīng)力膜8b較強(qiáng)地將柵電極6b拉伸到上方。而且，通過(guò)將柵電極6b拉伸到上方，在溝道區(qū)1y中在與主面垂直的方向上產(chǎn)生拉伸應(yīng)力。在本實(shí)施例中，由于使用Si(110)襯底，空穴的移動(dòng)方向?yàn)?br> ，故由于該拉伸應(yīng)力的緣故，pMISFET的空穴的遷移率進(jìn)一步提高。
再者，在本實(shí)施例的制造方法的情況下，在由氮化硅膜形成第1種內(nèi)部應(yīng)力膜8a和由TEOS膜形成第2種內(nèi)部應(yīng)力膜8b的工序中，由于進(jìn)行構(gòu)圖來(lái)代替回刻，故成為更簡(jiǎn)單的制造方法。
(第2實(shí)施例)圖7(a)-(d)和圖8(a)-(d)是示出與第2實(shí)施例有關(guān)的半導(dǎo)體器件的制造工序的剖面圖。
首先，在圖7(a)中示出的工序中，在半導(dǎo)體襯底1的一部分中進(jìn)行槽的形成和埋入氧化膜的形成，形成劃分有源區(qū)1a、1b、…的元件隔離區(qū)2。
其次，在圖7(b)中示出的工序中，在襯底上形成其厚度比柵電極的厚度厚的氮化硅膜。在該時(shí)刻，由于沒(méi)有形成各MISFET的柵電極，故氮化硅膜覆蓋了各有源區(qū)1a、1b和元件隔離區(qū)2。其后，利用光刻在氮化硅膜上形成抗蝕劑膜12，以該以抗蝕劑膜12為掩摸對(duì)氮化硅膜進(jìn)行構(gòu)圖，只在nMISFET形成區(qū)Rn上留下由氮化硅膜構(gòu)成的第1種內(nèi)部應(yīng)力膜8a。
其次，在圖7(c)中示出的工序中，在襯底上形成其厚度比柵電極的厚度厚的TEOS膜。在該時(shí)刻，由于沒(méi)有形成各MISFET的柵電極，故TEOS膜覆蓋了有源區(qū)1b和元件隔離區(qū)2。其后，利用光刻在TEOS膜上形成抗蝕劑膜13，以該以抗蝕劑膜13為掩摸對(duì)TEOS膜進(jìn)行構(gòu)圖，在pMISFET形成區(qū)Rp上留下由TEOS膜構(gòu)成的第2種內(nèi)部應(yīng)力膜8b。此時(shí)，在元件隔離區(qū)2上第1種內(nèi)部應(yīng)力膜8a與第2種內(nèi)部應(yīng)力膜8b重疊。
其次，在圖7(d)中示出的工序中，利用光刻在第1種內(nèi)部應(yīng)力膜8a和第2種內(nèi)部應(yīng)力膜8b上形成對(duì)各MISFET的柵形成區(qū)開(kāi)了口而構(gòu)成的抗蝕劑膜14，以抗蝕劑膜14為掩摸，刻蝕第1種內(nèi)部應(yīng)力膜8a和第2種內(nèi)部應(yīng)力膜8b，形成到達(dá)半導(dǎo)體襯底1的上面的槽6x、6y。此時(shí)，在有源區(qū)1a中的溝道區(qū)1x中由第1種內(nèi)部應(yīng)力膜8a產(chǎn)生橫方向的拉伸應(yīng)力，在有源區(qū)1b中的溝道區(qū)1y中由第1種內(nèi)部應(yīng)力膜8a產(chǎn)生壓縮應(yīng)力。
其次，在圖8(a)中示出的工序中，在除去了抗蝕劑膜14后，進(jìn)行在半導(dǎo)體襯底1中在槽6x、6y的底面上露出的區(qū)域的熱氧化，形成柵絕緣膜5。其次，在槽6x、6y內(nèi)和第1種內(nèi)部應(yīng)力膜8a和第2種內(nèi)部應(yīng)力膜8b上淀積多晶硅膜6直至其上面大致為平坦的厚度。
其次，在圖8(b)中示出的工序中，對(duì)多晶硅膜6進(jìn)行回刻，除去位于第1種內(nèi)部應(yīng)力膜6a和第2種內(nèi)部應(yīng)力膜6b的上方的部分，在各槽6x、6y內(nèi)填埋多晶硅膜，形成柵電極6a、6b。再者，進(jìn)行光刻和離子注入，在nMISFET形成區(qū)Rn的柵電極8a中摻了n型雜質(zhì)，在pMISFET形成區(qū)Rp的柵電極8b中摻了p型雜質(zhì)，使各柵電極6a、6b實(shí)現(xiàn)低電阻化。
其次，在圖8(c)中示出的工序中，在利用有選擇的刻蝕除去了內(nèi)部應(yīng)力膜8a、8b后，空穴光刻和以各柵電極6a、6b為掩摸的離子注入，在nMISFET形成區(qū)Rn中注入n型雜質(zhì)，在pMISFET形成區(qū)Rp中注入p型雜質(zhì)。由此，形成nMISFET的只包含n型高濃度雜質(zhì)擴(kuò)散區(qū)的源·漏區(qū)3a、4a和pMISFET的只包含p型高濃度雜質(zhì)擴(kuò)散區(qū)的源·漏區(qū)3b、4b。因除去內(nèi)部應(yīng)力膜8a、8b的緣故，由內(nèi)部應(yīng)力膜8a、8b對(duì)各溝道區(qū)1x、1y施加的應(yīng)力減少。但是，由于在溝道區(qū)1x、1y中發(fā)生了應(yīng)力的狀態(tài)下形成柵絕緣膜5，故柵絕緣膜5保持了作為柵絕緣膜5的正下方的區(qū)域的溝道區(qū)1x、1y的應(yīng)力。例如，在使用Si(110)襯底作為半導(dǎo)體襯底1、使用氧化硅膜作為柵絕緣膜5時(shí)，如果除去內(nèi)部應(yīng)力膜8a、8b，則由于氧化硅膜與Si(110)襯底的楊氏模量的比為1∶3，故溝道區(qū)1x、1y中的應(yīng)力減少為4分之1。為了將拉伸應(yīng)力或壓縮應(yīng)力保持得較大，將楊氏模量比Si(110)襯底的楊氏模量大的絕緣性材料用作柵絕緣膜5即可。作為楊氏模量比Si(110)襯底的楊氏模量大的絕緣性材料，例如有氮化硅膜。在此，只用高濃度雜質(zhì)擴(kuò)散區(qū)形成了源·漏區(qū)3a、4a、3b、4b，但也可以是用低濃度雜質(zhì)擴(kuò)散區(qū)和高濃度雜質(zhì)擴(kuò)散區(qū)形成的源·漏區(qū)。此時(shí)，在以柵電極為掩摸利用低濃度離子注入形成了低濃度雜質(zhì)區(qū)后，在柵電極的側(cè)面上形成側(cè)壁，其后以側(cè)壁為掩摸利用高濃度離子注入形成高濃度雜質(zhì)區(qū)即可。
其次，在圖8(d)中示出的工序中，進(jìn)行與第1實(shí)施例的圖3(c)中示出的工序相同的處理，進(jìn)行層間絕緣膜9的形成、貫通層間絕緣膜9并分別到達(dá)nMISFET的源·漏區(qū)3a、4a、pMISFET的源·漏區(qū)3b、4b和各柵電極6a、6b的接觸孔的形成和接點(diǎn)栓11的形成。再者，通過(guò)在層間絕緣膜上形成引出電極10，可從外部導(dǎo)電性地連接到各MISFET的源·漏區(qū)3a、4a、3b、4b或柵電極6a、6b上。
按照本實(shí)施例，與第1實(shí)施例相比有以下的優(yōu)點(diǎn)。在第1實(shí)施例中，在溝道區(qū)1x、1y中產(chǎn)生應(yīng)力時(shí)，由于存在柵電極6a、6b，故存在第1種內(nèi)部應(yīng)力膜8a和第2種內(nèi)部應(yīng)力膜8b在溝道區(qū)1x、1y中要產(chǎn)生的應(yīng)力被柵電極6a、6b遮蔽而減少的可能性。與此不同，在本實(shí)施例中，在圖7(d)中示出的工序中形成了槽6x、6y時(shí)，由于作為與內(nèi)部應(yīng)力膜8a、8b相接的構(gòu)件只是半導(dǎo)體襯底1，故在溝道區(qū)1x、1y中產(chǎn)生的應(yīng)力增大了。
再有，在本實(shí)施例中，使用了摻了雜質(zhì)的多晶硅膜作為柵電極6a、6b。但是，通過(guò)使用即使不摻雜也有導(dǎo)電型的膜(例如，銅膜、鎢膜、鈷膜、鎳膜等的金屬膜)來(lái)代替多晶硅膜作為形成柵電極6a、6b用的膜，其后沒(méi)有必要進(jìn)行離子注入，可謀求工序的簡(jiǎn)化。
此外，在本實(shí)施例中，為了進(jìn)行形成源·漏區(qū)3a、4a、3b、4b用的離子注入，除去了內(nèi)部應(yīng)力膜8a、8b。但是，如果內(nèi)部應(yīng)力膜8a、8b的厚度較薄，則由于可越過(guò)內(nèi)部應(yīng)力膜8a、8b在半導(dǎo)體襯底1內(nèi)注入雜質(zhì)離子，故也可不除去內(nèi)部應(yīng)力膜8a、8b而將其留下。
此外，在圖8(a)中示出的工序中，為了形成柵絕緣膜而對(duì)半導(dǎo)體襯底的露出了的表面部進(jìn)行了熱氧化，但也可利用CVD或PVD來(lái)淀積柵絕緣膜。此時(shí)，在柵電極6a、6b的側(cè)面上留下柵絕緣膜用的絕緣膜(例如氧化硅膜)，但即使該側(cè)面上的膜作為側(cè)壁留下，也不產(chǎn)生不利的情況。
(第3實(shí)施例)圖9(a)、(b)是分別按順序示出第3實(shí)施例中的半導(dǎo)體器件中的1個(gè)MISFET的平面圖和IX-IX線剖面(柵寬方向剖面)中的結(jié)構(gòu)的剖面圖。在本實(shí)施例中，說(shuō)明在MISFET的柵寬方向、即在與半導(dǎo)體襯底的主面平行且與載流子的移動(dòng)方向垂直的方向上產(chǎn)生應(yīng)力用的結(jié)構(gòu)。
如圖9(a)、(b)中所示，在作為Si(110)襯底的半導(dǎo)體襯底1的有源區(qū)17中設(shè)置了具備柵絕緣膜5、柵電極15和源·漏區(qū)3、4的MISFET。MISFET可以是nMISFET和pMISFET的任一種。此外，在柵電極15的兩端部上設(shè)置了從柵電極15的側(cè)面、端面和上面跨過(guò)半導(dǎo)體襯底1和元件隔離區(qū)2的、由氮化硅膜構(gòu)成的第1種內(nèi)部應(yīng)力膜16、16。
在本實(shí)施例中，利用第1種內(nèi)部應(yīng)力膜16在源·漏區(qū)3、4中位于第1種內(nèi)部應(yīng)力膜16的正下方的兩端部上產(chǎn)生壓縮應(yīng)力，在源·漏區(qū)3、4中在上部不存在第1種內(nèi)部應(yīng)力膜16的區(qū)域在柵寬方向上產(chǎn)生拉伸應(yīng)力。再者，因柵電極15的兩端部也被第1種內(nèi)部應(yīng)力膜16壓縮，在柵電極15的不存在第1種內(nèi)部應(yīng)力膜16的部分中在柵寬方向上產(chǎn)生拉伸應(yīng)力。其結(jié)果，在溝道區(qū)17x中，產(chǎn)生因被柵電極15吸引而伸展而產(chǎn)生的應(yīng)力，該柵電極15受到了因受到拉伸應(yīng)力的源·漏區(qū)3、4引起的應(yīng)力和拉伸應(yīng)力，在柵寬方向上產(chǎn)生大的拉伸應(yīng)力。該拉伸應(yīng)力的方向是與半導(dǎo)體襯底1的主面平行的方向，而且，是與載流子移動(dòng)的方向正交的方向。在使用Si(110)襯底作為半導(dǎo)體襯底1、將柵長(zhǎng)方向深度為
方向的情況下，即使在溝道區(qū)17x中移動(dòng)的載流子是電子、空穴的任一種(即在nMISFET、pMISFET的任一種中)，也可利用壓電阻效應(yīng)來(lái)提高載流子的遷移率。
再有，在圖9(a)、(b)中示出的結(jié)構(gòu)中，2個(gè)第1種內(nèi)部應(yīng)力膜16、16覆蓋了柵電極15的各端部中的側(cè)面和上面，但即使第1種內(nèi)部應(yīng)力膜16、16只覆蓋柵電極15的側(cè)面，也能產(chǎn)生溝道區(qū)17x中的柵寬方向的拉伸應(yīng)力。
再者，即使在只在柵電極15的一方的端部上設(shè)置了第1種內(nèi)部應(yīng)力膜16的情況下，也可在溝道區(qū)17x中產(chǎn)生某種程度的拉伸應(yīng)力。
此外，除了該結(jié)構(gòu)外，也可在柵電極15的兩端部的下方設(shè)置第1種內(nèi)部應(yīng)力膜。
如上所述，本發(fā)明通過(guò)利用內(nèi)部應(yīng)力膜在半導(dǎo)體襯底中產(chǎn)生應(yīng)力，使用與現(xiàn)在的半導(dǎo)體器件制造工序具有一致性的制造工序，可在半導(dǎo)體襯底上的任意的位置上產(chǎn)生應(yīng)力，可提高載流子的遷移率。
權(quán)利要求
1.一種半導(dǎo)體器件，具有MISFET，其特征在于上述MISFET具備有源區(qū)，其由半導(dǎo)體襯底構(gòu)成；柵絕緣膜，其形成在上述有源區(qū)之上；柵電極，其形成在上述柵絕緣膜之上；源·漏區(qū)，其形成在位于上述半導(dǎo)體襯底中上述柵電極的兩側(cè)方的區(qū)域中；以及內(nèi)部應(yīng)力膜，其形成在上述源·漏區(qū)之上，在位于上述有源區(qū)中上述柵電極下方的溝道區(qū)中的柵長(zhǎng)方向上產(chǎn)生應(yīng)力，上述內(nèi)部應(yīng)力膜，未形成在上述柵電極的上面上。
2.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜，在與柵長(zhǎng)方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生上述應(yīng)力。
3.如權(quán)利要求2中所述的半導(dǎo)體器件，其特征在于上述拉伸應(yīng)力的實(shí)質(zhì)上平行的方向，還包含偏離載流子移動(dòng)方向不超過(guò)10°范圍的方向。
4.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜，與上述源·漏區(qū)直接接觸。
5.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜，隔著薄膜形成在上述源·漏區(qū)之上。
6.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜為多層。
7.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述源·漏區(qū)，包含低濃度雜質(zhì)擴(kuò)散區(qū)、高濃度雜質(zhì)擴(kuò)散區(qū)、以及硅化物層。
8.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于還具有形成在上述柵電極側(cè)面上的側(cè)壁。
9.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜，與上述柵電極的側(cè)面接觸。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述半導(dǎo)體襯底的主面實(shí)質(zhì)上為{100}面，上述柵電極的柵長(zhǎng)方向?qū)嵸|(zhì)上為<011>方向。
11.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于還具有層間絕緣膜，其形成在上述內(nèi)部應(yīng)力膜上；和接點(diǎn)栓，其貫通上述層間絕緣膜及上述內(nèi)部應(yīng)力膜，并與上述源·漏區(qū)連接。
12.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述有源區(qū)，被形成在上述半導(dǎo)體襯底的元件隔離區(qū)所劃分。
13.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述柵絕緣膜是氧化硅膜。
14.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述柵絕緣膜是氮氧化硅膜。
15.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述柵電極具有多晶硅膜。
16.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于上述柵電極具有金屬膜。
17.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于將上述內(nèi)部應(yīng)力膜設(shè)置成覆蓋上述源·漏區(qū)中至少一方的區(qū)域的至少一部分。
18.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜覆蓋上述源·漏區(qū)的兩者的區(qū)域的至少各一部分。
19.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜覆蓋上述柵電極的兩側(cè)面的至少各一部分。
20.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述MISFET是nMISFET，上述源·漏區(qū)是n型源·漏區(qū)，上述內(nèi)部應(yīng)力膜的應(yīng)力是拉伸應(yīng)力。
21.如權(quán)利要求20中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜在與柵長(zhǎng)方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生上述拉伸應(yīng)力。
22.如權(quán)利要求20中所述的半導(dǎo)體器件，其特征在于上述拉伸應(yīng)力的實(shí)質(zhì)上平行的方向，還包含偏離電子移動(dòng)方向不超過(guò)10°范圍的方向。
23.如權(quán)利要求20中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜由氮化硅膜構(gòu)成。
24.如權(quán)利要求20中所述的半導(dǎo)體器件，其特征在于上述n型源·漏區(qū)，包含n型低濃度雜質(zhì)擴(kuò)散區(qū)、n型高濃度雜質(zhì)擴(kuò)散區(qū)、以及硅化物層。
25.如權(quán)利要求1中所述的半導(dǎo)體器件，其特征在于上述MISFET是pMISFET，上述源·漏區(qū)是p型源·漏區(qū)，上述內(nèi)部應(yīng)力膜的應(yīng)力是壓縮應(yīng)力。
26.如權(quán)利要求25中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜在與柵長(zhǎng)方向?qū)嵸|(zhì)上平行的方向上產(chǎn)生上述壓縮應(yīng)力。
27.如權(quán)利要求25中所述的半導(dǎo)體器件，其特征在于上述壓縮應(yīng)力的實(shí)質(zhì)上平行的方向，還包含偏離空穴移動(dòng)方向不超過(guò)10°范圍的方向。
28.如權(quán)利要求25中所述的半導(dǎo)體器件，其特征在于上述內(nèi)部應(yīng)力膜由TEOS膜構(gòu)成。
29.如權(quán)利要求25中所述的半導(dǎo)體器件，其特征在于上述p型源·漏區(qū)，包含p型低濃度雜質(zhì)擴(kuò)散區(qū)、p型高濃度雜質(zhì)擴(kuò)散區(qū)、以及硅化物層。
全文摘要
一種具有MISFET的半導(dǎo)體器件，MISFET具備有源區(qū)，其由半導(dǎo)體襯底構(gòu)成；柵絕緣膜，其形成在上述有源區(qū)之上；柵電極，其形成在上述柵絕緣膜之上；源·漏區(qū)，其形成在位于上述半導(dǎo)體襯底中上述柵電極的兩側(cè)方的區(qū)域中；以及內(nèi)部應(yīng)力膜，其形成在上述源·漏區(qū)之上，在位于上述有源區(qū)中上述柵電極下方的溝道區(qū)中的柵長(zhǎng)方向上產(chǎn)生應(yīng)力，上述內(nèi)部應(yīng)力膜，未形成在上述柵電極的上面上?？商岣唠娮踊蚩昭ǖ倪w移率。
文檔編號(hào)H01L27/092GK101038934SQ20071010122
公開(kāi)日2007年9月19日 申請(qǐng)日期2004年6月15日 優(yōu)先權(quán)日2003年6月16日
發(fā)明者筒井將史, 海本博之, 赤松香 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社