專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，其在形成于襯底中的通孔內(nèi)具有從基板的前面穿透到其背面的貫通互連，且具體而言涉及一種半導(dǎo)體器件，其中多個通互連形成于通孔內(nèi)，以及制造該半導(dǎo)體器件的方法。
背景技術(shù)：
為了縮小比如便攜設(shè)備的電子設(shè)備的尺寸、重量、功耗和成本，廣泛采用了系統(tǒng)封裝(SiP)技術(shù)，在SiP中多個芯片、無源元件等被組裝在一個封裝體內(nèi)。
在實現(xiàn)SiP的三維(3D)安裝時，沿3D方向的連接在封裝體中通過芯片之間或芯片與插入襯底之間的引線鍵合來實現(xiàn)。然而，引線鍵合涉及以下的問題(1)難于堆疊多個具有相同尺寸的芯片；(2)引線鍵合的較大的引線長度導(dǎo)致較高的電感，且由此使得難于保證芯片之間的高速信號傳輸；和(3)組裝在一個封裝中的大量的芯片或安裝于一個封裝內(nèi)的邏輯LSI的大量的端子導(dǎo)致封裝中的數(shù)量大得多的互連，且因此使得難于通過引線鍵合實現(xiàn)連接。
在芯片之間的信號傳輸?shù)乃俣壬?，SiP具有劣于芯片上系統(tǒng)(SoC)的缺點。在SoC中，所需的功能被集成在一個芯片半導(dǎo)體襯底上以實現(xiàn)數(shù)字設(shè)備的高性能、小尺寸和小重量。
在芯片之間的互連方法中，除了引線鍵合之外，還有倒裝片連接和由貫通電極的連接。在倒裝片連接中，使得芯片的電路面彼此面對且通過凸點彼此連接。貫通電極由將比如Cu的金屬埋入通孔中來形成，所述通孔從電路面(有源面)穿透芯片到其背面。在使用貫通電極的連接中，互連垂直形成于芯片中，且因此可以在芯片之間與在芯片和插入裝置之間實現(xiàn)經(jīng)由最短距離的連接。因此，可以實現(xiàn)極短的互連長度，其允許縮短互連延遲時間。
已知通過三維堆疊半導(dǎo)體芯片形成的各種半導(dǎo)體器件。
在標(biāo)題為“Si-穿透芯片的結(jié)構(gòu)的革新”(英文為“revolution in thestructure of Si-penetrating chips”，在Oct.10，2005發(fā)表的Nikki Electronics(日文雜志)，p.81-99(摘要，第二部分中的圖1)，其后稱為非專利文獻(xiàn)1)的文獻(xiàn)中，有相關(guān)于Si穿透電極和無線通訊技術(shù)以實現(xiàn)穿透芯片的傳輸路徑的描述。
就粗略分類而言，通孔的形成包括用于在Si襯底中開口的干法蝕刻步驟和用導(dǎo)電材料(例如，Cu、W或多晶硅)填充開口的電極形成步驟。將微處理技術(shù)應(yīng)用于開口可以形成具有幾毫米直徑的小通孔。
引線鍵合和倒裝片連接所涉及的限制在于互連的數(shù)量和可以彼此連接的芯片的數(shù)量。相反，在采用貫通電極的連接中，多個芯片可以經(jīng)由幾千個貫通電極連接。因此，可以實現(xiàn)芯片之間的提高的信號傳輸速度，其可以消除現(xiàn)存的SiP的缺點。
在標(biāo)題為“堆疊的半導(dǎo)體集成電路及其制造方法”(英文為“Stackedsemiconductor integrated circuit and method for manufacturing the same”)的日本專利特開昭59-222954(其后稱為專利文獻(xiàn)1)中的一權(quán)利要求披露了通過堆疊至少兩個有源基板而獲得的集成電路，其中元件組形成于半導(dǎo)體基板的至少一個主面上。該集成電路的特點在于，用于有源基板的連接部分由彼此面對的焊料焊盤和中間焊料層形成，和其內(nèi)壁由絕緣膜和導(dǎo)電膜覆蓋的通孔設(shè)置于焊料焊盤的至少一側(cè)。
標(biāo)題為“半導(dǎo)體器件”(英文為“Semiconductor device”)的日本專利特開平5-63137(其后稱為專利文獻(xiàn)2，第0011到0020段)包括以下的描述。
專利文獻(xiàn)2的發(fā)明旨在提供一種芯片上芯片(chip-on-chip)結(jié)構(gòu)，對于其在芯片的堆疊中對準(zhǔn)容易且允許堆疊大量的芯片。
根據(jù)專利文獻(xiàn)2，其目的通過由堆疊多個半導(dǎo)體芯片而獲得的半導(dǎo)體器件來實現(xiàn)。在該器件中，芯片具有在其前面和背面上的電極，且電極經(jīng)由穿透芯片的通孔彼此連接。芯片貫通電極彼此連接。
在專利文獻(xiàn)2的發(fā)明中，經(jīng)由穿透芯片的通孔連接到用于芯片之間的互連的電極的電極形成于芯片的前面上。這允許大量的芯片被堆疊，從而使得芯片的前面和前面、芯片的前面和背面、以及芯片的背面和背面彼此面對。
因為用于芯片之間的互連的電極存在于芯片的兩個面上，對于芯片的前面和背面的每個組合，芯片位置的對準(zhǔn)容易，且因此允許大量芯片的堆疊。
圖23A是用于解釋專利文獻(xiàn)2的發(fā)明的一個實施方式的剖面圖，且對應(yīng)于專利文獻(xiàn)2中的圖1。在圖23A中，參考標(biāo)號201、211和212分別代表第一芯片、內(nèi)部電路和用導(dǎo)電材料填充的通孔。標(biāo)號213、214和215分別代表比如SiO2或SiON膜的絕緣膜、用于芯片之間的互連的電極和凸點。標(biāo)號202、221和222分別代表第二芯片、內(nèi)部電路和用導(dǎo)電材料填充的通孔。標(biāo)號223、224和225分別代表比如SiO2或SiON膜的絕緣膜、用于芯片之間的互連的電極和凸點。標(biāo)號226、208和281分別代表外部連接電極或互連電極、用于自動帶鍵合(TAB)的膜、以及形成于TAB膜上且連接到外部端子的互連。
通孔由各向異性蝕刻敞開，且在敞開的通孔的側(cè)壁上通過化學(xué)氣相沉積(CVD)沉積比如SiO2或SiON膜的絕緣膜。對于該通孔的各向異性蝕刻，通過光刻構(gòu)圖相對于Si具有高選擇性的膜，從而該構(gòu)圖的高選擇性膜被用作掩模。用導(dǎo)電材料填充過孔通過鎢的選擇性CVD等或電鍍來進(jìn)行。
標(biāo)題為“堆疊的半導(dǎo)體器件”(英文為“Stacked semiconductor device”)日本專利特開No.2001-127243(其后稱為專利文獻(xiàn)3，第0007到0024段，圖1到5)包括以下的描述。
在專利文獻(xiàn)3的發(fā)明中，對于芯片共同的貫通電極和互連電極形成于每個芯片上，且這些電極經(jīng)由任何可選的互連圖案彼此連接。根據(jù)專利文獻(xiàn)3，該結(jié)構(gòu)提高了半導(dǎo)體芯片之間的互連圖案的靈活性，且消除了對于每個堆疊的半導(dǎo)體器件顯著改變半導(dǎo)體芯片之間的互連的電極的排列設(shè)計，由此提供了有利于高混合少量生產(chǎn)的堆疊的半導(dǎo)體器件。
具體而言，專利文獻(xiàn)3的發(fā)明是為了提供一種具有多個堆疊的半導(dǎo)體芯片的堆疊的半導(dǎo)體器件。半導(dǎo)體芯片具有設(shè)置以穿透半導(dǎo)體芯片的貫通電極、設(shè)置于半導(dǎo)體芯片前面上的第一電極、和設(shè)置于半導(dǎo)體芯片背面上的第二電極。另外，半導(dǎo)體芯片具有設(shè)置于半導(dǎo)體芯片的前面和背面上且選擇性地經(jīng)由貫通電極連接第一和第二電極的互連圖案。通過堆疊半導(dǎo)體芯片，下面的半導(dǎo)體芯片上的第一電極連接到上面的半導(dǎo)體芯片上的第二電極。
在專利文獻(xiàn)3的堆疊的半導(dǎo)體器件中，可以根據(jù)在半導(dǎo)體芯片的前面和背面上的預(yù)定的排列形式來排列多個第二電極。具體而言，預(yù)定的排列形式可以為矩陣形式。
另外，在專利文獻(xiàn)3的堆疊的半導(dǎo)體器件中，第一電極可以為突起電極，且第二電極可以為焊盤電極。
圖21A、21B和21C分別對應(yīng)于專利文獻(xiàn)3中的圖1、2、和3。圖22A和圖22B分別對應(yīng)于專利文獻(xiàn)3中的圖4和5。這些圖解釋了專利文獻(xiàn)3的發(fā)明的第一實施方式。
對應(yīng)于專利文獻(xiàn)3中的圖1的圖21A是顯示包括在堆疊的半導(dǎo)體器件中的半導(dǎo)體芯片的第一實施方式的形式的透視圖。對應(yīng)于專利文獻(xiàn)3的圖2的圖21B是由從芯片的背側(cè)觀看圖21A所示的半導(dǎo)體芯片所獲得的透視圖。對應(yīng)于專利文獻(xiàn)3的圖3的圖21C是顯示圖21A所示的半導(dǎo)體芯片的主要部分的放大剖面圖。
圖22A是顯示連接示例的解釋圖，其中具有與圖21A所示的半導(dǎo)體芯片相同結(jié)構(gòu)的半導(dǎo)體芯片垂直堆疊。圖22B也是顯示連接示例的解釋圖，其中具有與圖21A所示的半導(dǎo)體芯片相同結(jié)構(gòu)的半導(dǎo)體芯片垂直堆疊。
如圖21A。21B和21C所示，用于構(gòu)建堆疊的半導(dǎo)體器件的半導(dǎo)體芯片101包括穿透半導(dǎo)體芯片101的貫通電極102、設(shè)置于半導(dǎo)體芯片101的前面上的突起電極(第一電極)103、和設(shè)置于半導(dǎo)體芯片101的背面上的焊盤電極(第二電極)104。另外，半導(dǎo)體芯片101具有分別設(shè)置于半導(dǎo)體芯片101的前面和背面上且選擇性地經(jīng)由貫通電極102連接突起電極103和焊盤電極104的互連圖案105a和105b。當(dāng)堆疊具有上述結(jié)構(gòu)的半導(dǎo)體芯片時，在下的半導(dǎo)體芯片上的突起電極連接到在上的半導(dǎo)體芯片上的焊盤電極。
具體而言，如圖21C所示，突起電極103的形成位置與焊盤電極104的形成位置在半導(dǎo)體芯片兩側(cè)面對面。相反，如圖21C所示，貫通電極102的形成位置與突起電極103和焊盤電極104的形成位置不同。因此，突起電極103和焊盤電極104不直接而是經(jīng)由互連圖案105a和105b連接到貫通電極102。
在圖21C的示例中，為了焊盤電極104和突起電極103之間的耦接，互連圖案105a設(shè)置于焊盤電極104和貫通電極102之間，且互連圖案105b設(shè)置于突起電極103和貫通電極102之間。然而，如后所述，是否提供互連圖案105a和105b根據(jù)突起電極和焊盤電極中哪個電連接以連接到另一半導(dǎo)體芯片的選擇來決定。因此，互連圖案105a和105b的排列不必限于圖21C所示的排列。
另外，在圖21C中，參考標(biāo)號108指示絕緣膜，該絕緣膜將半導(dǎo)體芯片與貫通電極102、突起電極103、焊盤電極104和互連圖案105a和105b電絕緣。標(biāo)號107指示半導(dǎo)體芯片101的保護(hù)膜。保護(hù)膜107設(shè)置于半導(dǎo)體芯片101的前面和背面上。然而，僅在突起電極103和焊盤電極104的形成位置確保了孔，且由此突起電極103和焊盤電極104暴露于半導(dǎo)體芯片101的外部。
如圖21A所示，在半導(dǎo)體芯片101的前面?zhèn)壬?，暴露了排列為具有固定?jié)距的矩陣的突起電極102。另外，如圖21B所示，在半導(dǎo)體芯片101的背面?zhèn)壬?，相似地暴露了排列為矩陣的焊盤電極104。
以下基于圖22A進(jìn)行關(guān)于當(dāng)圖21A、21B和21C所示的上述的半導(dǎo)體芯片堆疊時所獲得的半導(dǎo)體芯片之間的連接結(jié)構(gòu)的描述。圖22A顯示了一個連接示例，其中具有相同電極結(jié)構(gòu)和相同電極排列的半導(dǎo)體芯片101和半導(dǎo)體芯片121堆疊，且輸入自半導(dǎo)體芯片101上的焊盤電極104a的信號被傳輸?shù)桨雽?dǎo)體芯片121的貫通電極122a。
在圖22A所示的連接示例中，需要將半導(dǎo)體芯片101的焊盤電極104a連接到半導(dǎo)體芯片101的突起電極103a。因此，焊盤電極104a經(jīng)由互連圖案105a連接到貫通電極102a，且貫通電極102a經(jīng)由互連圖案105b連接到突起電極103a。上面的半導(dǎo)體芯片121中，與半導(dǎo)體芯片101的突起電極103a接觸的焊盤電極124a經(jīng)由互連圖案125a連接到貫通電極122a。
半導(dǎo)體芯片101的突起電極103a和103b在堆疊半導(dǎo)體芯片101和121時通過以下的任何接合方法被接合到半導(dǎo)體芯片121的焊盤電極124a和124b電極材料的加熱熔化；通過由外力來斷裂表面阻擋膜的固相擴(kuò)散接合；通過固化收縮設(shè)置于芯片之間的樹脂的壓力接合。
由于按以上方式的連接，從半導(dǎo)體芯片101下的安裝基板或另一半導(dǎo)體芯片(兩者均沒有顯示)輸入到焊盤電極104a的信號經(jīng)由互連圖案105a、貫通電極102a、互連圖案105b、突起電極103a、焊盤電極124a和互連圖案125a傳輸?shù)缴厦娴陌雽?dǎo)體芯片121的貫通電極122a。另外，傳輸?shù)截炌姌O122a的信號經(jīng)由電路(未顯示)被發(fā)送到半導(dǎo)體芯片121的內(nèi)部電路(未顯示)。
圖22B顯示了另一連接示例，其中不同的信號被分別輸入到下面的半導(dǎo)體芯片101的焊盤電極104a和104b。與圖22A相似，從焊盤電極104輸入的信號經(jīng)由互連圖案105a、貫通電極103a、互連圖案105b、突起電極103a、焊盤電極124a和互連圖案125a傳輸?shù)缴厦娴陌雽?dǎo)體芯片121的貫通電極122a。相反，從焊盤電極104b輸入的信號經(jīng)由互連圖案105c、貫通電極102b、互連圖案105d、突起電極103b、焊盤電極124b、互連圖案125c、貫通電極122b和互連圖案125d傳輸?shù)缴厦娴陌雽?dǎo)體芯片121的突起電極123a，隨后被傳輸?shù)礁蠈拥陌雽?dǎo)體芯片(未顯示)。
即，在專利文獻(xiàn)3的發(fā)明中，電極的排列形式被設(shè)定為一定形式(例如矩陣形式)，而與是否利用電極用于半導(dǎo)體芯片之間的連接無關(guān)，且互連圖案僅施加于對于半導(dǎo)體芯片之間的連接需要的電極以用于信號傳輸。根據(jù)專利文獻(xiàn)3，該方案提高了半導(dǎo)體芯片之間的連接的互連圖案的靈活性，且消除了對于每個堆疊的半導(dǎo)體器件顯著改變半導(dǎo)體芯片之間的連接的電極的排列設(shè)計。這些優(yōu)點有利于堆疊的半導(dǎo)體器件的高混合的少量生產(chǎn)。
在題為“形成用于三維安裝的穿透芯片電極的技術(shù)”(英文為“Techniquefor chip-penetrating electrodes used for three-dimensional mounting”，Tomisaka等，Denso Technical Review，6(2)，78-84(2001)，節(jié)2到4，其后稱為非專利文獻(xiàn)2)中，描述了以下的特征可以通過硅干法蝕刻形成具有10μm的孔直徑和70μm的深度的開口，并通過CVD在開口中形成阻擋金屬和籽晶層；(2)基于通過使用Cu電鍍完全填充具有10μm的直徑和70μm的深度的開口(縱橫比為7)的明示方案(clearly-shown scheme)，在開口的中心部分中保留的空穴的尺寸可以被減小到2μm。
另外，在題為“形成于硅基板中的高縱橫比貫通互連”(英文為“High-aspect-ratio through-interconnect formed in silicon substrate”，Suemasu等，F(xiàn)ujikura Technical Review，No.102，53-57(2002)，節(jié)2，其后稱為非專利文獻(xiàn)3)中，顯示了貫通互連(具有15μm的直徑、35的縱橫比、500/cm2的最大形成密度和500V以上的擊穿電壓)的試生產(chǎn)的結(jié)果。這些中心通孔由通過使用光學(xué)輔助電解質(zhì)蝕刻方法和熔化金屬抽吸方法在具有約500μm的厚度的硅襯底中掩埋金屬來形成。
另外，如在題為“半導(dǎo)體密封材料的技術(shù)趨勢”(英文為“Technical trendsof semiconductor sealing materials”，F(xiàn)ukui，Matsushita Electric Works TechnicalReport，F(xiàn)eb，2004，9-16(圖9和12與表6，其后稱為非專利文獻(xiàn)4)中所述，已知以下的密封方法也被稱為側(cè)填充方法的方法；一種無流動型底填充方法(也稱為無流動底填充(no-flow-underfill)方法)；稱為NCP工藝的方法。在側(cè)填充方法中，在芯片和基板通過倒裝片接合劑彼此連接之后，基于毛細(xì)現(xiàn)象進(jìn)行底填充密封。在無流動型底填充方法中，預(yù)先將樹脂供給到基板，且然后與在芯片安裝之后的回流步驟中倒裝片連接同時完成底填充密封。在NCP工藝中，在稱為非導(dǎo)電漿料(NCP)材料的液體樹脂被施加到基板上之后安裝芯片。隨后，金屬之間的機(jī)械接合通過短時間的壓力加熱來固定，隨后進(jìn)行后固化。
題為“制造半導(dǎo)體芯片和半導(dǎo)體器件的方法”(英文為“Method formanufacturing semiconductor chip and semiconductor device”)的日本專利特開No.2005-243689(其后，稱為專利文獻(xiàn)4，第0013、0014和0017至0029段，圖1)包括以下的描述。
專利文獻(xiàn)4的發(fā)明的目的是提供一種制造半導(dǎo)體芯片的方法，該半導(dǎo)體芯片包括不受用于絕緣貫通電極與半導(dǎo)體基板的絕緣膜的形成中的熱處理影響的半導(dǎo)體元件，且由此具有良好的特性。
根據(jù)專利文獻(xiàn)4的發(fā)明，提供有一種制造半導(dǎo)體芯片的方法，該半導(dǎo)體芯片通過在半導(dǎo)體基板上形成多個半導(dǎo)體元件和由絕緣膜絕緣的貫通電極來獲得。該方法的區(qū)別在于在形成半導(dǎo)體元件的步驟之前進(jìn)行沉積絕緣膜的步驟。
圖23B(a)到(f)為解釋根據(jù)專利文獻(xiàn)4的發(fā)明的第一實施方式制造半導(dǎo)體芯片的步驟的剖面圖，且對應(yīng)于專利文獻(xiàn)4中的圖1。
如圖23B(f)所示，由以下制造方法制造的半導(dǎo)體芯片350包括形成于硅基板310的表面上的多個半導(dǎo)體元件306(在圖中僅示出了一個元件)。另外，半導(dǎo)體芯片350包括順序形成于穿透硅基板310的通孔的內(nèi)壁上的側(cè)壁絕緣膜321、層間絕緣膜323和金屬膜332。另外，半導(dǎo)體芯片350包括設(shè)置于通孔中由導(dǎo)電材料構(gòu)成的貫通電極333a。
為了制造該半導(dǎo)體芯片350，如圖23B(a)所示，最初采用形成于基板310上的抗蝕劑311作為掩模，形成具有預(yù)定深度的凹入320于硅基板310中(其后，簡稱為“基板310”)。
隨后，如圖23B(b)所示，元件覆蓋膜321a形成于基板310的表面的一部分上，具體而言，形成于對應(yīng)于將形成半導(dǎo)體元件306的區(qū)域的位置。其后，由絕緣材料組成的側(cè)壁絕緣膜321形成于凹入320的整個內(nèi)壁和基板310的整個表面上。
接下來參考圖23B(c)，在前一步驟中形成的元件覆蓋膜321a被去除以在側(cè)壁絕緣膜321中形成孔。隨后，在基板310的暴露的表面上，形成比如MOS晶體管或雙極晶體管的半導(dǎo)體元件306。其后，層間絕緣膜323形成以覆蓋半導(dǎo)體元件306。如上所述，在側(cè)壁絕緣膜321的形成之后形成半導(dǎo)體元件306。因此，形成半導(dǎo)體元件306而不受側(cè)壁絕緣膜321的形成中熱處理的影響。
隨后，如圖23B(d)所示，凹入320用導(dǎo)電材料填充。作為導(dǎo)電材料，可以使用金屬，比如鋁、鎢、銅、銀或金。作為填充方法，可以使用鍍覆、金屬CVD、和涂布金屬分散的樹脂漿料的方法。在使用鍍覆的情形，通過濺射等沉積用作鍍覆的基底的金屬，且然后進(jìn)行電鍍，其允許凹入320用導(dǎo)電材料填充。
在該方法中，通過濺射，金屬膜332(例如，Ti/TiN膜)沉積在層間絕緣膜323的整個表面上，然后通過電鍍在金屬膜332的整個表面上形成貫通電極膜333，從而凹入320用導(dǎo)電材料填充。在形成Ti/TiN膜作為金屬膜332的情形，可以在50℃的基板溫度，采用Ti/TiN＝12kW/20kW的功率輸入條件進(jìn)行濺射。
接下來參考圖23B(e)，通過例如化學(xué)機(jī)械拋光(CMP)從形成半導(dǎo)體元件306的前面?zhèn)葤伖饣?10，由此去除貫通電極膜333和金屬膜332的不需要的部分。
隨后，如圖23B(f)所示，從背面?zhèn)葤伖饣?10，從而基板310的厚度被減小，且設(shè)置于凹入320中的貫通電極膜333的導(dǎo)電材料被暴露于基板310的背面?zhèn)?。這形成了穿透硅基板310的貫通電極333a。
通過上述系列的步驟，制造了具有貫通電極333a的半導(dǎo)體芯片350。
在題為“利用20μm節(jié)距微Cu凸點互連的3D芯片堆疊”(英文為“3Dchip stacking utilizing 20μm-pitch micro Cu bump interconnection”，Tanida等，Journal of Japan Institute of Electronics Packaging，8(4)，308-317(2005)，摘要，其后稱為非專利文獻(xiàn)5)的文獻(xiàn)包括以下的描述。
在ASET中，在始于1999年的計劃“超高密度電子SI技術(shù)研發(fā)組織”(英文為“Organization for research and development of ultra-high-densityelectronic SI technique”)中，3D芯片堆疊的結(jié)構(gòu)作為適于實現(xiàn)更高的密度和速度的SiP進(jìn)一步發(fā)展。該結(jié)構(gòu)源于堆疊其中在Si內(nèi)形成具有20μm節(jié)距的微Cu貫通電極的芯片。在該結(jié)構(gòu)的制造工序中，芯片堆疊工藝是重要的技術(shù)。因此在微Cu凸點互連上進(jìn)行了研究以作為產(chǎn)業(yè)堆疊工藝。在該工藝中，在芯片的背面上沒有形成凸點，Cu貫通電極通過Cu-Sn擴(kuò)散彼此連接。在這些研究中，評估了3D芯片堆疊的結(jié)構(gòu)中的貫通電極電路的連接可靠性和電性能。這些研究顯示了Cu-Sn擴(kuò)散即使在小區(qū)域即20μm節(jié)距區(qū)域中也可以被控制，且通過采用金屬間化合物Cu3Sn作為互連界面材料，可以實現(xiàn)良好的互連強(qiáng)度。結(jié)果，證實四芯片堆疊的結(jié)構(gòu)可以顯示如此的連接可靠性，以至于承受1500次循環(huán)以上的溫度循環(huán)測試(TCT)。另外，采用包括Cu貫通電極結(jié)構(gòu)的菊花鏈路電路和環(huán)形振蕩器反饋電路，測量的DC電阻和信號延遲時間。結(jié)果，包括Cu凸點互連部分的貫通電極電路的每一層電阻升高為15.4mΩ，且信號延遲時間為0.9ps，其顯示了在GHz水平，Cu貫通電結(jié)構(gòu)作為芯片間高速信號電路是足夠可用的。
題為“制造半導(dǎo)體芯片的方法和制造半導(dǎo)體器件的方法”(英文為“Method for manufacturing semiconductor chip and method for manufacturingsemiconductor device”)的日本專利特開No.2006-12889(其后，稱為專利文獻(xiàn)5專利，第0029到0031段和0037到0056段，圖2)包括以下的描述。
專利文獻(xiàn)5的發(fā)明的目的是提供一種制造半導(dǎo)體芯片的方法，該方法允許通過縮短用于貫通電極的通孔的形成時間而具有提高的生產(chǎn)率。其另一目的是提供一種制造半導(dǎo)體器件的方法，利用這樣的半導(dǎo)體芯片的制造方法。其另一目的是提供一種允許通過使用這些制造方法而具有提高的可靠性的半導(dǎo)體芯片和半導(dǎo)體器件。
根據(jù)專利文獻(xiàn)5的發(fā)明，提供有一種制造半導(dǎo)體芯片的方法，該半導(dǎo)體芯片具有穿透半導(dǎo)體基板的貫通電極。該方法包括通過各向異性蝕刻從半導(dǎo)體基板的一個面形成第一溝槽的步驟、和通過各向異性蝕刻從與半導(dǎo)體的所述一個面相對的面形成與第一溝槽聯(lián)通的第二溝槽的步驟。該方法還包括在由第一溝槽與第二溝槽聯(lián)通產(chǎn)生的通孔的整個內(nèi)壁上形成由絕緣材料夠成的絕緣膜的步驟、和用導(dǎo)電材料填充其中已經(jīng)形成絕緣膜的通孔的步驟，以由此形成貫通電極。
另外，在根據(jù)專利文獻(xiàn)5的發(fā)明的半導(dǎo)體器件的制造方法中，由制造半導(dǎo)體芯片的上述方法制造的多個半導(dǎo)體芯片被如此堆疊，從而半導(dǎo)體芯片經(jīng)由各個貫通電極彼此電連接，以由此形成半導(dǎo)體器件。
另外，根據(jù)專利文獻(xiàn)5的發(fā)明的半導(dǎo)體芯片可以通過上述的制造方法來制造。在該半導(dǎo)體芯片中，貫通電極設(shè)置于由第一溝槽與第二溝槽的聯(lián)通產(chǎn)生的通孔中。第一溝槽通過各向異性蝕刻從半導(dǎo)體基板的一個面形成。第二溝槽通過各向異性蝕刻從與所述一個面相對的面形成。另外，根據(jù)專利文獻(xiàn)5的發(fā)明的半導(dǎo)體器件通過堆疊這樣的半導(dǎo)體芯片來構(gòu)建。
圖23C(a)到(h)為解釋根據(jù)專利文獻(xiàn)5的發(fā)明的第一實施方式的半導(dǎo)體芯片的制造方法的圖，且對應(yīng)于專利文獻(xiàn)5中的圖2。
最初，如圖23C(a)所示，制備硅基板401，且在基板的上表面上形成半導(dǎo)體元件(未顯示)和互連層(未顯示)。隨后，形成第一絕緣膜403以覆蓋硅基板401的整個上表面。
接下來參考圖23C(b)，進(jìn)行第一絕緣膜403的構(gòu)圖來在第一絕緣膜403中形成掩模孔403a。這暴露了硅基板401的上面的一部分。
隨后，如圖23C(c)所示，采用第一絕緣膜403作為掩模從上表面?zhèn)任g刻硅基板401，從而具有約等于硅基板401的厚度一半的深度的第一溝槽407a通過使用博世(Bosch)工藝形成。
接下來參考圖23C(d)，在硅基板401的整個背面上形成第二絕緣膜405以用作掩模。例如，該第二絕緣膜可以通過使用與形成第一絕緣膜403相同的方法由與第一絕緣膜403相同的材料組成，且可以形成以具有相同的膜厚。
隨后，如圖23C(e)所示，掩?？?05a形成于第二絕緣膜405中。掩模孔405a的尺寸與上表面?zhèn)壬系难谀？?03a的尺寸基本相同。掩模孔405a如此設(shè)定，從而硅基板401的厚度方向上的掩?？?05a的投影與掩模孔403a對應(yīng)。
隨后，如圖23C(f)所示，基于例如Bosch工藝，采用第二絕緣膜405作為掩模，硅基板401從背面?zhèn)任g刻硅基板401。由于該蝕刻，形成與第一溝槽407a的底部聯(lián)通的第二溝槽407b，從而形成了由第一和第二溝槽407a和407b形成的通孔408。在形成通孔408之后，用于將硅基板401與貫通電極402電絕緣的絕緣膜(未顯示)形成于通孔408的內(nèi)壁上。
隨后，如圖23C(g)所示，由比如金屬的導(dǎo)電材料組成的導(dǎo)電構(gòu)件410z通過鍍覆、濺射、CVD等形成。導(dǎo)電構(gòu)件410z如此形成，從而通孔408用導(dǎo)電構(gòu)件410z填充，且第一和第二絕緣膜403和405的整個表面由導(dǎo)電構(gòu)件410z覆蓋。按該方式設(shè)置于通孔408中的導(dǎo)電材料用作貫通電極402。
隨后，如圖23C(h)所示，進(jìn)行了形成于第一和第二絕緣膜403和305上的導(dǎo)電構(gòu)件410z的構(gòu)圖。這形成了分別從絕緣膜403和405突起的突起電極404a和404b，從而形成了由貫通電極402和突起電極404a和404b形成的導(dǎo)電構(gòu)件410。
通過上述系列的步驟，完成了半導(dǎo)體芯片420。
以通過堆疊由此制造的半導(dǎo)體芯片420從而芯片經(jīng)由各向異性導(dǎo)電膜彼此電連接的方式來制造半導(dǎo)體器件。
第一和第二絕緣膜403和405被不僅用作絕緣膜而且還作為上述的蝕刻掩模。因此，絕緣膜403和405需要由對于蝕刻具有某種程度的抵抗力的材料組成。具體而言，絕緣膜403和405的厚度需要如此，使得在完全形成溝槽407a和407b之前，絕緣膜403和405在蝕刻中沒有完全被移除。
溝槽407a和407b不限于依序具有相同內(nèi)徑的示例，而且第一和第二溝槽407a和407b的內(nèi)徑可以彼此不同。在形成具有不同的內(nèi)徑的溝槽的情形，分別形成于絕緣膜403和405中的掩?？?03a和405a的尺寸被改變，由此變化了溝槽407a和407b的內(nèi)直徑。
在上述的相關(guān)技術(shù)中的貫通電極結(jié)構(gòu)中的基板穿透部分的概況如下。
圖24A和24B是解釋相關(guān)技術(shù)中的貫通電極的剖面圖。圖24A是沿垂直于具有圓形的通孔的中心軸的平面的剖面圖。圖24B是包括沿具有圓形的通孔的中心軸的平面的剖面圖。
如圖24所示，貫通電極結(jié)構(gòu)包括在形成于硅基板30中的通孔40的內(nèi)壁上形成的絕緣層(例如SiO2)41、形成于絕緣層41內(nèi)的阻擋層(抗擴(kuò)散層，例如Ti或TiN)42、和形成于阻擋層42內(nèi)的導(dǎo)電層(例如，Cu、W或多晶硅)。形成于一個通孔40中的導(dǎo)電層43用作單信號傳輸路徑。
包括經(jīng)由貫通電極彼此連接的多個芯片的SiP可以提供芯片之間的信號傳輸?shù)奶岣叩乃俣?。然而，在芯片中形成貫通電極涉及需要形成從有源表面(形成元件和與其耦接的互連電路的面)到相對背面的穿透芯片的通孔。在通孔部分中，可以不設(shè)置元件和與其耦接的互連電路。因此，因為需要形成通孔以不干擾元件和互連電路的布置，用于提高芯片之間的信號傳輸?shù)耐椎臄?shù)量的增加導(dǎo)致了設(shè)計靈活性下降和芯片面積增加的問題。芯片面積增加減小了可以從一個晶片制造的芯片的理論產(chǎn)率，其問題在于導(dǎo)致半導(dǎo)體芯片的成本增加。
芯片面積增加可以通過減小通孔的直徑來抑制。然而，在例如具有0.1mm到0.15mm的厚度的晶片基板中形成5μm通孔的情形，通孔的縱橫比(通孔的深度/通孔的直徑)為20到30。形成這樣的高縱橫比通孔需要先進(jìn)的蝕刻技術(shù)和電極掩埋技術(shù)，而且可以以低成本實現(xiàn)具有大量微通孔的半導(dǎo)體芯片的生產(chǎn)技術(shù)還沒有被建立為一種通用技術(shù)。通過通用生產(chǎn)技術(shù)以低成本以實際水平可以實現(xiàn)的通孔的縱橫比為約2到3。因此，隨著通孔的直徑減小，可以實際水平形成的通孔的深度也減小。因此，芯片需要采用薄的晶片制造?；蛘?，通孔需要按以下方式形成從晶片的一個面形成了具有小直徑的凹入，且然后通過從另一面拋光晶片而減薄晶片，直到拋光的表面到達(dá)凹入的底部為止。這增加了芯片的制造步驟和組裝步驟的難度，其問題在于增加了技術(shù)開發(fā)成本和處理成本。
然而，通孔需要以高密度排列，從而抑制芯片尺寸的增加，這迫使縮短相鄰?fù)字g的距離。這樣的問題在于導(dǎo)致了大的串?dāng)_噪聲。

發(fā)明內(nèi)容
對于本發(fā)明存在一種提供半導(dǎo)體器件的需求，該半導(dǎo)體器件在每個通孔內(nèi)具有多個貫通互連，且因此當(dāng)即使對于經(jīng)由貫通互連的信號傳輸需要大量的貫通互連時，其也允許信號傳輸而不增加通孔的數(shù)量，所述貫通互連形成于基板中的通孔內(nèi)且從基板的前面到背面穿透。另外，對于本發(fā)明存在提供制造半導(dǎo)體器件的方法的另一需求。
根據(jù)本發(fā)明的一個實施方式，提供有一種半導(dǎo)體器件，其中半導(dǎo)體芯片安裝于基板上方。該器件包括多個貫通互連，該貫通互連配置來形成于每個穿透基板的通孔內(nèi)且從半導(dǎo)體芯片被引到半導(dǎo)體芯片的相對側(cè)上的基板的面。
根據(jù)本發(fā)明的另一實施方式，提供有一種制造半導(dǎo)體器件的方法。該方法包括形成穿透基板的通孔的步驟，和形成多個在每個通孔內(nèi)穿透基板的貫通互連，在貫通互連之間為電絕緣層。
根據(jù)本發(fā)明的實施方式，從基板的前面到背面穿透基板的多個貫通互連形成于在基板中形成的每個通孔內(nèi)。因此，即使當(dāng)需要大量的貫通互連時，在每個通孔內(nèi)的多個貫通互連的形成允許信號傳輸而不增加通孔的數(shù)量。該特征可以提供具有更小面積的半導(dǎo)體器件及其制造方法。


圖1A、1B和1C分別是平面圖、沿線Z-Z的剖面圖和部分A周圍的放大視圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的結(jié)構(gòu)；圖2A和2B是剖面圖，用于解釋在根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連結(jié)構(gòu)；圖3是流程圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中貫通互連的制造方法；圖4A和4D是圖(第一組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法A；圖5A和5D是圖(第二組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法A；圖6A和6D是圖(第三組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法A；圖7A和7D是圖(第四組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法A；圖8A和8D是圖(第一組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法B；圖9A和9D是圖(第二組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法B；
圖10A和10D是圖(第三組)，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法B；圖11A和11D是圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法C；圖12A和12B分別是平面圖和剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中貫通互連相關(guān)的尺寸示例；圖13A、13B和13C分別是平面圖、沿線Z-Z的剖面圖和部分C周圍的放大視圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)；圖14A、14B和14C分別是平面圖、沿線Z-Z的剖面圖和部分B周圍的放大視圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)；圖15A、15B和15C分別是平面圖、沿線Z-Z的剖面圖和部分D周圍的放大視圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)；圖16A和16B分別是平面圖和沿線Z-Z的剖面圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)；圖17A和17B分別是平面圖和沿線Z-Z的剖面圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)；圖18A到18C是剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的貫通互連的(第一)變體的結(jié)構(gòu)；圖19A到19C是剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的貫通互連的(第二)變體的結(jié)構(gòu)；圖20A和20B是剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的貫通互連的(第三)變體的結(jié)構(gòu)；圖21A到21C是圖，用于解釋相關(guān)技術(shù)中的貫通電極；圖22A和22B是圖，用于解釋相關(guān)技術(shù)中的貫通電極；圖23A到23C是圖，用于解釋相關(guān)技術(shù)中的貫通電極；以及圖24A和24B是圖，用于解釋相關(guān)技術(shù)中的貫通電極。
具體實施例方式
在根據(jù)本發(fā)明的實施方式的半導(dǎo)體器件中，優(yōu)選地在通孔中形成用于將多個貫通互連彼此電絕緣的絕緣層。如果多個貫通互連彼此電絕緣，則貫通互連可以被用作彼此獨立傳輸信號的互連線。另外，優(yōu)選地多個貫通互連彼此同心。這允許形成具有大截面面積的多個貫通互連。
另外，優(yōu)選地通孔形成于基板的周邊區(qū)域或周邊區(qū)域的內(nèi)部區(qū)域中。因為多個貫通互連形成于一個通孔中，所以無需形成高密度的通孔，這可以抑制基板尺寸的增加。即使當(dāng)通孔形成于基板上的元件形成區(qū)中時，設(shè)計靈活性沒有被顯著惡化。當(dāng)通孔形成于基板的外周區(qū)域中，通孔可以形成于一區(qū)域中，其中形成了以現(xiàn)有的引線鍵合為前提設(shè)計的電極焊盤。因此，不需要大的設(shè)計改變，但是其足以加入用于現(xiàn)有的基板的制造的設(shè)計之中，用于在其中形成用于引線鍵合的電極焊盤的區(qū)域中敞開所需數(shù)量的通孔以及在這些通孔內(nèi)的形成多個貫通互連的設(shè)計。
另外，優(yōu)選地，基板為堆疊在半導(dǎo)體芯片上的半導(dǎo)體基板。如果該基板是由半導(dǎo)體工藝形成的半導(dǎo)體基板，則半導(dǎo)體器件可以由晶片級工藝來制造，這允許低成本制造。
另外，優(yōu)選地，多個這樣的半導(dǎo)體基板堆疊且通孔和貫通互連形成于每個半導(dǎo)體基板中。這可以實現(xiàn)半導(dǎo)體器件，該半導(dǎo)體器件可以實現(xiàn)高速的更復(fù)雜的功能。
在根據(jù)本發(fā)明的實施方式的半導(dǎo)體器件的制造方法中，優(yōu)選地在形成多個貫通互連的步驟中，貫通互連通過通孔鍍覆形成于通孔的內(nèi)周邊表面上。因為通孔鍍覆是技術(shù)上成熟的穩(wěn)定的生產(chǎn)方案，所以貫通互連可以穩(wěn)定地以低成本形成。
將參考附圖在以下詳細(xì)描述本發(fā)明的實施方式。
本發(fā)明的實施方式涉及一種半導(dǎo)體器件，其中半導(dǎo)體芯片安裝于基板上。該半導(dǎo)體器件具有一種結(jié)構(gòu)，其中耦接到半導(dǎo)體芯片的多個互連形成于穿透基板的通孔內(nèi)，且這些貫通互連被引導(dǎo)至基板的相對面。作為該基板，使用了以下任何的基板由絕緣體形成的絕緣插入基板；由比如硅的半導(dǎo)體形成的半導(dǎo)體插入基板；用作根據(jù)需要形成了各種有源元件和無源元件的半導(dǎo)體芯片的基板。
如果該基板為絕緣或半導(dǎo)體插入基板，則在該插入基板上，引入或安裝了各種無源元件，且安裝了比如半導(dǎo)體芯片和SiP的各種電子元件，在SiP上形成了各種有源元件。根據(jù)需要還安裝了傳感器元件。其上安裝了各種電子元件的插入基板被用作電子設(shè)備的模塊。模塊和電子設(shè)備之間的電連接通過形成于每個多個形成于插入基板中的通孔的多個貫通互連來實施。
如果該基板是用作半導(dǎo)體芯片的元件，則獲得了其中堆疊多個半導(dǎo)體芯片的堆疊的半導(dǎo)體器件，且信號在堆疊的半導(dǎo)體芯片之間經(jīng)由貫通互連高速傳輸。通過以這樣的半導(dǎo)體器件為例將在以下描述本發(fā)明的實施方式。
在堆疊的半導(dǎo)體器件中使用的半導(dǎo)體芯片在每個通孔中具有兩個以上彼此電絕緣的作為貫通互連的導(dǎo)電層。通孔穿透用作半導(dǎo)體芯片的基板，從形成于基板的前面?zhèn)壬锨野ㄓ性丛墓δ鼙砻娴交宓谋趁妗?br> 例如，在一個通孔內(nèi)，絕緣層和導(dǎo)電層沿通孔的徑向方向交替沉積，用于在通孔中形成貫通互連，從而彼此電絕緣的兩個以上的導(dǎo)電層形成為貫通互連，且各個導(dǎo)電層被用作彼此獨立的信號傳輸互連線。術(shù)語“信號傳輸互連線”還包括電源線和接地信號供給線。其后，形成元件和與其耦接的互連電路的表面被稱為有源表面或半導(dǎo)體基板的前面?zhèn)?，而與前面?zhèn)认鄬Φ膫?cè)被稱為背面?zhèn)取?br> 圖1A到1C是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片而形成的半導(dǎo)體器件的結(jié)構(gòu)。圖1A是平面圖。圖1B沿線Z-Z的剖面圖。圖1C是部分A周圍的放大視圖(耦接到最左側(cè)的貫通互連20A-1的互連的剖面圖)。
在本實施方式的半導(dǎo)體芯片10A中，貫通互連20Ai(i＝1、2、...、I(I是整數(shù)))形成于通孔內(nèi)，這些通孔從形成于芯片的硅(Si)基板30的前面?zhèn)壬系脑突ミB電路層31穿透到形成于Si基板的背面?zhèn)壬系闹胤植紝?2和絕緣層33。在圖1A和1B中，分別顯示了排列為14行乘20列的矩陣的貫通互連，且顯示了沿線Z-Z的貫通互連20A-1到20A-20。
如圖1C所示，貫通互連20A-1由形成于通孔內(nèi)的第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b形成。
第一導(dǎo)電層43a經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47a1電連接到電極焊盤(其上形成了在其上具有凸點12A-2的阻擋金屬(下凸點金屬)13)。另外，第一導(dǎo)電層43a經(jīng)由形成于Si基板30的背面?zhèn)壬系幕ミB47a2電耦接到電極焊盤(其上形成了阻擋金屬13)。
第二導(dǎo)電層43b經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47b1電耦接到電極焊盤(其上形成了在其上具有凸點12A-1的阻擋金屬13)。另外，第二導(dǎo)電層43b電耦接到形成于Si基板30的背面?zhèn)壬想姌O焊盤上的阻擋金屬13。第二導(dǎo)電層43b可以電耦接到設(shè)置于形成于Si基板30的背面?zhèn)壬系幕ミB47b2上的電極焊盤(其上形成了阻擋金屬13)。雖然圖1B僅顯示了沿線Z-Z的凸點12A-1到12A-6，凸點12Ak(k＝1、2、...、K(K是整數(shù)))形成于整個半導(dǎo)體芯片10A上。
重分布層32包括分別耦接到第一和第二導(dǎo)電層43a和43b的電極焊盤和互連47a2和47b2。元件和互連電路層31包括分別耦接到第一和第二導(dǎo)電層43a和43b的電極焊盤和互連47a1和47b1。
如圖1A和1B所示，本實施方式的半導(dǎo)體器件是由堆疊半導(dǎo)體芯片10A和半導(dǎo)體芯片10C而形成的SiP。半導(dǎo)體芯片10A和10C經(jīng)由貫通互連20Ai和凸點12Cn(n＝1、2、...、N(N是整數(shù)))彼此電連接，圖1B僅顯示了沿線Z-Z的凸點12C-1到12C-9。底填充材料11用于保護(hù)連接部分，并組合半導(dǎo)體芯片10A和10C。應(yīng)該明顯的是，其中堆疊并經(jīng)由貫通互連的彼此電連接的三個以上的半導(dǎo)體芯片的SiP也可以作為半導(dǎo)體器件，如后所述。
雖然圖1顯示了其中通孔排列為14行乘20列的矩陣且貫通互連在其中形成的示例，但是實際器件具有這樣的結(jié)構(gòu)，其中兩個以上的半導(dǎo)體芯片經(jīng)由形成在比如數(shù)千通孔的數(shù)量非常大的通孔中的貫通互連連接。
圖2A和2B是剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的結(jié)構(gòu)。圖2A是沿垂直于圓形通孔的中心軸的平面的剖面圖。圖2B是沿包括圓形通孔的中心軸的平面的剖面圖。
如圖2A和2B所示，根據(jù)本實施方式的貫通互連由具有中空的圓柱形狀且形成的與穿透Si基板30的通孔40的內(nèi)壁緊密接觸的第一絕緣層41a、具有中空的圓柱形狀和形成得與第一絕緣層41a的緊密接觸的第一阻擋層42a、和形成得與第一阻擋層42a緊密接觸的第一導(dǎo)電層43a形成。另外，貫通互連由具有中空的圓柱形狀且形成得與第一導(dǎo)電層43a緊密接觸的第二絕緣層41b、具有中空的圓柱形狀和形成得與第二絕緣層41b的緊密接觸的第二阻擋層42b、和具有圓柱形式和形成得與第二阻擋層42b緊密接觸的第二導(dǎo)電層43b形成。
在圖2的示例中，通孔40用各層完全填充。然而，第二導(dǎo)電層43b可以形成以具有中空的圓柱形狀，從而通孔40的一部分可以是中空的。
本實施方式的貫通互連與圖24所示的相關(guān)技術(shù)的貫通電極的顯著不同之處在于，按這樣的方式多個導(dǎo)電層形成于半導(dǎo)體基板中的通孔40內(nèi)從而通過絕緣層彼此絕緣。在相關(guān)技術(shù)中，僅單個導(dǎo)電層形成于一個通孔中，并因此在其中可以保證僅單個信號傳輸路徑。相反，在本實施方式中多個導(dǎo)電層形成于一個通孔中。因此，各個導(dǎo)電層可以被用作互連線(貫穿互連)，通過這些互連線傳輸不同的信號，并由此在一個通孔中可以保證多個信號傳輸路徑。
注意，僅與形成于半導(dǎo)體基板內(nèi)的通孔相關(guān)的元件顯示于圖24和2中，省略了與形成于半導(dǎo)體基板的前面和背面?zhèn)壬系脑突ミB電路、耦接到元件和互連電路的電極焊盤、上凸點金屬、凸點電極等相關(guān)的圖示。
以下將參考圖3到11描述關(guān)于在半導(dǎo)體芯片中的制造貫通互連的方法，取這樣的結(jié)構(gòu)作為示例，在該結(jié)構(gòu)中兩個導(dǎo)電層形成于通孔內(nèi)，作為貫通互連以用作信號傳輸互連線。晶片級工藝被用作制造工藝。為了簡單的描述，圖3到11顯示了形成于一個通孔內(nèi)的貫通互連的結(jié)構(gòu)。
圖3是流程圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的制造貫通互連的方法。
圖4到7是圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法A。圖4A到7D的上圖和下圖分別為平面圖和沿線Z-Z的剖面圖。
為了在半導(dǎo)體基板中形成通孔，可以使用任何已知的各種方法。在形成多個導(dǎo)電層以用作形成于通孔內(nèi)的信號傳輸互連線(貫通互連)時，如下所述，根據(jù)期望的程序重復(fù)制造步驟，這允許形成具有預(yù)定數(shù)量的導(dǎo)電層的貫通互連結(jié)構(gòu)。制造步驟包括絕緣層的形成、阻擋層的形成、導(dǎo)電層的形成、抗蝕劑的形成、抗蝕劑的曝光、和蝕刻。
在圖4到7所述的制造步驟中，通過從晶片的一個表面蝕刻來形成通孔。該制造方法被應(yīng)用于采用具有30μm到200μm的厚度的晶片來形成通孔，該通孔具有10μm到80μm的孔直徑。
將參考圖4到7在以下順序描述圖3所示的重復(fù)步驟S1到S24。
S1在硅(Si)晶片上形成抗蝕劑的步驟為了形成從Si晶片(基板)30的前面穿透到背面的通孔40，抗蝕劑被涂布在整個前面和后面上以由此形成抗蝕劑層45。
S2曝光抗蝕劑的步驟參考圖4A，對于在前面和背面上的一部分的抗蝕劑層45，在將形成Si基板30的通孔40之間的位置，進(jìn)行曝光，從而形成抗蝕劑孔45a和45b。
S3蝕刻Si的步驟如圖4B所示，從Si基板30的前面穿透到背面的通孔40通過使用干法蝕刻形成。作為干法蝕刻，可以使用采用了氟氣、氯氣等的通用技術(shù)。優(yōu)選地采用感應(yīng)等離子體反應(yīng)離子蝕刻(ICE-RIE)，其允許高速深蝕刻。
S4移除抗蝕劑的步驟如圖4C所示，移除了在Si基板30的前面和背面上的抗蝕劑層45。
隨后，如圖4D所示，各個層按照以下步驟S5到S11的順序依次形成于通孔40內(nèi)。
S5形成第一絕緣層的步驟最初，在通孔40的內(nèi)壁和Si基板30的前面和背面上形成第一絕緣層41a。
S6形成第一阻擋層的步驟在通孔40的內(nèi)壁和所述前面和背面上的第一絕緣層41a上形成第一阻擋層42a。
S7形成第一導(dǎo)電層的步驟在通孔40的內(nèi)壁和所述前面和背面上方的第一阻擋層42a上形成第一導(dǎo)電層43a。通過步驟S5到S7，形成了構(gòu)建第一貫通互連的層。
S8形成第二絕緣層的步驟隨后，在通孔40的內(nèi)壁和所述前面和背面上方的第一導(dǎo)電層43a上形成第二絕緣層41b。
S6形成第二阻擋層的步驟在通孔40的內(nèi)壁和所述前面和背面上方的第二絕緣層41b上形成第二阻擋層42b。
S7形成第二導(dǎo)電層的步驟在通孔40的內(nèi)壁和所述前面和背面上方的第二阻擋層42b上形成第二導(dǎo)電層43b，從而用第二導(dǎo)電層43b填充通孔40，且整個前面和后面由第二導(dǎo)電層43b覆蓋。通過步驟S8到S10，形成了構(gòu)建第二貫通互連的層。
S11形成抗蝕劑的步驟在前面和后面上的第二導(dǎo)電層43b的整個背面上涂布抗蝕劑，由此形成抗蝕劑層45。
第一和第二絕緣層優(yōu)選地不包括針孔，且具有良好的電絕緣特性。例如通過熱氧化處理形成的熱氧化層或通過等離子體CVD形成的等離子體氧化層被用作這些層。這些層的材料為SiO2或Si3N4，且其厚度例如為0.1μm到0.3μm。
第一和第二阻擋層用于防止第一和第二導(dǎo)電層的金屬的擴(kuò)散。這些層由例如TiN組成且具有例如0.05μm到0.1μm的厚度。
采用形成為第一和第二阻擋層的金屬層，第一和第二導(dǎo)電層通過電鍍形成為銅(Cu)層，作為電極。這些導(dǎo)電層的厚度例如為0.1μm到10μm。
S12曝光抗蝕劑的步驟參考圖5A，采用掩模曝光所述前面和背面上的抗蝕劑層45。通過該曝光，按這樣的方式第二導(dǎo)電層43b暴露于所述前面和背面，從而僅留下在通孔內(nèi)的第二導(dǎo)電層上方或和下方的抗蝕劑層45。
S13蝕刻第二導(dǎo)電層和第二阻擋層的步驟如圖5B所示，通過蝕刻移除暴露于所述前面和背面的第二導(dǎo)電層43b，然后也蝕刻移除第二阻擋層43b，從而暴露第二絕緣層41b。
S14移除抗蝕劑的步驟如圖5C所示，留在所述前面和背面上的抗蝕劑層45被移除，由此暴露第二導(dǎo)電層43b。
S15形成抗蝕劑的步驟如圖5D所示，抗蝕劑被涂布在所述前面和背面上的第二導(dǎo)電層43b和第二絕緣層41b的整個背面上，由此在所述前面和背面上形成抗蝕劑層45。
S16曝光抗蝕劑的步驟參考圖6A，在所述前面和背面上的抗蝕劑層45，除了在通孔40附近的層45之外，采用掩模被曝光從而被移除，以用于形成電極端子，從而暴露了第二絕緣層41b。
S17蝕刻第一導(dǎo)電層和第一阻擋層的步驟如圖6B所示，通過蝕刻移除暴露在所述前面和背面的第二絕緣層41b。隨后，依次暴露的第一導(dǎo)電層43a和第一阻擋層42a也被蝕刻移除，從而暴露了第一絕緣層41a。
S18移除抗蝕劑的步驟如圖6C所示，在所述前面和背面上的抗蝕劑45被移除，由此暴露所述前面和背面的第二導(dǎo)電層43b和第二絕緣層41b。
S19形成前面和背面絕緣層的步驟如圖6D所示，前面絕緣層49a形成于前面上，且背面絕緣層49b形成于背面上。
S20形成抗蝕劑的步驟如圖6D所示，抗蝕劑被涂布在形成于所述前面和背面上的絕緣層49a和49b的整個表面上，由此形成抗蝕劑層45。
S21曝光抗蝕劑的步驟參考圖7A，采用掩模曝光在所述前面和背面上的抗蝕劑層45，且由此孔45a和45b分別形成于所述前面和背面上，以用于形成電極端子。
S22蝕刻所述前面和背面絕緣層的步驟如圖7B所示，通過蝕刻來移除前面絕緣層49a和背面絕緣層49b，由此形成凹入46a和46b，從而第二導(dǎo)電層43b和第一導(dǎo)電層43a暴露于凹入46a和46b的底部。
S23移除抗蝕劑的步驟如圖7C所示，抗蝕劑45被移除，由此暴露所述前面和背面的絕緣層49a和49b。
S24形成凸點的步驟如圖7D所示，焊盤和阻擋金屬(上凸點金屬)14形成于所述前面和背面?zhèn)壬系陌既?6a和46b中。另外，形成了凸點(或焊盤)44a2和44b2和凸點44a1和44b1。結(jié)果，通孔40中的第一導(dǎo)電層43a分別經(jīng)由前面?zhèn)然ミB47a2和背面?zhèn)然ミB47a1電連接到凸點(或焊盤)44a2和凸點44a1，所述互連連接到第一導(dǎo)電層43a。另外，通孔40中的第二導(dǎo)電層43b分別電連接到前面?zhèn)韧裹c(或焊盤)44b2和背面?zhèn)韧裹c44b1。
在上述的方式，通過形成于Si基板30的所述前面和背面上和穿透Si基板30的通孔40內(nèi)的各個層，從而形成貫通互連。
圖8到10為圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中貫通互連的制造方法B。圖8A到8D、9A和9B的上圖和下圖分別為平面圖和沿線Z-Z的剖面圖。圖9C、9D、和10A到10D的上圖和下圖分別為沿線Z-Z的剖面圖和下面視圖。
圖8到10所示的制造方法B通過僅從晶片的一個背面蝕刻用于在實際水平難于形成通孔的情形。在該方法B中，從晶片的一個背面進(jìn)行蝕刻由此形成凹入，且然后從晶片的另一面進(jìn)行拋光，由此形成從晶片的兩面敞開的通孔(參考專利文獻(xiàn)4、非專利文獻(xiàn)1、2和5)。該制造方法被應(yīng)用于采用具有300μm到1000μm的厚度的晶片形成通孔，該通孔具有10μm到80μm的孔直徑。在該方法中，最終獲得的晶片的厚度小。
在參考圖3到7所述的制造方法A中，形成穿透晶片(Si基板30)的通孔，如圖4B所示。相反，在制造方法B中，形成不穿透Si基板30但具有在前面?zhèn)壬系目椎陌既?0a，如圖8A和8B所示。上述的通用干法蝕刻或ICP-RIE可以被應(yīng)用于凹入的形成。
隨后，如圖8C和8D所示，在凹入40a的內(nèi)側(cè)壁和底部上，依次按順序形成第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b，從而凹入40a的內(nèi)部用第二導(dǎo)電層43b填充，且通過第二導(dǎo)電層43b覆蓋該前面。隨后，抗蝕劑被涂布在第二導(dǎo)電層43b的整個表面上，由此形成抗蝕劑層45。其后，按與制造方法A相同的方式，耦接到凸點(或焊盤)44a2和44b2的互連形成于前面?zhèn)取?br> 隨后，如圖9A和9B所示，基板30從背面?zhèn)缺粧伖?，直到暴露由虛線指示的平面，從而在背面暴露第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b。該拋光通過CMP進(jìn)行。
其后，如圖9C到10D所示，耦接到第一和第二導(dǎo)電層43a和43b、焊盤、阻擋金屬、凸點等的互連形成于背面?zhèn)取?br> 具體而言，抗蝕劑層45形成于整個背面上(見圖9C)，且然后采用掩模曝光抗蝕劑層45，由此形成孔46b。這按這樣的方式暴露了第一導(dǎo)電層43a和與其耦接的部分、以及第二導(dǎo)電層43b和與其耦接的部分，從而第一和第二導(dǎo)電層43a和43b從彼此隔離(見圖9D)。其后，導(dǎo)電層48形成于孔46b內(nèi)，且然后移除抗蝕劑層45(見圖10A和10B)。
隨后，形成了背面絕緣層49b和抗蝕劑層45。其后，按與制造方法A相同的方式，形成了經(jīng)由導(dǎo)電層48耦接到第一和第二導(dǎo)電層的焊盤、阻擋金屬、凸點等，從而制造了與通過制造方法A形成的相同的貫通互連。
圖11A到11D是圖，用于解釋根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連的制造方法C。圖11A和11C的上圖和下圖分別為平面圖和沿線Z-Z的剖面圖。圖11B的上圖、中間圖和下圖分別為平面圖、沿線Z-Z的剖面圖和下面圖。
圖11中所示的制造方法C僅從晶片的一個面蝕刻用于在實際水平難于通過通孔的情形。在方法C中，蝕刻從晶片的一個面進(jìn)行，由此形成第一凹入，隨后從晶片的另一面蝕刻，用于形成第二凹入。使這些第一和第二凹入彼此聯(lián)通，且由此形成了在晶片的兩面上均具有孔的一個通孔(參考專利文獻(xiàn)5)。該制造方法被應(yīng)用于采用具有100μm到300μm的厚度的晶片形成具有10μm到80μm的孔直徑的通孔。
如圖11所示，在制造方法C中，凹入(第二凹入)40b從背面形成，而不是在制造方法B中所采用的從背面拋光。使第二凹入40b與從前面形成的凹入(第一凹入)40a聯(lián)通，從而形成在Si基板30的前面和背面上均具有孔的通孔40。上述的通用的干法蝕刻或ICP-RIE可以被應(yīng)用于兩個凹入的形成。
具體而言，如圖11A所示，第一絕緣層41a形成于前面上，隨后形成抗蝕劑層并曝光該抗蝕劑層。其后，凹入40a在箭頭方向通過從前面的Si蝕刻形成，隨后移除抗蝕劑層。隨后，如圖11B所示，第一絕緣層41a形成于背面上，隨后形成抗蝕劑層并曝光該抗蝕劑層。其后，凹入40b在箭頭方向通過從背面的Si蝕刻形成，從而形成由彼此聯(lián)通兩個凹入40a和40b形成的通孔40，隨后移除抗蝕劑層。
隨后，第一絕緣層41a也按如此方式形成于通孔40內(nèi)，從而被連接到所述前面和背面上的第一絕緣層41a。
對于隨后的步驟，制造工序前進(jìn)到參考圖3到7所述的制造方法A中的形成第一阻擋層42a的步驟(見圖4D和與圖4D相關(guān)的以上的解釋)。
圖12A和12B是圖，用于解釋與根據(jù)本發(fā)明的實施方式的半導(dǎo)體芯片中的貫通互連相關(guān)的尺寸示例。圖12A是平面圖，且圖12B是剖面圖(圖7D的放大視圖)。
參考圖12，當(dāng)例如硅基板(晶片)30的厚度t為0.1mm到0.15mm且通孔的直徑R為50μm時，通孔的縱橫比為2到3。對于該通孔的各個元件的尺寸的示例如下第一導(dǎo)電層的厚度t1為10μm；第二導(dǎo)電層的直徑為20μm；第一和第二絕緣層的厚度t2為2.4μm；第一和第二阻擋層的厚度t3為0.1μm；前面和背面絕緣層的厚度t4為3μm；且凸點或焊盤的直徑d為30μm。
圖13A到13C是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)。圖13A是平面圖。圖13B是沿線Z-Z的剖面圖。圖13C是部分C周圍的放大視圖(耦接到最左側(cè)的貫通互連20B-1的互連的剖面圖)。
本實施方式的半導(dǎo)體芯片10A的結(jié)構(gòu)與圖1所示的相同，且具有與圖1所示的相同結(jié)構(gòu)的貫通互連形成于半導(dǎo)體芯片10A中。在半導(dǎo)體芯片10B中，貫通互連20Bj(j＝1、2、...、J(J是整數(shù)))形成于通孔內(nèi)，這些通孔從形成于半導(dǎo)體芯片10B的Si基板30的前面?zhèn)壬系脑突ミB電路層31穿透到Si基板的背面?zhèn)壬闲纬傻闹胤植紝?2和絕緣層33。在圖13A和13B中，分別顯示了排列為14行乘20列的矩陣的貫通互連，且顯示了沿線Z-Z的貫通互連20B-1到20B-20。
如圖13C所示，貫通互連20B-1由形成于通孔內(nèi)的第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b形成。
第一導(dǎo)電層43a經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47a1電耦接到電極焊盤(其上方形成了凸點12B-2和阻擋金屬13)。另外，第一導(dǎo)電層43a經(jīng)由形成于Si基板30的背面?zhèn)壬系幕ミB47a2電耦接到電極焊盤(其上形成了阻擋金屬13)。
第二導(dǎo)電層43b電耦接到形成于Si基板30的前面?zhèn)壬系碾姌O焊盤(其上方形成了凸點12B-2和阻擋金屬13)。另外，第二導(dǎo)電層43b電耦接到形成于Si基板30的背面?zhèn)壬系碾姌O焊盤(其上形成了阻擋金屬13)。
如圖13A和13B所示，本實施方式的半導(dǎo)體器件是由堆疊半導(dǎo)體芯片10A、10B和10C而形成的SiP。半導(dǎo)體芯片10A和10B經(jīng)由貫通互連20Ai和凸點12Bm(m＝1、2、...、M(M是整數(shù)))彼此電連接，圖13B僅顯示了沿線Z-Z的凸點12B-1到12B-9。底填充材料11用于保護(hù)連接部分。半導(dǎo)體芯片10B和10C經(jīng)由貫通互連20Bj和凸點12Cn(n＝1、2、...、N(N是整數(shù)))彼此電連接，圖13B僅顯示了沿線Z-Z的凸點12C-1到12C-9。半導(dǎo)體芯片10B和10C之間的區(qū)域由被稱為無流動底填充方法或NCP工藝的已知的方法密封。因此，按這樣的方式由合并三個半導(dǎo)體芯片10A、10B和10C構(gòu)建該SiP，從而連接部分被固定和保護(hù)。
圖14A到14C是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)。圖14A是平面圖。圖14B是沿線Z-Z的剖面圖。圖14C是部分B周圍的放大視圖(連接到最左側(cè)的貫通互連20A-1的互連的剖面圖)。
由圖14所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)與圖1所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)基本相同。因此，在以下僅將描述這些結(jié)構(gòu)之間的不同點。
在圖14中所示的半導(dǎo)體芯片10A中，貫通互連20Ai(i＝1、2、...、(6×21+12×6)，圖14B顯示了沿線Z-Z的貫通互連20A-1到20A-6)形成于芯片區(qū)域中，除了形成于前面?zhèn)壬系脑突ミB電路的形成區(qū)34之外，即形成于芯片周邊區(qū)中。
如圖14C所示，貫通互連20A-1由形成于通孔內(nèi)的第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b形成。
第一導(dǎo)電層43a經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47a1電耦接到電極焊盤(其上形成在其上具有凸點12A-2的阻擋金屬13)。另外，第一導(dǎo)電層43a經(jīng)由形成于Si基板30的背面?zhèn)壬系幕ミB47a2電耦接到電極焊盤(其上形成了阻擋金屬13)。
第二導(dǎo)電層43b電耦接到形成于Si基板30的前面?zhèn)壬系碾姌O焊盤(形成在其上具有凸點12A-2的阻擋金屬13)。另外，第二導(dǎo)電層43b經(jīng)由形成在Si基板30的背面?zhèn)壬系幕ミB47b2電耦接到電極焊盤(其上形成了阻擋金屬13)。
圖15A到15C是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)。圖15A是平面圖。圖15B是沿線Z-Z的剖面圖。圖15C是部分D周圍的放大視圖(連接到最左側(cè)的貫通互連20B-1的互連的剖面圖)。
由圖15所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)與圖13所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)基本相同。另外，圖15所示的半導(dǎo)體芯片10A與圖13所示的基本相同；貫通互連20Ai形成于芯片區(qū)域中，除了互連電路形成區(qū)34之外，即形成于芯片周邊區(qū)中。因此，在以下僅將描述這些結(jié)構(gòu)之間的不同點。
如圖15C所示，貫通互連20B-1由形成于通孔內(nèi)的第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a、第二絕緣層41b、第二阻擋層42b和第二導(dǎo)電層43b形成。
第一導(dǎo)電層43a經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47a1電耦接到電極焊盤(其上形成在其上具有凸點12B-2的阻擋金屬13)。另外，第一導(dǎo)電層43a經(jīng)由形成于Si基板30的背面?zhèn)壬系幕ミB47a2電耦接到電極焊盤(其上形成了阻擋金屬13)。
第二導(dǎo)電層43b經(jīng)由形成于Si基板30的前面?zhèn)壬系幕ミB47b1電耦接到電極焊盤(形成在其上具有凸點12B-1的阻擋金屬13)。另外，第二導(dǎo)電層43b經(jīng)由形成于Si基板30的背面?zhèn)壬系幕ミB47b2電連接到電極焊盤(其上形成了阻擋金屬13)。
圖16A和16B是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)。圖16A是平面圖。圖16B是沿線Z-Z的剖面圖。
由圖16所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)與圖15所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)基本相同。因此，在以下僅將描述這些結(jié)構(gòu)之間的不同點。
在圖16中所示的半導(dǎo)體芯片10A和10B中，貫通互連20Ai和20Bi(i＝1、2、...、(4×19+12×4)，圖16B顯示了沿線Z-Z的貫通互連20A-1到20A-4和20B-1到20B-4)形成于芯片區(qū)域中，除了元件和互連電路的形成區(qū)34之外，即形成于芯片周邊區(qū)中。圖16B所示的部分B和部分D周圍的結(jié)構(gòu)與以前的附圖所示的相同。
圖17A和17B是圖，用于解釋根據(jù)本發(fā)明的實施方式通過堆疊具有貫通互連的芯片形成的半導(dǎo)體器件的另一示例的結(jié)構(gòu)。圖17A是平面圖。圖17B是沿線Z-Z的剖面圖。
由圖17所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)與圖16所示的具有貫通互連的半導(dǎo)體芯片和由芯片形成的半導(dǎo)體器件的結(jié)構(gòu)基本相同。因此，在以下僅將描述這些結(jié)構(gòu)之間的不同點。
在圖17中所示的半導(dǎo)體芯片10A和10B中，貫通互連20Ai和20Bi(i＝1、2、...、(2×17+12×2)，圖17B顯示了沿線Z-Z的貫通互連20A-1、20A-2、20B-1、和20B-2)形成于芯片區(qū)域中，除了元件和互連電路的形成區(qū)34之外，即形成于芯片周邊區(qū)中。圖17B所示的部分B和部分D周圍的結(jié)構(gòu)與以前的附圖所示的相同。
在圖14到17所示的示例中，為了圖的簡化，形成于芯片周邊區(qū)域中的貫通互連的數(shù)量被設(shè)定得小。將在以下粗略地估計可以形成于實際半導(dǎo)體芯片中的通孔的數(shù)量。具體而言，基于通孔僅形成于芯片周邊區(qū)且貫通互連形成于通孔中的假設(shè)，將對于可以形成于元件和互連電路的形成區(qū)34之外的芯片周邊區(qū)域中的通孔的數(shù)量進(jìn)行估計，盡管在元件和互連電路的形成區(qū)34中還可以形成連接到用作基板外面上的貫通互連的導(dǎo)電層的電極焊盤，具有處于中間的絕緣層。
當(dāng)元件和互連電路的形成區(qū)34的邊的長度為L1和L2，且整個芯片的邊的長度為(L1+2Δ2)且(L2+2Δ1)時，其中可以形成通孔的區(qū)域的面積為{(L1×Δ1+L2×Δ2+2×Δ1×Δ2)}×2。該估計采用了以下的假設(shè)具有圓形或方形的通孔的直徑或邊長度為d(μm)，且在矩形格子中通孔之間的排列距離為2d。根據(jù)該假設(shè)，可以形成于在元件和互連電路的形成區(qū)34之外的芯片周邊區(qū)中形成的通孔的粗略估計的數(shù)量N為N＝2(L1×Δ1+L2×Δ2+2×Δ1×Δ2)/(2d×2d)。如果n導(dǎo)電層形成于一個通孔中作為貫通互連，從而用作彼此獨立的信號傳輸互連線，則可以保證總共n×N信號傳輸互連線。
例如，當(dāng)各個參數(shù)如下時，N是100L1＝L2＝5(nm)，Δ1＝Δ2＝0.5(mm)且d＝50(μm)。在該情形，如果基于絕緣層、阻擋層和導(dǎo)電層的厚度的總和為約10μm的假設(shè)，形成于一個通孔中的貫通互連的數(shù)量是三個，則可以保證總共3300信號傳輸互連線。
另外，當(dāng)各個參數(shù)如下時，N是2400L1＝L2＝5(nm)，Δ1＝Δ2＝1(mm)且d＝50(μm)。在該情形，如果n是三個，則可以保證總共7200信號傳輸互連線。
如上所述，在上述的實施方式中，其中多個通孔形成于芯片周邊區(qū)中，且多個貫通互連形成于每個通孔內(nèi)，僅通過保證在元件和互連電路的形成區(qū)之外的芯片周邊區(qū)中形成通孔的小面積的區(qū)域，可以形成足夠數(shù)量的貫通互連。在該結(jié)構(gòu)中，芯片尺寸是小的其稍微大于區(qū)34。另外，通孔沒有形成于區(qū)34中，且因此無需顯著改變在區(qū)34中形成元件的設(shè)計。另外，通孔可以形成于其中在現(xiàn)有的引線鍵合的前提下形成了電極焊盤的區(qū)域中，且因此足以在該區(qū)域中敞開需要數(shù)量的通孔，且形成通孔內(nèi)的貫通互連。這消除了大量設(shè)計改變的需要。
圖18、19和20是剖面圖，用于解釋根據(jù)本發(fā)明的實施方式的貫通互連的變體的結(jié)構(gòu)。這些剖面圖是沿垂直于實際被敞開的通孔的中心軸、實際沒有被敞開的虛擬通孔的中心軸的平面。
在圖18A中所示的貫通互連的變體中，第二阻擋層42b內(nèi)的空間沒有完全用第二導(dǎo)電層43b填充，而是在第二導(dǎo)電層43b中留下了通孔40c，與圖2所示的貫通互連結(jié)構(gòu)不同。
在圖18B中所示的貫通互連的變體中，沿具有方形的通孔的內(nèi)周形成了以下的層具有中空方柱形狀的第一絕緣層41a1、第一阻擋層42a1、第一導(dǎo)電層43a1、第二絕緣層41b1和第二阻擋層42b1，以及具有方柱形狀的第二導(dǎo)電層43b1。
在圖18C所示的貫通互連的變體中，第二阻擋層42b1內(nèi)的空間沒有完全用第二導(dǎo)電層43b1填充，而是在第二導(dǎo)電層43b1中留下了通孔40c，與圖18B所示的貫通互連結(jié)構(gòu)不同。
其中堆疊了包括圖18A和18C所示的半導(dǎo)體芯片的多個芯片的SiP安裝于插入基板上，隨后通過絕緣樹脂密封。因此，在形成圖18A和18C所示的第二導(dǎo)電層43b和43b1之后留下的通孔40c也通過樹脂密封。
在圖19和20所示的貫通互連的變體中，實際沒有形成的虛擬通孔內(nèi)敞開(形成)了具有各種形狀的通孔，隨后形成了貫通互連。
在圖19A的左圖中所示的示例中，每個具有半圓形狀的兩個通孔形成于具有圓形的虛擬通孔50Ha內(nèi)。形成于每個通孔內(nèi)的是整體形狀具有基本半圓柱形狀的貫通互連，且由第一絕緣層41a2、第一阻擋層41a2、第一導(dǎo)電層43a2形成。
在圖19A的右圖中所示的示例中，每個具有四分之一圓形的四個通孔形成于具有圓形的虛擬通孔50Ha內(nèi)。形成于每個通孔內(nèi)的是整體形狀具有基本四分之一圓柱形狀的貫通互連，且由第一絕緣層41a3、第一阻擋層41a3、第一導(dǎo)電層43a3形成。
在圖19B的左圖中所示的示例中，每個具有矩形平面狀的兩個矩形柱通孔形成于具有矩形的虛擬通孔50Hb內(nèi)。形成于每個通孔內(nèi)的是整體形狀具有矩形柱形狀的貫通互連，且由第一絕緣層41a4、第一阻擋層41a4、第一導(dǎo)電層43a4形成。
在圖19B的右圖中所示的示例中，每個具有正方形平面狀的四個矩形柱通孔形成于具有矩形的虛擬通孔50Hb內(nèi)。形成于每個通孔內(nèi)的是整體形狀具有矩形柱形狀的貫通互連，且由第一絕緣層41a、第一阻擋層42a、和第一導(dǎo)電層43a形成。
在圖19C所示的示例中，四個整個圓形通孔形成于具有圓形的虛擬通孔50Ha內(nèi)。形成于每個通孔內(nèi)的是整體形狀具有整個圓形形狀的貫通互連，且由第一絕緣層41a、第一阻擋層42a、第一導(dǎo)電層43a形成。
在圖20A的左圖中所示的示例中，形成于具有圓形的虛擬通孔50Ha內(nèi)的是每個具有基本半圓環(huán)形的兩個通孔和由這兩個半圓環(huán)通孔圍繞的一個圓柱通孔。第一導(dǎo)電層43a2形成于半圓環(huán)通孔內(nèi)，且第二導(dǎo)電層43b形成于圓柱通孔內(nèi)。
在圖20A的右圖中所示的示例中，形成于具有圓形的虛擬通孔50Ha內(nèi)的是每個具有基本四分之一圓環(huán)形的四個通孔和由這四個四分之一圓環(huán)通孔圍繞的一個圓柱通孔。第一導(dǎo)電層43a3形成于四分之一圓環(huán)通孔內(nèi)，且第二導(dǎo)電層43b形成于圓柱通孔內(nèi)。
在圖20B的左圖中所示的示例中，形成于具有方形的虛擬通孔50Hb內(nèi)的是每個具有基本U字平面形的兩個柱通孔和一個方柱通孔。具有U字平面形的第一導(dǎo)電層43a5形成于U形柱通孔內(nèi)，且第二導(dǎo)電層43b形成于方柱通孔內(nèi)。
在圖20B的右圖中所示的示例中，形成于具有方形的虛擬通孔50Hb內(nèi)的是每個具有L字平面形的四個柱通孔和一個方柱通孔。具有L字平面形的第一導(dǎo)電層43a6形成于L形柱通孔內(nèi)，且第二導(dǎo)電層43b形成于方柱通孔內(nèi)。
注意在圖20中，為了簡單省略了第一絕緣層41a2、41a3、41a5和41a6，和第一阻擋層42a2、42a3、42a5和42a6的圖示。
在上述的實施方式中，多個貫通互連形成于一個通孔中，因此，即使當(dāng)從基板的前面?zhèn)葌鬏數(shù)交宓谋趁鎮(zhèn)鹊男盘柕臄?shù)量增加，也無需增加通孔的數(shù)量，這可以防止芯片面積增加且因此可以抑制芯片成本增加。即，可以形成信號傳輸所需的大量的貫通互連，而不增加形成于基板中的通孔的數(shù)量。
將進(jìn)行相關(guān)技術(shù)和實施方式之間的比較，假設(shè)它們被用于形成具有相同的孔直徑的通孔以例如傳輸M種彼此獨立的信號的情形。具體而言，當(dāng)相關(guān)技術(shù)被用于該情形時，M個通孔形成且僅一個貫通互連形成于每個通孔內(nèi)，從而可以傳輸M種的信號。相反，對于該實施方式，可以形成M/2個通孔且在每個通孔內(nèi)形成兩個貫通互連，由此允許M種信號的傳輸。因此，在該實施方式中的通孔的數(shù)量是相關(guān)技術(shù)中的一半，且因此在該實施方式中的通孔的形成所需的面積是相關(guān)技術(shù)中的一半。因此，在元件和互連電路的形成區(qū)34中形成通孔的情形(見圖1和13)，該實施方式尤其可以提供更高的設(shè)計靈活度。另外，在元件和互連電路的形成區(qū)34之外的區(qū)域中形成通孔的情形，與相關(guān)技術(shù)相比，該實施方式可以提供減小的芯片面積。
另外，該實施方式可以消除減小通孔的直徑和形成節(jié)距的需求，和芯片的厚度，且因此可以有助于提高處理產(chǎn)率和質(zhì)量。
形成于該實施方式中的一個通孔中的多個貫通互連可以被用于各種目的。例如，當(dāng)?shù)谝缓偷诙?dǎo)電層在上述的通孔中分別形成于外側(cè)和內(nèi)側(cè)時，第一導(dǎo)電層可以被用作電源線或GND線，而第二導(dǎo)電層可以被用作信號線。該配置作為對抗串?dāng)_噪聲的對策是有效的，當(dāng)其中形成了貫通互連的通孔之間的距離小時導(dǎo)致了串?dāng)_噪聲。另外，該配置可以防止電磁場泄漏到相鄰的通過內(nèi)，且可以穩(wěn)定化電阻抗，這對于高速信號傳輸也具有有利的效果。
另外，還可以使用第一和第二導(dǎo)電層作為信號線，且傳輸對應(yīng)于第一和第二導(dǎo)電層之間的勢差的差分信號。該配置允許低電壓的使用、速度的增加和噪聲抵抗力的提高。使用低電壓導(dǎo)致了低能耗且提供了更快的時鐘上升、這也引起速度增加。因為基于第一和第二導(dǎo)電層之間的勢差傳輸信號，且該勢差與基準(zhǔn)電壓無關(guān)，所以還可以提高抵抗流過電源線和GND線的信號的波動的噪聲抵抗力。
如果第一和第二導(dǎo)電層被分別用作GND線和電源線，則實現(xiàn)了電源線和GND線之間的加強(qiáng)的耦接，且因此期望增加功率供給特性。另外，該配置可以減小開關(guān)時的功率供給的波動，且因此用作去耦電容器。即，該配置提供了所謂的內(nèi)置功能(例如，內(nèi)置電容器)。另外，其中被分別用作GND線和電源線的第一和第二導(dǎo)電層的通孔可以在設(shè)置于SiP中的下側(cè)上的半導(dǎo)體芯片上的周邊區(qū)域中或該區(qū)域內(nèi)以固定的節(jié)距排列。該配置提供了對抗外部的EMI屏蔽效果。
另外，當(dāng)在通孔內(nèi)形成三個以上的多個導(dǎo)電層且之間具有絕緣層時，以下的配置是可用的。具體而言，這些多個導(dǎo)電層中的一些被用作作為GND線的貫通互連，而其他導(dǎo)電層被用作作為信號傳輸互連線(信號線)的貫通互連。另外，作為信號線的貫通互連和作為GND線的貫通互連交替設(shè)置，從而GND線可以存在于兩條信號線之間。即使信號線彼此及其靠近，該配置也可以減小串?dāng)_噪聲。
這是本發(fā)明的實施方式的描述的結(jié)尾。應(yīng)當(dāng)明顯的是，本發(fā)明不限于上述的實施方式，而是基于本發(fā)明的技術(shù)構(gòu)思可以進(jìn)行各種修改。
在圖1和13到17所示的示例中，半導(dǎo)體芯片10A的尺寸可以與堆疊于半導(dǎo)體芯片10A上方的其他半導(dǎo)體芯片10B和10C的不同。然而，半導(dǎo)體芯片10A、10B和10C可以具有相同的尺寸。在該情形，沒有采用側(cè)填充方法，而是采用了被稱為無流動底填充方法或NCP工藝的已知的方法，用于堆疊半導(dǎo)體芯片。
在圖13和15到17所示的示例中，半導(dǎo)體芯片10B經(jīng)由貫通互連電連接在半導(dǎo)體芯片10A和10C之間。也可以進(jìn)一步在半導(dǎo)體芯片10B和10C之間堆疊期望數(shù)量的半導(dǎo)體芯片，在所述半導(dǎo)體芯片中貫通互連按與半導(dǎo)體芯片10B相同的方式形成，且經(jīng)由貫通互連電連接堆疊的半導(dǎo)體芯片，相似于圖13和15到17的結(jié)構(gòu)。
換言之，通過經(jīng)由貫通互連電連接多個半導(dǎo)體芯片形成的半導(dǎo)體芯片堆疊結(jié)構(gòu)可以設(shè)置且電連接于半導(dǎo)體芯片10B和10C之間，如圖13和15到17所示。應(yīng)當(dāng)明顯的是，在該結(jié)構(gòu)中，堆疊在半導(dǎo)體芯片10A上的多個半導(dǎo)體芯片的面積等于或小于半導(dǎo)體芯片10A的面積。
以下的因素不限于上述的示例芯片的尺寸和厚度；其中在芯片上形成通孔的區(qū)域的位置；在該區(qū)域中通孔的數(shù)量和排列；形成于芯片上的電極焊盤、凸點電極等的數(shù)量；構(gòu)成貫通互連的各層的厚度、面積、材料、制造方法等。這些因素可以根據(jù)需要被可選地改變?yōu)樗谕捻?。例如，可以使用鋁、銅、銀、金等的任何作為導(dǎo)電層的材料。另外，導(dǎo)電層還可以通過CVD或濺射形成。另外，通孔或凹入還可以通過濕法蝕刻形成于比如Si基板的基板中。
如上所述，本發(fā)明的實施方式可以提供一種半導(dǎo)體器件，其允許形成信號傳輸所需的大量貫通互連，而不增加通孔的數(shù)量，且還可以提供一種其制造方法。
雖然參考具體實施方式
描述了本發(fā)明，然而該描述是說明性的而不應(yīng)被解釋為限制本發(fā)明的范圍。對于本領(lǐng)域的技術(shù)人員可以產(chǎn)生各種修飾和變化，而不脫離由權(quán)利要求界定的本發(fā)明的精神和范圍。
本發(fā)明包含涉及在2006年5月22日在日本專利局提交的日本專利申請JP2006-141130的主題，其全部內(nèi)容引入于此作為參考。
權(quán)利要求
1.一種半導(dǎo)體器件，其中半導(dǎo)體芯片安裝于基板上方，所述器件包括多個貫通互連，配置來形成于每個穿透所述基板的通孔內(nèi)，且從所述半導(dǎo)體芯片被引到所述半導(dǎo)體芯片的相對側(cè)上的基板的面。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中用于將所述多個貫通互連彼此電絕緣的絕緣層形成于所述通孔中。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述多個貫通互連彼此同心。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述通孔形成于所述基板的周邊區(qū)域中或在所述基板的周邊區(qū)域內(nèi)的區(qū)域中。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其中所述基板是堆疊在半導(dǎo)體芯片上方的半導(dǎo)體基板。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件，其中多個所述半導(dǎo)體基板被堆疊，且所述通孔和所述貫通互連形成于每個所述半導(dǎo)體基板中。
7.一種制造半導(dǎo)體器件的方法，所述方法包括步驟形成穿透基板的通孔，和形成多個在每個所述通孔內(nèi)穿透所述基板的貫通互連，在所述貫通互連之間為電絕緣層。
8.根據(jù)權(quán)利要求7的制造半導(dǎo)體的方法，其中在形成多個所述貫通互連時，所述貫通互連通過通孔鍍覆形成于所述通孔的內(nèi)周邊表面上。
全文摘要
本發(fā)明公開了一種半導(dǎo)體器件及其制造方法，在該半導(dǎo)體器件中半導(dǎo)體芯片安裝于基板上方。該半導(dǎo)體器件包括多個貫通互連，該貫通互連配置來形成于每個穿透基板的通孔內(nèi)且從半導(dǎo)體芯片被引到半導(dǎo)體芯片的相對側(cè)上的基板的面。
文檔編號H01L23/498GK101079410SQ20071010505
公開日2007年11月28日 申請日期2007年5月22日 優(yōu)先權(quán)日2006年5月22日
發(fā)明者川上勝 申請人:索尼株式會社