專利名稱：應(yīng)變絕緣硅的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字或模擬應(yīng)用的高性能金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，更具體地涉及利用由襯底表面取向增強(qiáng)載流子遷移率的MOSFET。
背景技術(shù)：
在目前的半導(dǎo)體技術(shù)中，互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件，例如nFET(即，n溝道MOSFET)或pFET(即，p溝道MOSFET)，通常是在具有單一晶向晶向的例如Si的半導(dǎo)體晶片上制造的。特別是，今天的大多數(shù)半導(dǎo)體器件是用具有(100)晶向晶向的Si制造的。
已知的是，電子在(100)Si表面取向具有高遷移率，空穴在(110)表面取向具有高遷移率。即，空穴在(100)Si上的遷移率數(shù)值大約比相應(yīng)的電子空穴在此晶向晶向的遷移率低2-4倍。為了補(bǔ)償這個(gè)差異，pFET通常設(shè)計(jì)成較大的寬度，用以平衡上拉(pull-up)電流與nFET的下拉(pull-down)電流，并達(dá)到均勻的電路切換。寬度較大的pFET是不希望的，因?yàn)樗鼈冋紦?jù)了大量的芯片面積。另一方面，(110)Si上的空穴遷移率比(100)Si上的高2倍。因此，在(110)表面上形成的pFET，其驅(qū)動(dòng)電流明顯高于(100)表面上形成的pFET。不幸的是，與(100)Si表面相比，(110)Si表面上的電子遷移率明顯下降。
由上面的描述可以得出，由于優(yōu)秀的空穴遷移率，(110)Si表面對于pFET是最佳的，而這樣的晶向晶向完全不適于nFET器件。相反，(100)Si表面對于nFET是最佳的，因?yàn)槠渚蚓蜻m合電子遷移。
考慮到上述問題，需要提供在具有不同晶向的襯底上形成的集成半導(dǎo)體器件，以便為特殊器件提供最佳性能。還需要提供一種形成這種集成半導(dǎo)體器件的方法，其中nFET和pFET形成在具有不同晶向的硅絕緣體(silicon-on-insulator)襯底上，并且制造有器件的半導(dǎo)體層大致是共面的，并具有基本相同的厚度。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種制造集成半導(dǎo)體器件的方法，使不同類型的CMOS器件形成在硅絕緣體(SOI)襯底的可增強(qiáng)每個(gè)器件的性能的特定晶向上。
本發(fā)明的另一個(gè)目的是提供一種制造集成半導(dǎo)體器件的方法，使pFET位于(110)晶面，而nFET位于相同SOI襯底的(100)晶面。
本發(fā)明的再一個(gè)目的是提供一種利用簡單和容易的處理步驟將SOI技術(shù)與CMOS技術(shù)集成的方法。
本發(fā)明的又一個(gè)目的是提供一種制造集成半導(dǎo)體結(jié)構(gòu)的方法，其中兩種CMOS器件，即pFET和nFET，是SOI類的。
本發(fā)明的又一個(gè)目的是提供一種制造集成半導(dǎo)體結(jié)構(gòu)的方法，集成半導(dǎo)體結(jié)構(gòu)包括具有不同晶向的SOI襯底，其中制造有器件的半導(dǎo)體層基本共面并具有基本相同的厚度。
為了達(dá)到上述目的，本發(fā)明方法開始首先提供一種包括載體晶片和薄膜堆層的結(jié)構(gòu)，其中至少包括第一晶向的第一半導(dǎo)體層以及在上面的第二晶向的第二半導(dǎo)體層，第二晶向與第一晶向不同。此提供步驟包括，形成包括第一半導(dǎo)體層和載體晶片的襯底，接著在第一半導(dǎo)體層上至少結(jié)合第二半導(dǎo)體層。
接著，在上述結(jié)構(gòu)中形成一個(gè)孔，即溝槽，使一部分第一半導(dǎo)體層暴露。在第一半導(dǎo)體層的暴露表面上在孔中外延生長與第一半導(dǎo)體層晶向相同的半導(dǎo)體材料。在形成半導(dǎo)體材料之前，通常在孔的暴露側(cè)壁上形成間隔。在結(jié)構(gòu)上形成絕緣體層，將處理晶片結(jié)合在絕緣體層上。將得到的結(jié)構(gòu)頂和底翻轉(zhuǎn)，并去除載體晶片，使第一半導(dǎo)體層暴露。接著去除暴露的第一半導(dǎo)體層，深刻蝕(etch back)一部分先前生長的半導(dǎo)體層，從而提供一種結(jié)構(gòu)，其中具有第一晶向的半導(dǎo)體材料與第二半導(dǎo)體層基本共面并且與第二半導(dǎo)體層的厚度基本相同。
接著，根據(jù)層的表面取向，可以在第二半導(dǎo)體層或半導(dǎo)體材料上形成至少一個(gè)nFET和至少一個(gè)pFET。兩種CMOS器件，即nFET和pFET，是SOI類器件，因?yàn)樗鼈冃纬稍赟OI層上，即第二半導(dǎo)體層或重新生長的半導(dǎo)體材料，SOI層通過絕緣體層與處理晶片分開。
本發(fā)明還提供一種在晶片上制造均勻應(yīng)變絕緣硅(SSDOI，strained-silicon-direct-on-insulator)結(jié)構(gòu)，其中該SSDOI具有用于nFET和pFET的不同晶向。制造SSDOI結(jié)構(gòu)是使用與上述步驟相似的處理步驟。在SSDOI實(shí)施例中，使用分級SiGe合金層和應(yīng)變Si層。
按照本發(fā)明的一種應(yīng)變絕緣硅，包括至少一個(gè)SOI襯底，所述SOI襯底包括第一晶向的第一應(yīng)變Si層和第二晶向的第二應(yīng)變Si層，所述第二應(yīng)變Si層與所述第一應(yīng)變Si層共面，并與所述第一應(yīng)變Si層的厚度相同，并且所述第一晶向與所述第二晶向不同，其特征在于還包括一個(gè)側(cè)向隔離第一應(yīng)變Si層和第二應(yīng)變Si層的間隔，所述間隔具有低于第一應(yīng)變Si層和第二應(yīng)變Si層的表面的表面。


圖1是表示初始結(jié)構(gòu)的圖(剖視圖)，其中具有第一晶向的第一半導(dǎo)體層形成在包括選擇性刻蝕阻擋層的載體晶片上；圖2是表示通過晶片結(jié)合在圖1襯底上形成的第二半導(dǎo)體層的圖(剖視圖)，其中第二半導(dǎo)體層具有與第一晶向不同的第二晶向；圖3是表示通過孔從第一半導(dǎo)體層選擇生長的半導(dǎo)體材料的圖(剖視圖)，其中第二半導(dǎo)體層和孔的側(cè)壁被掩模材料覆蓋；圖4是表示在表面平面化并且半導(dǎo)體材料生長過程中所用的掩模層去除之后的圖3結(jié)構(gòu)的圖(剖視圖)；圖5是表示在沉積絕緣體層并結(jié)合了處理晶片后形成的結(jié)構(gòu)的圖(剖視圖)；圖6是表示在晶片翻轉(zhuǎn)以及晶片載體和選擇性刻蝕阻擋層去除后的結(jié)構(gòu)的圖(剖視圖)；圖7是表示在原始結(jié)構(gòu)的第一半導(dǎo)體層去除后以及將半導(dǎo)體材料深刻蝕到與第二半導(dǎo)體層相平之后的結(jié)構(gòu)的圖(剖視圖)；圖8是表示在通過去除選擇絕緣體層將表面平面化后以及將間隔刻蝕之后的結(jié)構(gòu)的圖(剖視圖)；圖9是表示本發(fā)明最終結(jié)構(gòu)的圖(剖視圖)，其中包括位于不同晶向表面上的nFET和pFET，但具有相同的厚度；圖10是表示生長在特定晶向的半導(dǎo)體層上的分級SiGe緩沖層和應(yīng)變Si層的圖(剖視圖)；圖11是表示生長在特定晶向的半導(dǎo)體層上的分級SiGe緩沖層和應(yīng)變Si層的圖(剖視圖)，其中的晶向與圖10半導(dǎo)體層的晶向不同；圖12是表示翻轉(zhuǎn)結(jié)合圖10和11的結(jié)構(gòu)與硅處理晶片，以及去除原始載體晶片、選擇性刻蝕阻擋層和第一半導(dǎo)體層之后的結(jié)構(gòu)的圖(剖視圖)；圖13是表示去除選擇絕緣體層和第二半導(dǎo)體層之后的結(jié)構(gòu)的圖(剖視圖)；圖14是表示去除分級SiGe緩沖層后以及間隔凹下后的結(jié)構(gòu)的圖(剖視圖)；圖15是表示在應(yīng)變硅頂部形成的掩模帽之后的結(jié)構(gòu)的圖(剖視圖)；圖16是表示在形成圖案襯底上選擇生長第二分級SiGe緩沖層和應(yīng)變硅層之后的結(jié)構(gòu)的圖(剖視圖)。
具體實(shí)施例方式
本發(fā)明提供一種在整個(gè)晶片上形成厚度與頂部SOI層相同的SOI結(jié)構(gòu)的方法，其中一些區(qū)域含有與其它區(qū)域不同的晶向和/或材料。下面參考本發(fā)明后面的附圖詳細(xì)描述本發(fā)明。在附圖中，相似和對應(yīng)的部分用相似的參考數(shù)字表示。
參看圖1，表示本發(fā)明中使用的初始襯底10。初始襯底10包括載體晶片12，載體晶片12上的選擇性刻蝕阻擋層14，以及在選擇性刻蝕阻擋層14上的具有第一晶向的第一半導(dǎo)體層16。在沒有選擇性刻蝕阻擋層14的實(shí)施例中，第一半導(dǎo)體層16直接位于載體晶片12上。
載體晶片12由任意的半導(dǎo)體材料制成，包括，例如，Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它的III/V或II/VI化合物半導(dǎo)體。載體晶片的厚度和晶向在本發(fā)明中是無關(guān)緊要的。
選擇性刻蝕阻擋層14可以包括絕緣材料，例如氧化物、氮化物、氮氧化物或它們的任何組合，或者，在一些實(shí)施例中，選擇性刻蝕阻擋層14可以是半導(dǎo)體材料。刻蝕阻擋層14是選擇性的，只要可以從第一半導(dǎo)體層16上選擇性地去除載體晶片12。選擇性刻蝕阻擋層14的厚度可以根據(jù)其形成時(shí)所用的材料和技術(shù)而改變。但通常選擇性刻蝕阻擋層14的厚度為100到1000nm。選擇性刻蝕阻擋層14可以通過沉積工藝形成，包括，例如，化學(xué)氣相沉積(CVD)、等離子增強(qiáng)化學(xué)氣相沉積(PECVD)、物理氣相沉積(PVD)，或者通過外延生長法，或離子注入和退火。
第一半導(dǎo)體層16由任意的半導(dǎo)體材料制成，包括，例如，Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP以及其它的III/V或II/VI化合物半導(dǎo)體。在通過離子注入和退火形成選擇性刻蝕阻擋層14的實(shí)施例中，第一半導(dǎo)體層16是硅絕緣體結(jié)構(gòu)的SOI層。第一半導(dǎo)體層16具有第一晶向，優(yōu)選的是(100)。雖然(100)晶向是優(yōu)選的，但第一半導(dǎo)體層16可以具有(111)或(110)晶向。
第一半導(dǎo)體層16的厚度可以根據(jù)其制造所用的技術(shù)而改變。但通常第一半導(dǎo)體層16的厚度為5到500nm，更優(yōu)選的厚度為5到100nm。
圖1所示的初始襯底10是使用本領(lǐng)域的一般技術(shù)人員公知的傳統(tǒng)工藝生產(chǎn)的。例如，初始襯底10可以用各種沉積技術(shù)形成，其中層14和16生長或沉積在載體晶片12的表面上。另外，初始襯底10可以使用通過氧離子注入的分離工藝或晶片結(jié)合(SIMOX)以及通過使用智能切割減薄或其它相關(guān)減薄工藝而形成。當(dāng)使用SIMOX時(shí)，氧離子首先注入到載體晶片中，接著通過退火形成埋入的氧化物區(qū)。在晶片結(jié)合的情況下，載體晶片12可以是能與第一半導(dǎo)體層16結(jié)合并且此后經(jīng)歷隨后高溫過程的任何材料。
接著，在圖1所示的結(jié)構(gòu)上施加第二半導(dǎo)體層20，第二半導(dǎo)體層20具有與第一半導(dǎo)體層16的第一晶向不同的第二晶向。第二半導(dǎo)體層20可以直接在第一半導(dǎo)體層16的頂部形成，或如圖2所示，可以在第一半導(dǎo)體層16與第二半導(dǎo)體層20之間形成絕緣體18。如果兩個(gè)半導(dǎo)體層，即層16和20能直接結(jié)合在彼此的頂部并且在隨后步驟中選擇性地從彼此上去除，則絕緣體18是選擇性的。
利用熱結(jié)合工藝以及隨后的選擇減薄工藝形成具有或沒有選擇性絕緣體18的結(jié)構(gòu)。結(jié)合的實(shí)現(xiàn)是通過首先將兩個(gè)晶片彼此緊密接觸；選擇性地對接觸的晶片施加外力；接著在能使兩個(gè)晶片結(jié)合在一起的條件下加熱兩個(gè)接觸的晶片。用于制造圖2所示的結(jié)合結(jié)構(gòu)的兩個(gè)晶片可以包括兩個(gè)SOI晶片，其中一個(gè)晶片包括第二半導(dǎo)體層20，另一個(gè)晶片，如圖1所示，包括第一半導(dǎo)體層16；一個(gè)SOI晶片和一個(gè)塊狀半導(dǎo)體晶片；兩個(gè)塊狀半導(dǎo)體晶片，其中至少一個(gè)晶片中含有絕緣層18；或者一個(gè)SOI晶片和一個(gè)塊狀晶片，塊狀晶片包括離子注入?yún)^(qū)，例如H2注入?yún)^(qū)，可以用于在結(jié)合過程中分離至少一個(gè)晶片的一部分。本發(fā)明也設(shè)計(jì)使用兩個(gè)塊狀晶片，其中一個(gè)晶片中具有注入的H2。
結(jié)合工藝的加熱步驟可以在有或沒有外力的條件下進(jìn)行。加熱步驟通常在惰性環(huán)境中在溫度為600℃到1300℃進(jìn)行大約2到大約20小時(shí)。更優(yōu)選的，結(jié)合是在900℃到1200℃下進(jìn)行約2到約20小時(shí)。術(shù)語“惰性環(huán)境”在本發(fā)明中用于表示使用惰性氣體的氣氛，例如He、Ar、N2、Xe、Kr或者它們的混合物。在結(jié)合過程中使用的優(yōu)選環(huán)境是N2。在使用氫氣注入的實(shí)施例中，在上述加熱步驟之前可以使用在溫度為約200到約500℃下進(jìn)行的初始加熱步驟。
在使用兩個(gè)SOI晶片的實(shí)施例中，可以在結(jié)合之后使用平面化工藝，例如化學(xué)機(jī)械拋光(CMP)或研磨和刻蝕，去除至少一個(gè)SOI晶片的一些材料層。
在其中一個(gè)晶片包括離子注入?yún)^(qū)的實(shí)施例中，離子注入?yún)^(qū)在結(jié)合過程中形成多孔區(qū)，這將導(dǎo)致離子注入?yún)^(qū)上面的一部分晶片脫落，留下結(jié)合的晶片，例如，如圖2所示。注入?yún)^(qū)通常包括氫離子，氫離子是在本領(lǐng)域一般技術(shù)人員公知的離子注入條件下注入晶片表面的。
選擇性絕緣體18，如果存在，可以具有不同的厚度，但通常選擇性絕緣體18的厚度大約為100到1000nm。至于第二半導(dǎo)體層20，此層的厚度根據(jù)其來源也可以改變。但通常第二半導(dǎo)體層20的厚度大約為10到500nm，更優(yōu)選的厚度大約為20到100nm。如上所述，第二半導(dǎo)體層20的第二晶向與第一半導(dǎo)體層16的晶向不同。第二半導(dǎo)體層20優(yōu)選地具有(110)晶向。雖然(110)晶向是優(yōu)選的，但第二半導(dǎo)體層20可以具有(111)或(100)晶向，這取決于第一半導(dǎo)體層16的晶向。
在得到圖2所示的結(jié)合結(jié)構(gòu)后，通過孔25可以選擇性地在第一半導(dǎo)體層16的暴露底面上形成半導(dǎo)體材料層28。包括半導(dǎo)體材料層28的結(jié)構(gòu)如圖3所示。除了半導(dǎo)體材料層28外，圖3所示的結(jié)構(gòu)也包括選擇性墊層22、有圖案的掩模層24以及間隔26。
圖3所示的結(jié)構(gòu)是通過熱工藝(如氧化)，或傳統(tǒng)沉積工藝(如化學(xué)氣相沉積(CVD)、等離子增強(qiáng)CVD、原子層沉積、化學(xué)溶液沉積以及其它類似的沉積工藝)，在第二半導(dǎo)體層20的上表面上選擇性地形成墊層22而形成的。選擇性墊層22由絕緣材料構(gòu)成，包括氧化物、氮化物、氮氧化物或它們的任何組合。選擇性墊層22可以具有不同的厚度，這取決于其形成時(shí)所用的技術(shù)。選擇性墊層22在隨后的有圖案掩模層24的去除過程中作為刻蝕層。
接著，在結(jié)合結(jié)構(gòu)的預(yù)定部分上形成有圖案掩模層24，用于保護(hù)一部分(或多部分)結(jié)構(gòu)，而留下結(jié)合結(jié)構(gòu)的至少一個(gè)其它部分未被保護(hù)。結(jié)合結(jié)構(gòu)的被保護(hù)部分限定了結(jié)構(gòu)的第一器件區(qū)，未被保護(hù)的部分限定了該結(jié)構(gòu)的第二器件區(qū)。有圖案掩模層24是利用平版印刷和刻蝕而形成和構(gòu)圖的氮化物或氧氮化物。
在具有或沒有選擇性墊層22的結(jié)合結(jié)構(gòu)上形成有圖案掩模層24后，該結(jié)構(gòu)經(jīng)歷一個(gè)或多個(gè)刻蝕步驟，用于提供暴露第一半導(dǎo)體層16的表面的至少一個(gè)孔(或溝槽)25。具體地，在本發(fā)明此時(shí)使用的一個(gè)或多個(gè)刻蝕步驟，去除選擇性墊層22的未保護(hù)部分，以及第二半導(dǎo)體層20的下面部分，以及一部分絕緣體18，如果存在。
刻蝕可以使用單一的刻蝕過程，或者可以使用多個(gè)刻蝕步驟。本發(fā)明此時(shí)使用的刻蝕可以包括干刻蝕工藝，如反應(yīng)離子刻蝕、離子束刻蝕、等離子刻蝕或激光刻蝕，使用化學(xué)刻蝕劑的濕刻蝕工藝，或者它們的組合。刻蝕可以終止于第一半導(dǎo)體層16的上表面，或者可以終止在第一半導(dǎo)體層16的上表面稍微下方的區(qū)域。在本發(fā)明優(yōu)選的實(shí)施例中，反應(yīng)離子刻蝕(RIE)用于選擇性地去除選擇性墊層22、第二半導(dǎo)體層20以及選擇性絕緣體18如果存在未保護(hù)部分。
孔25在刻蝕后具有暴露的側(cè)壁，包括剩余的選擇性墊層22、剩余的第二半導(dǎo)體層20、剩余的選擇性絕緣體18以及剩余的第一半導(dǎo)體層16。層22、20和18的暴露側(cè)壁與有圖案掩模層24的最外邊緣對齊。
隨著有圖案掩模層24形成到位，在至少一個(gè)孔25的每個(gè)暴露側(cè)壁上形成間隔26。間隔26是通過沉積和刻蝕形成的，是由絕緣材料構(gòu)成的，例如氧化物。在本發(fā)明中使用的間隔26作為選擇性外延生長阻擋掩模，阻擋從暴露在刻蝕側(cè)壁上的第二半導(dǎo)體層20上外延生長，以保證在外延生長之后刻蝕區(qū)的高質(zhì)量單晶晶體。
形成間隔26后，在第一半導(dǎo)體層16的暴露表面上選擇性地形成半導(dǎo)體材料28，得到例如圖3所示的結(jié)構(gòu)。根據(jù)本發(fā)明，半導(dǎo)體材料28的晶向與第一半導(dǎo)體層16的晶向相同。
半導(dǎo)體材料28可以包括任何含Si半導(dǎo)體，如Si、應(yīng)變Si、SiGe、SiC、SiGeC或它們的組合，并且能利用選擇性外延生長方法形成。在一些優(yōu)選實(shí)施例中，半導(dǎo)體材料28包括Si。在本發(fā)明中，半導(dǎo)體材料28可以指再生長半導(dǎo)體材料。通過外延工藝形成的半導(dǎo)體材料28，可以長到高于有圖案掩模層24的上表面，然后拋光回到有圖案掩模層24的上表面，用以去除任何可能的小面生長。半導(dǎo)體材料28的上表面可以凹下，用以隨后再與第二半導(dǎo)體層20的上表面基本平齊。這個(gè)凹下的形成可以利用反應(yīng)離子刻蝕工藝。注意，半導(dǎo)體材料28可以是與第一半導(dǎo)體層16不同的材料。因此，例如，可以在Si層上生長SiGe合金。
在提供，例如，圖3所示的結(jié)構(gòu)后，從結(jié)構(gòu)上去除有圖案掩模層24以及選擇性墊層22，以便獲得例如圖4所示的結(jié)構(gòu)。注意，每個(gè)溝槽側(cè)壁上的間隔26可以比半導(dǎo)體層28和20的表面略低。去除有圖案掩模層24是利用刻蝕工藝或化學(xué)機(jī)械拋光(CMP)工藝。如果存在，此后使用刻蝕工藝去除選擇性墊層22，此刻蝕工藝選擇性地去除墊層22，而不去除半導(dǎo)體材料。
絕緣體層30是在圖4所示結(jié)構(gòu)上形成的，此后將得到的結(jié)構(gòu)結(jié)合在處理晶片32上，從而得到，例如，圖5所示的結(jié)構(gòu)。絕緣體層30可以包括氧化物、氮化物、氮氧化物或它們的任何組合。優(yōu)選地，絕緣體層30是氧化物，如SiO2。絕緣體層30可以通過沉積形成，或者可以選擇的是，可以使用熱生長工藝。絕緣體層30的厚度可以變化，但通常絕緣體層30的厚度約為100到500nm。在某些情況下，在絕緣體層30形成后必須對其拋光，以保證晶片結(jié)合的平表面。
處理晶片32可以包括與載體晶片12相同或不同的半導(dǎo)體材料。結(jié)合是通過使用上述的結(jié)合工藝而實(shí)現(xiàn)的。處理晶片32的厚度在本發(fā)明中是無關(guān)緊要的。
接著，將圖5所示的結(jié)合結(jié)構(gòu)上下翻轉(zhuǎn)，從而載體晶片12處于頂部，而處理晶片32處于底部。去除載體晶片12以及，如果存在，選擇性刻蝕阻擋層14，得到例如圖6所示的結(jié)構(gòu)。在圖6中，在翻轉(zhuǎn)和去除載體晶片12以及選擇性刻蝕阻擋層14后，露出第一半導(dǎo)體層16的表面。實(shí)現(xiàn)上述去除是利用一個(gè)或多個(gè)刻蝕步驟、平面化或它們的組合。
下面參看圖7，表示從圖6所示結(jié)構(gòu)上去除第一半導(dǎo)體層16后形成的結(jié)構(gòu)。去除第一半導(dǎo)體層16是利用刻蝕工藝，例如反應(yīng)離子刻蝕、離子束刻蝕或等離子刻蝕。通過反應(yīng)離子刻蝕工藝刻蝕再生長半導(dǎo)體材料28，從而使其與第二半導(dǎo)體層20的上表面平齊。
接著，如果存在，去除選擇性絕緣體18，間隔26凹下到半導(dǎo)體材料20和28的表面之下，得到例如圖8所示的結(jié)構(gòu)。選擇性絕緣體18的去除以及間隔26的凹下是通過相同或不同的刻蝕工藝實(shí)現(xiàn)的。
注意，在圖8中，表示出標(biāo)記為100的第一器件區(qū)和標(biāo)記為102的第二器件區(qū)。第一器件區(qū)包括第二半導(dǎo)體層20，而第二器件區(qū)102包括再生長半導(dǎo)體材料28。兩個(gè)有源區(qū)都是SOI區(qū)，因?yàn)榻^緣層30將有源區(qū)與處理晶片32分開。如圖所示，圖8的結(jié)構(gòu)具有再生長半導(dǎo)體材料28，再生長半導(dǎo)體材料28與第二半導(dǎo)體層20基本共面并且與其厚度完全相同。再生長半導(dǎo)體材料28具有與第二半導(dǎo)體層20不同的晶向。
在形成非常平的表面后，通常形成隔離區(qū)34，例如淺溝槽隔離區(qū)，從而將第一半導(dǎo)體器件區(qū)100與第二半導(dǎo)體器件區(qū)102隔開。隔離區(qū)34替代間隔26。在本發(fā)明的一些實(shí)施例中，間隔26用作隔離區(qū)34。利用處理步驟在間隔存在的區(qū)域形成隔離區(qū)34，這些處理步驟是本領(lǐng)域一般技術(shù)人員公知的，包括，例如，溝槽限定和刻蝕；用擴(kuò)散阻擋層選擇性地為溝槽加襯；以及使用諸如氧化物的溝槽電介質(zhì)填充溝槽。在溝槽填充后，可以對該結(jié)構(gòu)平面化，并且可以執(zhí)行選擇性的致密化過程，使溝槽電介質(zhì)致密化。
所得到的、含有隔離區(qū)34的非常平的結(jié)構(gòu)，例如，如圖9所示。圖中還表示了集成結(jié)構(gòu)，這種結(jié)構(gòu)是在一部分第二半導(dǎo)體層20上形成第一半導(dǎo)體器件50以及在再生長半導(dǎo)體材料28上形成第二半導(dǎo)體器件52之后形成的。雖然圖中每個(gè)器件區(qū)僅存在一個(gè)半導(dǎo)體器件，本發(fā)明還可設(shè)計(jì)成在特定器件區(qū)形成多個(gè)每種類型的器件。半導(dǎo)體器件包括柵電介質(zhì)54、柵導(dǎo)體56和柵間隔58。圖中也示出了源/漏區(qū)，但沒有分別標(biāo)記。半導(dǎo)體器件的形成是利用本領(lǐng)域一般技術(shù)人員公知的CMOS加工步驟。半導(dǎo)體器件可以是nFET或pFET，nFET優(yōu)選地形成在具有(100)晶面的半導(dǎo)體層的頂部上，而pFET優(yōu)選地形成在具有(110)晶向的半導(dǎo)體層的頂部上。
除了上述實(shí)施例外，本發(fā)明還設(shè)計(jì)成其它的實(shí)施例，其中形成nFET和pFET在不同晶向上的應(yīng)變絕緣硅(SSDOI)結(jié)構(gòu)，并且在整個(gè)晶片上的SOI厚度相同。下面的描述解釋本發(fā)明如何形成SSDOI結(jié)構(gòu)。
在本發(fā)明的這個(gè)實(shí)施例中，首先利用上述的加工技術(shù)形成圖2所示的結(jié)構(gòu)?？傊?，圖2所示的結(jié)構(gòu)包括載體晶片12、選擇性刻蝕阻擋層14、第一半導(dǎo)體層16、選擇性絕緣體層18以及第二半導(dǎo)體層20。
在形成圖2所示的結(jié)構(gòu)后，在第二半導(dǎo)體層20的頂面形成第一分級SiGe合金層60。第一分級SiGe合金層60的形成是利用外延生長方法。第一分級SiGe合金層60的厚度可以根據(jù)外延生長工藝過程中所用的條件以及Ge濃度而改變。但是，第一分級SiGe合金層60的厚度通常是約100nm到約2000nm。第一分級SiGe合金層的Ge含量通常是0到50％(原子百分?jǐn)?shù))。
在形成第一分級SiGe合金層60之后，在分級SiGe合金層上形成具有預(yù)定晶向的第一應(yīng)變Si層62。第一應(yīng)變Si層62是一個(gè)薄層，根據(jù)應(yīng)變的大小，其厚度為約30nm或小于30nm。通常，較高應(yīng)變Si需要薄Si層。第一應(yīng)變Si層62的形成是利用能形成應(yīng)變Si層的外延生長方法。得到的包括第一分級SiGe合金層60和第一應(yīng)變Si層62的結(jié)構(gòu)示于圖10。
接著，利用與形成圖3所示結(jié)構(gòu)所用的加工步驟相似的步驟，形成圖11的結(jié)構(gòu)。特別是，圖11所示的結(jié)構(gòu)包括第二分級SiGe合金層66和第二應(yīng)變Si層68，這是通過孔25在第一半導(dǎo)體層16的暴露表面選擇性形成的。除了第二分級SiGe合金層66和第二應(yīng)變Si層68，圖11所示的結(jié)構(gòu)還包括選擇性墊層22、有圖案掩模層24和間隔26。形成圖3所示結(jié)構(gòu)所用的工序被用于形成圖11所示的結(jié)構(gòu)，但圖3所用的半導(dǎo)體材料28被第二分級SiGe合金層66和第二應(yīng)變Si層68替代。注意，第二應(yīng)變Si層68具有的晶向與第一應(yīng)變Si層62不同。第二分級SiGe合金層的Ge含量通常為0到50％(原子百分?jǐn)?shù))。
第二應(yīng)變Si層68的頂面與第二應(yīng)變Si層62的頂面基本共面。在選擇性外延生長過程中去除小面時(shí)，第二分級SiGe合金層66可以長得比有圖案掩模層24的頂面高，然后拋光回到有圖案掩模層24的頂面。在生長第二應(yīng)變Si層68之前，第二分級SiGe合金層66可以向下凹，達(dá)到具有應(yīng)變Si共頂面的結(jié)構(gòu)。
圖12表示在圖11所示結(jié)構(gòu)的表面形成絕緣體層30，將絕緣體層30結(jié)合到處理晶片32，上下翻轉(zhuǎn)結(jié)構(gòu)并且去除第一半導(dǎo)體層16之后形成的結(jié)構(gòu)。加工步驟與圖4-7所述的相同。
參看圖13，表示從結(jié)構(gòu)上去除選擇性絕緣體18和第二半導(dǎo)體層20之后形成的結(jié)構(gòu)。去除選擇性絕緣體18和第二半導(dǎo)體層20是利用不同的刻蝕工藝，其中每個(gè)刻蝕工藝中所用的化學(xué)刻蝕劑是針對被去除的特定材料選擇的。如圖所示，在這些去除步驟之后，露出第一分級SiGe合金層60的表面。
接著，如圖14所示，將第一和第二分級SiGe合金層60和66選擇性去除到應(yīng)變Si層62和68。在本發(fā)明的此時(shí)，間隔26凹下到低于應(yīng)變Si層62和68的表面。如圖14所示，在整個(gè)晶片上得到的均勻SSDOI結(jié)構(gòu)，具有不同的晶向。諸如圖9所示的半導(dǎo)體器件可以形成在不同晶面上。
在本發(fā)明的另一個(gè)實(shí)施例中，在得到圖3所示的結(jié)構(gòu)后形成第一分級SiGe合金層60和第一應(yīng)變Si層62。在此實(shí)施例中，首先得到圖3所示的結(jié)構(gòu)，并形成層66和68以及掩模帽70，從而得到，例如，圖15所示的結(jié)構(gòu)。層66和68選擇性生長在第一半導(dǎo)體層16的頂部。通過沉積或熱工藝在第二應(yīng)變Si層68上形成掩模帽70，掩模帽70通常包括氧化物、氮化物或氮氧化物。(掩模層24和間隔26用作形成第二分級SiGe合金層66和第二應(yīng)變Si層68的選擇性外延生長掩模，掩模帽70和間隔26用作形成第一分級SiGe合金層60和第一應(yīng)變Si層62的選擇性外延生長掩模)。包括層66和68的結(jié)構(gòu)，例如，如圖16所示。在去除有圖案掩模層24和選擇性墊層22后，第一分級SiGe合金層60和第一應(yīng)變Si層62選擇性生長在第二半導(dǎo)體層20的頂部。
其余加工步驟與上述SSDOI實(shí)施例相同。掩模帽70可以在晶片結(jié)合之前去除，或者保留在最終結(jié)構(gòu)中。
雖然參考本發(fā)明的優(yōu)選實(shí)施例特別地圖示和描述了本發(fā)明，但本領(lǐng)域的一般技術(shù)人員應(yīng)該理解的是，在不偏離本發(fā)明精神和范圍的條件下，可以做出形式和細(xì)節(jié)上的上述和其它變化。因此，本發(fā)明并不限于這里描述和圖示的精確形式和細(xì)節(jié)，而是在權(quán)利要求的精神和范圍內(nèi)。
權(quán)利要求
1.一種應(yīng)變絕緣硅，包括至少一個(gè)SOI襯底，所述SOI襯底包括第一晶向的第一應(yīng)變Si層和第二晶向的第二應(yīng)變Si層，所述第二應(yīng)變Si層與所述第一應(yīng)變Si層共面，并與所述第一應(yīng)變Si層的厚度相同，并且所述第一晶向與所述第二晶向不同，其特征在于還包括一個(gè)側(cè)向隔離第一應(yīng)變Si層和第二應(yīng)變Si層的間隔，所述間隔具有低于第一應(yīng)變Si層和第二應(yīng)變Si層的表面的表面。
2.如權(quán)利要求1所述的應(yīng)變絕緣硅，其特征在于所述第一應(yīng)變Si層具有(110)晶面取向，所述第二應(yīng)變Si層具有(100)晶面取向。
3.如權(quán)利要求2所述的應(yīng)變絕緣硅，其中還包括位于(110)晶面取向的至少一個(gè)pFET，位于(100)晶面取向的至少一個(gè)nFET。
4.如權(quán)利要求1所述的應(yīng)變絕緣硅，其特征在于所述第一應(yīng)變Si層具有(100)晶面取向，所述第二應(yīng)變Si層具有(110)晶面取向。
5.如權(quán)利要求4所述的應(yīng)變絕緣硅，其中還包括位于(110)晶面取向的至少一個(gè)pFET，位于(100)晶面取向的至少一個(gè)nFET。
6.如權(quán)利要求1所述的應(yīng)變絕緣硅，其中還包括位于所述第一應(yīng)變Si層或者位于所述第二應(yīng)變Si層的至少一個(gè)pFET和至少一個(gè)nFET，晶向該至少一個(gè)pFET位于(110)或(111)晶向上，而該至少一個(gè)nFET位于(100)或(111)晶向上。
全文摘要
本發(fā)明提供在具有不同晶向的SOI襯底上形成的集成半導(dǎo)體器件，從而為特殊器件提供最佳性能。特別是，提供一種包括至少一個(gè)SOI襯底的集成半導(dǎo)體結(jié)構(gòu)，SOI襯底具有第一晶向的頂部半導(dǎo)體層以及具有第二晶向的半導(dǎo)體材料，其中半導(dǎo)體材料與頂部半導(dǎo)體層基本共面并且與其厚度基本相同，并且第一晶向與第二晶向不同。SOI襯底是通過在一個(gè)結(jié)構(gòu)中形成孔而形成的，該結(jié)構(gòu)包括具有不同晶向的至少一個(gè)第一半導(dǎo)體層和第二半導(dǎo)體層。半導(dǎo)體材料是在孔中外延生長的，接著使用不同刻蝕和深刻蝕加工步驟形成SOI襯底。
文檔編號H01L21/84GK101079433SQ20071010900
公開日2007年11月28日 申請日期2004年8月19日 優(yōu)先權(quán)日2003年8月25日
發(fā)明者楊美基, 楊敏 申請人:國際商業(yè)機(jī)器公司