專利名稱：一種存儲器結(jié)構(gòu)及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于 一種存儲器結(jié)構(gòu)及其制造方法，且特別是有關(guān)于 一種快 閃存儲器結(jié)構(gòu)及其制造方法。
背景技術(shù)：
快閃存儲器具有不揮發(fā)以及可重復抹除讀寫的特性，加上傳輸快速，所 以應(yīng)用層面非常廣泛，使得近來許多可攜式產(chǎn)品都采用快閃存儲器，在許多 的資訊、通訊及消費性電子產(chǎn)品中都已將其當成必要元件。為了提供輕巧及 高品質(zhì)的電子元件產(chǎn)品，提升快閃存儲器的元件積集度與品質(zhì)便成為資訊產(chǎn) 業(yè)發(fā)展的重點。請參閱圖1，圖1為習知一雙位元快閃存儲器單元的結(jié)構(gòu)示意圖。如圖 i所示，習知快閃存儲器單元的結(jié)構(gòu)包含有一基底io,其上設(shè)置一控制柵極12,而控制柵極12兩側(cè)各有一浮置柵極14，在浮置柵極14之上設(shè)置一側(cè)壁 子16，另外，于控制柵極12與浮置柵極14之間、控制柵極12與側(cè)壁子16 之間、浮置柵極14與基底IO之間有一介電層18,于控制柵極12與基底10 之間有一柵極氧化層20。上述習知快閃存儲器單元的結(jié)構(gòu)，其缺點在于浮置柵極14的制作較為 困難，另外隨著元件設(shè)計的尺寸不斷縮小，晶體管柵極溝道長度(gate channel length)縮短所引發(fā)的短溝道效應(yīng)(short channel effect)已成為快閃存儲器元件 進一步提升積集度的障礙。因此，發(fā)展出新的存儲器結(jié)構(gòu)及工藝，使其具有 更小的存儲器單元尺寸且能夠有效的克服短溝道效應(yīng)是目前半導體業(yè)界努 力的方向。發(fā)明內(nèi)容有筌于此，本發(fā)明提供一種存儲器結(jié)構(gòu)及其制作方法，將控制柵極與浮 置柵極嵌入在半導體基底中的溝槽內(nèi)，藉此改善習知浮置柵極的制作困難度 且解決短溝道效應(yīng)。根據(jù)本發(fā)明的優(yōu)選實施例，本發(fā)明提供一種存儲器結(jié)構(gòu)包含基底，第 一溝槽，位于該基底中；第二溝槽，位于該第一溝槽的底部，其開口小于該 第一溝槽，其中該第一溝槽與該第二溝槽的側(cè)壁構(gòu)成階梯結(jié)構(gòu)；側(cè)壁子位于該階梯結(jié)構(gòu)上，作為浮置柵極；柵極介電層，介于該側(cè)壁子與該基底之間； 柵極間介電層，設(shè)于該側(cè)壁子的表面以及該第二溝槽的表面上；導電層，設(shè) 于該柵極間介電層上，并填滿該第一溝槽以及該第二溝槽，作為控制柵極。 根據(jù)本發(fā)明的優(yōu)選實施例，本發(fā)明提供一種存儲器結(jié)構(gòu)的制作方法，包 含有提供基底，其上包含氧化墊層，以及氮化墊層設(shè)于該氧化墊層之上，于 該基底中形成第一溝槽；于該第一溝槽表面形成第一4冊極介電層；于該第一 柵極介電層表面以及該墊層表面覆蓋第一導電層，蝕刻該第一導電層，于該 第一溝槽的側(cè)壁上形成側(cè)壁子，作為浮置柵極，同時利用該氮化墊層和該側(cè) 壁子作為掩模，繼續(xù)蝕刻該第一溝槽底部，形成第二溝槽；于該側(cè)壁子表面、 該第二溝槽的側(cè)壁以及底面上形成柵極間介電層，于該柵極間介電層上形成 第二導電層，并使其填滿該第一溝槽以及該第二溝槽，其中該第二導電層作 為控制柵極。


圖1繪示的是習知的雙位元快閃存儲器單元的結(jié)構(gòu)示意圖；圖2繪示的是本發(fā)明優(yōu)選實施例 一種存儲器結(jié)構(gòu)的剖面示意圖；圖3至圖12繪示的是本發(fā)明優(yōu)選實施例形成存儲器的制作方法示意圖。主要元件符號說明10基底12控制柵極14浮置柵極16側(cè)壁子18介電層20柵極氧化層30存儲器結(jié)構(gòu)32第一溝槽34第二溝槽36階梯結(jié)構(gòu)38側(cè)壁子40柵極介電層42柵極間介電層44導電層46柵極結(jié)構(gòu)48漏極源極摻雜區(qū)60基底62氧化墊層64氮化墊層66第一溝槽68才冊極介電層70多晶硅層72側(cè)壁子74第二溝槽76柵極間介電層78多晶硅層80凹陷區(qū)域82第一介電層84STI溝槽86第二介電層88柵極介電層90柵極結(jié)構(gòu)92漏極源極摻雜區(qū)具體實施方式
請參閱圖2，其繪示的是本發(fā)明優(yōu)選實施例一種存儲器結(jié)構(gòu)的剖面示意 圖。本發(fā)明的實施例中的存儲器結(jié)構(gòu)30包含一基底10;位于該基底10中的 第一溝槽32;位于該第一溝槽32的底部的第二溝槽34,其中，第二溝槽34 開口小于第一溝槽32,且和第一溝槽32的側(cè)壁形成一階梯結(jié)構(gòu)36; —側(cè)壁 子38位于階梯結(jié)構(gòu)36上，其中側(cè)壁子38用來作為浮置柵極；介于側(cè)壁子 38與基底10之間的柵極介電層40;設(shè)于側(cè)壁子38的表面以及第二溝槽34 的表面上的柵極間介電層42;設(shè)于該柵極間介電層42上并填滿第一溝槽32 與第二溝槽34的導電層44,其中該導電層44用來作為控制柵極；設(shè)于導電 層44上方的柵極結(jié)構(gòu)46,以及設(shè)于側(cè)壁子38的側(cè)邊的漏極源極摻雜區(qū)48。用于本發(fā)明的實施例中的存儲器結(jié)構(gòu)30的基底可為一半導體基材，例 如硅、鍺、碳-硅、硅覆絕緣、絕緣層上覆硅鍺、化合物半導體、多層半導 體或其任意的組合，而本發(fā)明的側(cè)壁子38和導電層44通常包含多晶硅，分 別用于儲存電荷與控制柵極溝道的開啟或關(guān)閉。另外，柵極間介電層42可 包含氧化硅、氮化硅、氧化硅-氮化硅、氮化硅-氧化硅、或者氧化硅-氮化硅 -氧化硅。請參閱圖3至圖12，其繪示的是本發(fā)明優(yōu)選實施例形成存儲器的制作方 法示意圖。如圖3所示，提供一基底60，其上包含一墊層，墊層例如是一氧化墊層 62、 一氮化墊層64設(shè)于氧化墊層62之上，以及一掩模層(未圖示)，例如氧 化層，位于氮化墊層64上，在基底60中形成一第一溝槽66。如圖4所示，于第一溝槽66表面形成一柵極介電層68,例如以熱氧化 工藝形成氧化硅，再于柵極介電層68表面，以及氮化墊層64表面覆蓋一導電層，例如是一多晶硅層70,形成方式例如是化學氣相沉積方法。如圖5所示，以干式蝕刻移除多晶硅層70，而于第一溝槽66的側(cè)壁上 形成一側(cè)壁子72，作為一浮置柵極，再利用掩模層(未圖示)，例如是氧化層、 氮化墊層64和側(cè)壁子72作為掩模，繼續(xù)蝕刻第一溝槽66底部，以形成一 第二溝槽74，之后，利用掩模層(未圖示)為掩模，蝕刻氮化墊層64,使其后 退以暴露出部分位于氮化墊層64之下的氧化墊層62,之后再移除掩模層。如圖6所示，于側(cè)壁子72表面、第二溝槽74的側(cè)壁以及底面上形成柵 極間介電層76,其中柵極間介電層76可以是由氧化硅、氮化硅、氧化硅-氮化硅、氮化硅-氧化硅或者氧化硅-氮化硅-氧化硅所組成，形成方法可利用 熱氧化工藝來形成氧化硅，以及利用化學氣相沉積方法來形成氮化硅。于柵 極間介電層76上形成另一導電層，例如是多晶硅層78,并使其填滿第一溝 槽66以及第二溝槽74,接著，研磨多晶硅層78，使其與氮化墊層64的表 面切齊，回蝕刻多晶硅層78，形成一凹陷區(qū)域80,以作為控制柵極，再以 化學氣相沉積方法形成一第一介電層82，填滿凹陷區(qū)域80,以及研磨該第 一介電層82,使其表面與氮化墊層64的表面切齊。如圖7所示，于該基底形成多條STI (shallow trench isolation)溝槽84定 義出有源元件區(qū)，接著，以化學氣相沉積方法形成一第二介電層86,覆蓋氮 化墊層64以及第一介電層82的表面，并且填滿該等STI溝槽84。如圖8所示，研磨第二介電層86,使其與氮化墊層64的表面切齊，去 除第一介電層82。如圖9所示，回蝕刻多晶硅層78,去除氮化墊層64以及氧化墊層62。 如圖IO所示，于基底60表面形成一柵極介電層88，例如以熱氧化工藝形成氧化硅，然后，于柵極介電層88上形成一掩模(圖未示)，例如光阻，覆蓋周邊元件區(qū)。如圖11所示，蝕刻未被光阻覆蓋的柵極介電層88，然后去除該掩模。 如圖12所示，于周邊元件區(qū)以及多晶硅層78上同時形成一柵極結(jié)構(gòu)90,然后，于側(cè)壁子72的一側(cè)的該基底中形成漏極源極摻雜區(qū)92。以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種存儲器結(jié)構(gòu)的制作方法，包含有提供基底，其上包含墊層；于該基底中形成第一溝槽；于該第一溝槽表面形成第一柵極介電層；于該第一柵極介電層表面以及該墊層表面覆蓋第一導電層；移除該第一導電層，于該第一溝槽的側(cè)壁上形成側(cè)壁子；以該墊層和該側(cè)壁子作為掩模，蝕刻該第一溝槽底部，形成第二溝槽；于該側(cè)壁子表面、該第二溝槽的側(cè)壁以及底面上形成柵極間介電層；以及于該柵極間介電層上形成第二導電層，并使該第二導電層填滿該第一溝槽以及該第二溝槽。
2. 如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制作方法，在形成該第二導電層之 后，另包含有研磨該第二導電層，使其與該墊層的表面切齊； 回蝕刻該第二導電層，形成凹陷區(qū)域； 形成第一介電層，填滿該凹陷區(qū)域；以及 研磨該第一介電層，使其表面與該墊層的表面切齊。
3. 如權(quán)利要求2所述的存儲器結(jié)構(gòu)的制作方法，在研磨該第一介電層 后，另包含有于該基底形成多條STI溝槽；形成第二介電層，該第二介電層覆蓋該墊層以及該第一介電層的表面， 并且填滿該STI溝槽；研磨該第二介電層使其與該墊層的表面切齊； 去除該第一介電層； 回蝕刻該第二導電層；以及 去除該墊層。
4. 如權(quán)利要求3所述的存儲器結(jié)構(gòu)的制作方法，在去除該墊層之后，另 包含有于該基底表面形成第二柵極介電層；于該第二柵極介電層上形成掩模，覆蓋周邊元件區(qū)； 蝕刻未被該掩模覆蓋的該第二柵極介電層； 去除該掩模；以及于該周邊元件區(qū)以及該第二導電層上同時形成柵極結(jié)構(gòu)。
5. 如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制作方法，其中該墊層包含氧化墊 層以及氮化墊層。
6. 如權(quán)利要求5所述的存儲器結(jié)構(gòu)的制作方法，其中于該側(cè)壁子表面、 該第二溝槽的側(cè)壁以及底面上形成該柵極間介電層之前，先蝕刻該氮化墊 層，使其后退并且暴露出部分位于該氮化墊層之下的該氧化墊層。
7. 如權(quán)利要求1所述的存儲器結(jié)構(gòu)的制作方法，其中該柵極間介電層包 含氧化硅、氮化硅、氧化硅-氮化硅、氮化硅-氧化硅或者氧化硅-氮化硅-氧 化硅。
8. 如權(quán)利要求2所述的存儲器結(jié)構(gòu)的制作方法，其中以化學氣相沉積方 法形成該第一介電層。
9. 如權(quán)利要求3所述的存儲器結(jié)構(gòu)的制作方法，其中以化學氣相沉積方 法形成該第二介電層。
10. 如權(quán)利要求4所述的存儲器結(jié)構(gòu)的制作方法，其中在形成該柵極結(jié) 構(gòu)之后，于該側(cè)壁子的 一 側(cè)的該基底中形成漏極源極摻雜區(qū)。
11. 一種存儲器結(jié)構(gòu)，包含 基底；第一溝槽，位于該基底中；第二溝槽，位于該第一溝槽的底部，其開口小于該第一溝槽，其中該第 一溝槽與該第二溝槽的側(cè)壁構(gòu)成階梯結(jié)構(gòu)； 側(cè)壁子位于該階梯結(jié)構(gòu)上； 柵極介電層，介于該側(cè)壁子與該基底之間；柵極間介電層，設(shè)于該側(cè)壁子的表面以及該第二溝槽的表面上；以及 導電層，設(shè)于該柵極間介電層上，并填滿該第一溝槽以及該第二溝槽；以及漏極源極摻雜區(qū)，設(shè)于該側(cè)壁子的一側(cè)的該基底中。
12. 如權(quán)利要求11所述的存儲器結(jié)構(gòu)，其中另包含柵極結(jié)構(gòu)位于該導電 層的上方。
13. 如權(quán)利要求11所述的存儲器結(jié)構(gòu)，其中該基底為半導體基材。
14. 如權(quán)利要求11所述的存儲器結(jié)構(gòu)，其中該導電層包含多晶硅層。
15. 如權(quán)利要求11所述的存儲器結(jié)構(gòu)，其中該側(cè)壁子包含多晶硅層。
16. 如權(quán)利要求11所述的存儲器結(jié)構(gòu)，其中該柵極間介電層包含氧化硅、氮化硅、氧化硅-氮化硅、氮化硅-氧化硅、或者氧化硅-氮化硅-氧化硅。
全文摘要
本發(fā)明揭露的存儲器特征在于其浮置柵極與控制柵極皆設(shè)于半導體中的溝槽內(nèi)。其制作方法包含有提供基底，于基底中形成第一溝槽并于第一溝槽表面形成第一柵極介電層，然后，在第一柵極介電層上覆蓋第一導電層；蝕刻第一導電層，于第一溝槽的側(cè)壁上形成側(cè)壁子，作為浮置柵極，繼續(xù)蝕刻第一溝槽底部，形成第二溝槽；于該側(cè)壁子表面、該第二溝槽的側(cè)壁以及底面上形成柵極間介電層；形成第二導電層，填滿該第一溝槽以及該第二溝槽，作為控制柵極。
文檔編號H01L29/40GK101325157SQ20071010998
公開日2008年12月17日 申請日期2007年6月11日 優(yōu)先權(quán)日2007年6月11日
發(fā)明者吳志祥, 張明成, 張錫華, 李培瑛, 蕭清南, 黃仲麟 申請人:南亞科技股份有限公司