專利名稱：半導體裝置及其制造方法
技術(shù)領域：
本發(fā)明，涉及一種在柵極電極上設置了應力絕緣膜(在此，所謂的應力 絕緣膜是指在溝道區(qū)域沿柵極長度方向或者柵極寬度方向產(chǎn)生應力的絕緣 膜。)的半導體裝置及其制造方法。
背景技術(shù)：
作為以往技術(shù)所涉及的半導體裝置來說，所被提議的有以提高晶體管 的驅(qū)動能力為目的，在柵極電極上設置了應力絕緣膜的半導體裝置(例如參照專利文獻1)。下面，關于以往技術(shù)所涉及的半導體裝置，在參照圖17 的同時加以說明。圖17，是表示以往技術(shù)所涉及的半導體裝置結(jié)構(gòu)的剖面 圖。如圖17所示，在由硅構(gòu)成的半導體村底700中，以將N型MOS(金屬 氧化物半導體)形成區(qū)域N和P型MO S形成區(qū)域P之間進行隔離的方式， 形成了元件隔離區(qū)域701。這樣一來，在N型MOS形成區(qū)域，形成了被 元件隔離區(qū)域701圍繞的由半導體村底700構(gòu)成的活性區(qū)域700a，同時在 P型MOS形成區(qū)域，形成了被元件隔離區(qū)域701圍繞的由半導體村底700 構(gòu)成的活性區(qū)域700b。在N型MOS形成區(qū)域的活性區(qū)域700a上，夾持 著由絕緣體膜構(gòu)成的柵極絕緣膜703a,形成了由導電體膜構(gòu)成的柵極電極 704a。另一方面，在P型MOS形成區(qū)域的活性區(qū)域700b上，夾持著由絕 緣體膜構(gòu)成的柵極絕緣膜703b，形成了由導電體膜構(gòu)成的柵極電極704b。 在柵極電極704a、 704b的側(cè)面上，形成了由絕緣體膜構(gòu)成的側(cè)壁706a、 7 06b。在N型MOS形成區(qū)域的活性區(qū)域700a中的位于柵極電極704a的側(cè) 下方的區(qū)域，形成了 N型外延(extension)區(qū)域705a，在活性區(qū)域700a中的 位于側(cè)壁706a的側(cè)下方的區(qū)域，形成了 N型源 漏極區(qū)域707a。另一方 面，在P型MOS形成區(qū)域的活性區(qū)域700b中的位于柵極電極704b的側(cè) 下方的區(qū)域，形成了 P型外延區(qū)域705b,在活性區(qū)域700b中的位于側(cè)壁 706b的側(cè)下方的區(qū)域，形成了 P型源.漏極區(qū)域707b。在源 漏極區(qū)域7 07a、 707b的上部形成了硅化物膜708a、 708b，同時在柵極電極704a、 704b 的上部形成了硅化物膜709a、 709b。在N型MOS形成區(qū)域的半導體襯底700上，以覆蓋柵極電極704a的 方式，形成了由氮化硅膜構(gòu)成的張應力絕緣膜710。另 一方面，在P型MOS 形成區(qū)域的半導體村底700上，以覆蓋柵極電極704b的方式，形成了由氮 化硅膜構(gòu)成的壓應力絕緣膜711。在應力絕緣膜710、 711上，形成了層間 絕緣膜712。在以往技術(shù)所涉及的半導體裝置中，由于覆蓋柵極電極704a的張應力 絕緣膜710，能夠沿柵極長度方向及柵極寬度方向兩個方向?qū)型MOS 晶體管的溝道(也就是，在半導體襯底700中位于柵極電極704a下面的溝 道)施加張應力。另一方面，由于覆蓋柵極電極704b的壓應力絕緣膜711， 能夠沿柵極長度方向及柵極寬度方向兩個方向?qū)型MOS晶體管的溝道 (也就是，在半導體村底700中位予柵極電極704b下面的溝道)施加壓應力。[專利文獻1]專利公開2003-60076號公報(發(fā)明所要解決的課題)然而，在以往技術(shù)所涉及的半導體裝置中，存在有如下所示的問題。 在此，為了提高金屬絕緣體半導體(MIS二Metal-Insulator-Semiconducto r)晶體管的驅(qū)動能力，作用于MIS晶體管的溝道的應力是具有方向性的。 關于作用于MIS晶體管的溝道的應力的方向及大小，在參照圖18(a)及圖1 8(b)的基礎上進行了下記說明。圖18(a)，是表示當構(gòu)成各導電型MIS晶體 管的柵極電極的柵極長度方向被設定為<110>方向時，提高各導電型MIS 晶體管驅(qū)動能力的應力的方向及大小的立體圖。另一方面，圖18(b),是表 示當構(gòu)成各導電型MIS晶體管的柵極電極的柵極長度方向被設定為<100> 方向時，提高各導電型MIS晶體管驅(qū)動能力的應力的方向及大小的立體 圖。如圖18(a)所示，以柵極電極804a、 804b的柵極長度方向成為<110> 方向的方式，在被元件隔離區(qū)域圍繞的由半導體村底構(gòu)成的活性區(qū)域800 a、 800b上配置了柵極電極804a、 804b時，為了使N型MIS晶體管的驅(qū) 動能力提高，則對于N型MIS晶體管的溝道而言，有必要沿柵極長度方向 施加張應力，同時還有必要沿柵極寬度方向施加張應力。還有，對于溝道 而言，在來自柵極電極一側(cè)的垂直方向的應力中，壓應力是有效的。另一方面，為了使P型MIS晶體管的驅(qū)動能力提高，則對于P型MIS 晶體管的溝道而言，有必要沿柵極長度方向施加壓應力，同時還有必要沿 柵極寬度方向施加張應力。與上述相對，如圖18(b)所示，以柵極電極904a、卯4b的柵極長度方 向成為<100>方向的方式，在被元件隔離區(qū)域圍繞的由半導體村底構(gòu)成的 活性區(qū)域900a、 900b上配置了柵極電極904a、 904b時，為了使N型MIS 晶體管的驅(qū)動能力提高，則對于N型MIS晶體管的溝道而言，有必要沿柵 極長度方向施加張應力，同時還有必要沿柵極寬度方向施加壓應力。還有， 對于溝道而言，在來自柵極電極一側(cè)的垂直方向的應力中，壓應力是有效 的。另一方面，為了使P型MIS晶體管的驅(qū)動能力提高，則對于P型MIS 晶體管的溝道而言，有必要沿柵極長度方向施加壓應力(此外，無論沿柵極 寬度方向施加了壓應力及張應力中的哪一種應力，對于P型MIS晶體管的 特性都基本上沒有產(chǎn)生影響)。如上所示，為了使MIS晶體管的驅(qū)動能力提高，作用于MIS晶體管 的溝道的應力是具有方向性的。因此，在以往技術(shù)所涉及的半導體裝置中，當構(gòu)成各導電型MOS晶 體管的柵極電極的柵極長度方向被設定為<110>方向時，出現(xiàn)了下記所示 的問題。在N型MOS晶體管中，如圖17所示，由于覆蓋柵極電極704a的張 應力絕緣膜710，能夠沿柵極長度方向及柵極寬度方向兩個方向?qū)型M OS晶體管的溝道施加張應力，所以可以使N型MOS晶體管的驅(qū)動能力提 高。然而，在P型MOS晶體管中，雖然理想的是對于P型MOS晶體管的 溝道，沿柵極長度方向施加壓應力的同時沿柵極寬度方向施加張應力(參照 圖18(a))，但是如圖17所示，由于覆蓋柵極電極704b的壓應力絕緣膜711， 對于P型MOS晶體管的溝道而言，不僅在柵極長度方向，而且在柵極寬
度方向上也產(chǎn)生了壓應力，所以出現(xiàn)了使P型MOS晶體管的驅(qū)動能力下 降的問題。另一方面，在以往技術(shù)所涉及的半導體裝置中，當構(gòu)成各導電型MOS 晶體管的柵極電極的柵極長度方向被設定為<100〉方向時，出現(xiàn)了下記所示的問題o在P型MOS晶體管中，如圖17所示，由于覆蓋柵極電極704b的壓 應力絕緣膜711,能夠沿柵極長度方向?qū)型MOS晶體管的溝道施加壓應 力，所以可以使P型MOS晶體管的驅(qū)動能力提高。然而，在N型MOS 晶體管中，雖然理想的是對于N型MOS晶體管的溝道，沿柵極長度方向 施加張應力的同時沿柵極寬度方向施加壓應力(參照圖18(b))，但如圖17 所示，由子覆蓋柵極電極704a的張應力絕緣膜710，對于N型MOS晶體 管的溝道而言，不僅在柵極長度方向，而且在柵極寬度方向上也產(chǎn)生了張 應力，所以出現(xiàn)了使N型MOS晶體管的驅(qū)動能力下降的問題。如上所述，在以往技術(shù)所涉及的半導體裝置中，如圖17所示，由于在 柵極電極704a、 704b的上表面、柵極長度方向的側(cè)面以及柵極寬度方向的 側(cè)面的所有面上都分別設置了應力絕緣膜710、 711，所以當提高MIS晶體 管驅(qū)動能力的應力的方向在柵極長度方向和柵極寬度方向上存在差異時， 因為在柵極長度方向及柵極寬度方向中的一方上，沿使MIS晶體管的驅(qū)動 能力下降的方向產(chǎn)生了應力，因此出現(xiàn)了使MIS晶體管的驅(qū)動能力降低的 問題。發(fā)明內(nèi)容鑒于上述課題，本發(fā)明的目的在于在柵極電極上設置了應力絕緣膜 的半導體裝置中，防止MIS晶體管的驅(qū)動能力下降。 (解決課題的方法)為了實現(xiàn)上述的目的，本發(fā)明所涉及的半導體裝置，是具有形成在半 導體襯底的第一活性區(qū)域上的第一 MIS晶體管的半導體裝置，其特征在 于第一MIS晶體管包括形成在第一活性區(qū)域上的第一柵極絕緣膜、形成 在第一柵極絕緣膜上的第一柵極電極、形成在第一柵極電極的上表面及柵 極長度方向的側(cè)面上、并沿柵極長度方向?qū)Φ谝?MIS晶體管的溝道施加第
一應力的第一應力絕緣膜、以及形成在第一柵極電極的柵極寬度方向的側(cè)面上的第一基層絕緣膜；在第一柵極電極的柵極寬度方向的側(cè)面上，沒有 形成第一應力絕緣膜。根據(jù)本發(fā)明所涉及的半導體裝置，由于在第一柵極電極的柵極寬度方 向的側(cè)面上，沒有形成第一應力絕緣膜，因此第一應力沒有沿柵極寬度方 向?qū)Φ谝?MIS晶體管的溝道產(chǎn)生作用(也就是，在柵極寬度方向上應力沒 有沿使第一 MIS晶體管驅(qū)動能力下降的方向產(chǎn)生作用)，所以能夠防止第 一MIS晶體管驅(qū)動能力的下降。而且，根據(jù)本發(fā)明所涉及的半導體裝置，由于第一應力絕緣膜，形成 在第一柵極電極的上表面以及柵極長度方向的側(cè)面上，因此能夠沿柵極長 度方向?qū)Φ谝?MIS晶體管的溝道施加第一應力(也就是，在柵極長度方向 上使應力沿著提高第一 MIS晶體管驅(qū)動能力的方向產(chǎn)生了作用)，所以可 以實現(xiàn)第一MIS晶體管驅(qū)動能力的提高。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一基層絕緣膜， 是沿柵極寬度方向?qū)Φ谝?MIS晶體管的溝道施加第二應力的第二應力絕 緣膜；第一應力，是壓應力及張應力中的任一種應力；第二應力，是與上 述第一應力不同的那種壓應力或張應力。這樣一來，因為第一應力絕緣膜，形成在第一柵極電極的上表面及柵 極長度方向的側(cè)面上，而且第二應力絕緣膜，形成在第一柵極電極的柵極 寬度方向的側(cè)面上，所以對于第一MIS晶體管的溝道而言，能夠沿柵極長 度方向施加第一應力，并且能夠沿柵極寬度方向施加第二應力(也就是，在 柵極寬度方向上沿著提高第一 MIS晶體管驅(qū)動能力的方向產(chǎn)生了應力)， 因此可以進一步實現(xiàn)第一 MIS晶體管驅(qū)動能力的提高。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶體管是 P型MIS晶體管，第一應力是壓應力，第二應力是張應力，并且半導體村 底的主面是(100)面，第一柵極電極的柵極長度方向是<110>方向。這樣一來，對于P型MIS晶體管的溝道而言，能夠沿柵極長度方向施 加壓應力，同時能夠沿柵極寬度方向施加張應力。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶體管是 N型MIS晶體管，第一應力是張應力，第二應力是壓應力，并且半導體村
底的主面是(100)面，第一柵極電極的柵極長度方向是<100>方向。這樣一來，對于N型MIS晶體管的溝道而言，能夠沿柵極長度方向施加張應力，同時能夠沿柵極寬度方向施加壓應力。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶體管，還包括形成在第一柵極電極的柵極長度方向的側(cè)面和第一應力絕緣膜之間、以及第 一柵極電極的柵極寬度方向的側(cè)面和第 一基層絕緣膜之間的第一側(cè)壁。還有，在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶 體管，還包括形成在第一柵極電極的柵極長度方向的側(cè)面和第一應力絕緣 膜之間的第一側(cè)壁，此外，在第一柵極電極的柵極寬度方向的側(cè)面和第一 基層絕緣膜之間，沒有形成第一側(cè)壁。這樣一來，由于在第一柵極電極的柵極寬度方向的側(cè)面和第一基層絕 緣膜之間沒有形成第一側(cè)壁，所以當采用第二應力絕緣膜來作為第一基層 絕緣膜時，相對于第一MIS晶體管的溝道而言，能夠使第二應力沿柵極寬 度方向高效率地發(fā)揮作用，因此可以進一步實現(xiàn)第一MIS晶體管驅(qū)動能力 的提高。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一活性區(qū)域，是 被形成在半導體襯底中的元件隔離區(qū)域圍繞的區(qū)域；第一MIS晶體管，還 包括第一側(cè)壁，且該第一側(cè)壁形成在第一柵極電極中的位于第一活性區(qū)域 上的部分的側(cè)面上；在第一柵極電極中的位于元件隔離區(qū)域上的部分的柵 極長度方向的側(cè)面和第一應力絕緣膜之間、以及在第一柵極電極中的位于 元件隔離區(qū)域上的部分的柵極寬度方向的側(cè)面和第一基層絕緣膜之間，沒 有形成第一側(cè)壁。這樣一來，由于在元件隔離區(qū)域上的第一柵極電極的側(cè)面上沒有形成 第一側(cè)壁，所以當采用第二應力絕緣膜來作為第一基層絕緣膜時，相對于 第一MIS晶體管的溝道而言，能夠使第二應力沿柵極寬度方向更加高效率 地發(fā)揮作用。在本發(fā)明所涉及的半導體裝置中，最為理想的是還包括形成在半導 體襯底的第二活性區(qū)域上的第二 MIS晶體管；第二MIS晶體管包括形 成在第二活性區(qū)域上的第二柵極絕緣膜、形成在第二柵極絕緣膜上的第二
柵極電極和形成在第二柵極電極上的第二基層絕緣膜。這樣一來，能夠提供一種具有使驅(qū)動能力提高的第一MIS晶體管，同 時還具有第二MIS晶體管的半導體裝置。在本發(fā)明所涉及的半導體裝置中，最為理想的是還包括形成在半導 體襯底的第二活性區(qū)域上的第二 MIS晶體管；第二 MIS晶體管包括形成 在第二活性區(qū)域上的第二柵極絕緣膜、形成在第二柵極絕緣膜上的第二柵 極電極、以及形成在第二柵極電極上的第二基層絕緣膜；第二基層絕緣膜， 是對第二MIS晶體管的溝道施加第三應力的第三應力絕緣膜；第三應力絕 緣膜和第二應力絕緣膜是由相同的絕緣膜構(gòu)成的。這樣一來，由于第三應力絕緣膜形成在第二柵極電極上，所以能夠?qū)?第二MIS晶體管的溝道施加第三應力(也就是，能夠沿著提高第二MIS晶 體管驅(qū)動能力的方向使應力發(fā)揮作用)，因此可以實現(xiàn)第二 MIS晶體管驅(qū) 動能力的提高。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶體管是 P型MIS晶體管，第二MIS晶體管是N型MIS晶體管，第一應力是壓應 力，第二應力是張應力，第三應力是張應力，并且半導體襯底的主面是(100) 面，第一柵極電極及第二柵極電極的柵極長度方向是<110>方向。這樣一來，相對于P型MIS晶體管的溝道而言，能夠沿柵極長度方向 施加壓應力，同時沿柵極寬度方向施加張應力，而且對N型MIS晶體管的 溝道而言能夠施加張應力。在本發(fā)明所涉及的半導體裝置中，最為理想的是第一MIS晶體管是 N型MIS晶體管，第二MIS晶體管是P型MIS晶體管，第一應力是張應 力，第二應力是壓應力，第三應力是壓應力，并且半導體村底的主面是(100) 面，第一柵極電極及第二柵極電極的柵極長度方向是<100>方向。這樣一來，相對于N型MIS晶體管的溝道而言，能夠沿柵極長度方向 施加張應力，同時沿柵極寬度方向施加壓應力，而且對P型MIS晶體管的 溝道而言能夠施加壓應力。在本發(fā)明所涉及的半導體裝置中，最為理想的是第二MIS晶體管， 還包括形成在第二柵極電極的側(cè)面和第二基層絕緣膜之間的第二側(cè)壁。還有，在本發(fā)明所涉及的半導體裝置中，最為理想的是第二活性區(qū)14
域，是被形成在半導體襯底中的元件隔離區(qū)域圍繞的區(qū)域；第一活性區(qū)域 和第二活性區(qū)域，被元件隔離區(qū)域隔離；第二MIS晶體管，還包括第二側(cè) 壁，且該第二側(cè)壁形成在第二柵極電極中的位于第二活性區(qū)域上的部分的 側(cè)面上；在第二柵極電極中的位于元件隔離區(qū)域上的部分的側(cè)面和第三應 力絕緣膜之間，沒有形成第二側(cè)壁。這樣一來，由于在元件隔離區(qū)域上的第二柵極電極的側(cè)面上，沒有形 成第二側(cè)壁，所以相對于第二MIS晶體管的溝道而言，能夠使第三應力高 效地發(fā)揮作用。為了實現(xiàn)上述目的，本發(fā)明所涉及的半導體裝置的制造方法，是關于 具有形成在半導體襯底的第一活性區(qū)域上的第一 MIS晶體管的半導體裝 置的制造方法，其特征在于包括在第一活性區(qū)域上依次形成第一柵極絕 緣膜及第一柵極電極的工序(a)、在第一柵極電極上形成第一應力絕緣膜的 工序(b)、將第一應力絕緣膜中的位于第一柵極電極的柵極寬度方向的側(cè)面 上的部分去除的工序(c)、以及位于工序(c)之后在第一柵極電極的柵極寬度 方向的側(cè)面上形成第一基層絕緣膜的工序(d);并且，第一應力絕緣膜，沿 柵極長度方向?qū)哂械谝粬艠O電極的第一 MIS晶體管的溝道施加第一應 力。根據(jù)本發(fā)明所涉及的半導體裝置的制造方法，由于將第一應力絕緣膜 中的位于第一柵極電極的柵極寬度方向的側(cè)面上的部分去除，所以在第一 柵極電極的柵極寬度方向的側(cè)面上，沒有形成第一應力絕緣膜。因此，第 一應力沒有沿柵極寬度方向?qū)Φ谝?MIS晶體管的溝道產(chǎn)生作用(也就是， 在柵極寬度方向上應力沒有沿使第一 MIS晶體管驅(qū)動能力下降的方向產(chǎn) 生作用)，所以能夠防止第一 MIS晶體管驅(qū)動能力的下降。而且，根據(jù)本發(fā)明所涉及的半導體裝置的制造方法，由于在第一柵極 電極的上表面及柵極長度方向的側(cè)面上形成了第一應力絕緣膜，所以能夠 沿柵極長度方向?qū)Φ谝?MIS晶體管的溝道施加第一應力(也就是，在柵極 長度方向上使應力沿著提高第一 MIS晶體管驅(qū)動能力的方向發(fā)揮作用)， 因此能夠?qū)崿F(xiàn)第一MIS晶體管驅(qū)動能力的提高。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是工序(d)， 是作為第一基層絕緣膜，形成沿柵極寬度方向?qū)Φ谝籑IS晶體管的溝道施
加第二應力的第二應力絕緣膜的工序；第一應力，是壓應力及張應力中的任一種應力；第二應力，是與上述第一應力不同的那種壓應力或張應力。這樣一來，由于在第一柵極電極的上表面及柵極長度方向的側(cè)面上形 成了第一應力絕緣膜，而且在第一柵極電極的柵極寬度方向的側(cè)面上形成了第二應力絕緣膜，所以相對于第一MIS晶體管的溝道而言，能夠沿柵極 長度方向施加第一應力，并且能夠沿柵極寬度方向施加第二應力(也就是， 在柵極寬度方向上能夠使應力沿著提高第一 MIS晶體管驅(qū)動能力的方向 發(fā)揮作用)，因此可以進一步實現(xiàn)第一MIS晶體管驅(qū)動能力的提高。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是在工序 (a)之后并且在工序(b)之前，還包括在第一柵極電極的柵極長度方向的側(cè)面 和第一應力絕緣膜之間、以及在第一柵極電極的柵極寬度方向的側(cè)面和第 一基層絕緣膜之間，形成笫一側(cè)壁的工序(e)。還有，在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是 在工序(a)之后并且在工序(b)之前，還包括在第一柵極電極的柵極長度方向 的側(cè)面和第一應力絕緣膜之間、以及在第一柵極電極的柵極寬度方向的側(cè) 面和第一基層絕緣膜之間，形成第一側(cè)壁的工序(e);且工序(c)，還包括將 第一側(cè)壁中的位于第一柵極電極的柵極寬度方向的側(cè)面上的部分去除的工 序。這樣一來，由于在第一柵極電極的柵極寬度方向的側(cè)面和第一基層絕 緣膜之間，沒有形成第一側(cè)壁，所以當采用第二應力絕緣膜來作為第一基 層絕緣膜時，相對于第一MIS晶體管的溝道而言，能夠使第二應力沿柵極 寬度方向高效率地發(fā)揮作用，因此可以進一步實現(xiàn)第一MIS晶體管驅(qū)動能 力的提高。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是在工序 (a)之前，還包括在半導體村底中形成圍繞第一活性區(qū)域的元件隔離區(qū)域的 工序(x);在工序(a)之后并且在工序(b)之前，還包括在第一柵極電極的柵極 長度方向的側(cè)面和第一應力絕緣膜之間、以及在第一柵極電極的柵極寬度 方向的側(cè)面和第一基層絕緣膜之間，形成第一側(cè)壁的工序(e);在工序(e) 之后并且在工序(b)之前，還包括將第一側(cè)壁中的位于元件隔離區(qū)域上的部 分去除的工序(f)。
這樣一來，由于在元件隔離區(qū)域上的第一柵極電極的側(cè)面上，沒有形 成第一側(cè)壁，所以當釆用第二應力絕緣膜來作為第一基層絕緣膜時，相對于第一MIS晶體管的溝道而言，能夠使第二應力沿柵極寬度方向更加高效 地發(fā)揮作用。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是半導體 裝置，還包括形成在半導體襯底的第二活性區(qū)域上的第二MIS晶體管；工 序(a)，還包括在第二活性區(qū)域上，依次形成第二柵極絕緣膜及第二柵極電 極的工序；工序(d)，還包括在第二柵極電極上，形成第二基層絕緣膜的工 序。這樣一來，能夠制作一種具有使驅(qū)動能力提高的第一MIS晶體管，同 時還具有第二MIS晶體管的半導體裝置。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是半導體 裝置還包括形成在半導體村底的第二活性區(qū)域上的第二MIS晶體管；工序 (a)，還包括在第二活性區(qū)域上依次形成第二柵極絕緣膜及第二柵極電極的 工序；工序(d)還包括在第二柵極電極上形成第二基層絕緣膜的工序；工序 (d)，是作為第二基層絕緣膜，形成對具有第二柵極電極的第二MIS晶體管 的溝道施加第三應力的第三應力絕緣膜的工序；第三應力絕緣膜，是由與 第二應力絕緣膜相同的絕緣膜構(gòu)成的。這樣一來，由于在第二柵極電極上形成了第三應力絕緣膜，所以能夠 對第二 MIS晶體管的溝道施加第三應力(也就是，能夠使應力沿著提高第 二MIS晶體管驅(qū)動能力的方向發(fā)揮作用)，因此可以實現(xiàn)第二MIS晶體管 驅(qū)動能力的提高。在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是在工序 (a)之后并且在工序(b)之前，還包括工序(el)和工序(e2)，且該工序(el)為在 第一柵極電極的柵極長度方向的側(cè)面和第一應力絕緣膜之間、以及第一柵 極電極的柵極寬度方向的側(cè)面和第一基層絕緣膜之間形成第一側(cè)壁，并且 該工序(e2)為在第二柵極電極的側(cè)面和第二基層絕緣膜之間形成第二側(cè) 壁。還有，在本發(fā)明所涉及的半導體裝置的制造方法中，最為理想的是 在工序(a)之前還包括工序(x)，且該工序(x)為在半導體襯底中形成隔離第一 活性區(qū)域和第二活性區(qū)域、并圍繞第二活性區(qū)域的元件隔離區(qū)域；在工序 (a)之后并且在工序(b)之前還包括工序(el)和工序(e2)，且該工序(el)為在第 一柵極電極的柵極長度方向的側(cè)面和第一應力絕緣膜之間、以及第一柵極 電極的柵極寬度方向的側(cè)面和第一基層絕緣膜之間形成第一側(cè)壁，并且該 工序(e2)為在第二柵極電極的側(cè)面和第三應力絕緣膜之間形成第二側(cè)壁； 在工序(el)及工序(e2)之后并且在工序(b)之前，還包括工序(fl)和工序(f2)， 且該工序(fl)為將第一側(cè)壁中的位于元件隔離區(qū)域上的部分去除，并且該 工序(f2)為將第二側(cè)壁中的位于元件隔離區(qū)域上的部分去除。這樣一來，因為在元件隔離區(qū)域上的第二柵極電極的側(cè)面上，沒有形 成笫二側(cè)壁，所以相對于第二MIS晶體管的溝道而言，能夠使第三應力高 效地發(fā)揮作用。(發(fā)明的效果)根據(jù)本發(fā)明所涉及的半導體裝置及其制造方法，由于在第一柵極電極 的柵極寬度方向的側(cè)面上，沒有形成第一應力絕緣膜，所以第一應力沒有 沿柵極寬度方向?qū)Φ谝?MIS晶體管的溝道產(chǎn)生作用(也就是，在柵極寬度 方向上應力沒有沿著使第一 MIS晶體管驅(qū)動能力下降的方向發(fā)揮作用)， 因此能夠防止第一MIS晶體管驅(qū)動能力的降低。而且，根據(jù)本發(fā)明所涉及的半導體裝置及其制造方法，由于第一應力 絕緣膜，形成在第一柵極電極的上表面及柵極長度方向的側(cè)面上，因此能 夠沿柵極長度方向?qū)Φ谝?MIS晶體管的溝道施加第一應力(也就是，在柵 極長度方向上能夠使應力沿著提高第一 MIS晶體管驅(qū)動能力的方向發(fā)揮 作用)，所以能夠?qū)崿F(xiàn)第一MIS晶體管驅(qū)動能力的提高。


圖1，是表示本發(fā)明第一實施例所涉及的半導體裝置結(jié)構(gòu)的平面圖。 圖2(a)及圖2(b)，是表示本發(fā)明第一實施例所涉及的半導體裝置結(jié)構(gòu) 的剖面圖。圖3(a) 圖3(c),是表示在本發(fā)明第一實施例所涉及的半導體裝置的 制造方法中柵極寬度方向上的重要部分工序剖面圖。圖4(a) 圖4(c)，是表示在本發(fā)明第一實施例所涉及的半導體裝置的
制造方法中柵極寬度方向上的重要部分工序剖面圖。圖5(a) 圖5(c),是表示在本發(fā)明第一實施例所涉及的半導體裝置的 制造方法中柵極寬度方向上的重要部分工序剖面圖。圖6(a) 圖6(c)，是表示在本發(fā)明第一實施例所涉及的半導體裝置的 制造方法中柵極長度方向上的重要部分工序剖面圖。圖7(a) 圖7(c),是表示在本發(fā)明第一實施例所涉及的半導體裝置的 制造方法中柵極長度方向上的重要部分工序剖面圖。圖8(a) 圖8(c)，是表示在本發(fā)明第一實施例所涉及的半導體裝置的 制造方法中柵極長度方向上的重要部分工序剖面圖。圖9(a)，是表示本發(fā)明第一變形例所涉及的半導體裝置的制造方法的 重要部分工序的平面圖，圖9(b)是表示在本發(fā)明第一變形例所涉及的半導 體裝置的制造方法中柵極寬度方向上的重要部分工序剖面圖。圖10(a)及圖10(b)，是表示本發(fā)明第二實施例所涉及的半導體裝置的 制造方法的重要部分工序的平面圖。圖11，是表示本發(fā)明第二實施例所涉及的半導體裝置結(jié)構(gòu)的平面圖。圖12(a)及圖12(b)，是表示本發(fā)明第二實施例所涉及的半導體裝置結(jié) 構(gòu)的剖面圖。圖13(a) 圖13(c),是表示在本發(fā)明第二實施例所涉及的半導體裝置 的制造方法中柵極寬度方向上的重要部分工序剖面圖。圖14(a) 圖14(c)，是表示在本發(fā)明第二實施例所涉及的半導體裝置 的制造方法中柵極長度方向上的重要部分工序剖面圖。圖15(a)，是表示本發(fā)明第三變形例所涉及的半導體裝置的制造方法 的重要部分工序的平面圖，圖15(b)是表示在本發(fā)明第三變形例所涉及的半 導體裝置的制造方法中柵極寬度方向上的重要部分工序剖面圖。圖16(a)及圖16(b),是表示本發(fā)明第四變形例所涉及的半導體裝置的 制造方法的重要部分工序的平面圖。圖17，是表示以往技術(shù)所涉及的半導體裝置結(jié)構(gòu)的剖面圖。圖18(a)及圖18(b)，是表示提高各導電型MIS晶體管驅(qū)動能力的應力 的方向及大小的立體圖。(符號說明)
100半導體村底100a活性區(qū)域100b活性區(qū)域101元件隔離區(qū)域102aP型阱區(qū)fe戈102bN型阱區(qū)域103柵極絕緣膜形成膜103a柵極絕緣膜103b柵極絕緣膜104柵極電極形成膜104a柵極電極104b柵極電極105a偏置(offset)側(cè)壁105b偏置側(cè)壁106a外延區(qū)fe戈106b外延區(qū)fe戈107a側(cè)壁107b側(cè)壁108aN型源 漏極區(qū)域108bP型源 漏極區(qū)域109a硅化物膜109b硅化物膜110a硅化物膜110b硅化物膜111、 111b壓應力絕緣膜112張應力絕緣膜113層間絕緣膜Rel抗蝕膜207b側(cè)壁Re2抗蝕膜307a側(cè)壁307b側(cè)壁Re3抗蝕膜411、 411a張應力絕緣膜412壓應力絕緣膜Re4抗蝕膜507a側(cè)壁Re5抗蝕膜607a側(cè)壁607b側(cè)壁Re6抗蝕膜具體實施方式
下面，關于本發(fā)明的各個實施例，在參照附圖的同時加以說明。(第一實施例)下面，關于本發(fā)明第一實施例所涉及的半導體裝置，在參照圖1以及圖2(a)和圖2(b)的同時加以說明。圖1是表示本發(fā)明第一實施例所涉及的 半導體裝置結(jié)構(gòu)的平面圖。并且，在圖中，左側(cè)表示N型MIS形成區(qū)域， 右側(cè)表示P型MIS形成區(qū)域。還有，圖2(a)及圖2(b)，是表示本發(fā)明第一 實施例所涉及的半導體裝置結(jié)構(gòu)的剖面圖。具體來說，圖2(a)，是圖1中 所示的IIa-Ha線處的剖面圖，也就是表示柵極寬度方向的剖面圖。另一方 面，在圖2(b)中，左側(cè)表示圖1中所示的IIbl-IIbl線處的剖面圖，也就是 表示柵極長度方向的剖面圖，右側(cè)表示圖1中所示的IIbr-IIbr線處的剖面 圖，也就是表示柵極長度方向的剖面圖。并且，在圖中，左側(cè)所示的"N" 代表N型MIS形成區(qū)域，右側(cè)所示的"P"代表P型MIS形成區(qū)域。在此，本實施例中，將在主面為(100)面的半導體襯底上，分別設置N 型MIS晶體管及P型MIS晶體管，并將構(gòu)成各導電型晶體管的柵極電極 的柵極長度方向設定為<110>方向的情況作為具體示例進行了舉例說明。如圖1所示，在N型MIS形成區(qū)域，形成了被元件隔離區(qū)域圍繞的由 半導體襯底構(gòu)成的活性區(qū)域100a,同時在P型MIS形成區(qū)域，形成了被 元件隔離區(qū)域圍繞的由半導體村底構(gòu)成的活性區(qū)域100b。在N型MIS形 成區(qū)域的活性區(qū)域100a上，夾持著柵極絕緣膜，形成了柵極電極104a， 同時在P型MIS形成區(qū)域的活性區(qū)域100b上，夾持著柵極絕緣膜，形成 了柵極電極104b。在柵極電極104a、 104b的側(cè)面上，依次形成了偏置側(cè) 壁105a、 105b及側(cè)壁107a、 107b。在本實施例中，如圖1所示，在半導體村底上，以覆蓋P型MIS形成 區(qū)域的柵極電極104b的上表面及柵極長度方向的側(cè)面的方式，形成了壓應 力絕緣膜lllb。還有，在半導體村底上，以覆蓋各柵極電極104a、 104b 的方式，形成了張應力絕緣膜112。在此，例如壓應力絕緣膜lllb的柵極 寬度方向的端部，位于柵極電極104b中的存在于元件隔離區(qū)域101上的部 分上，如圖l所示。還有，在本實施例中，壓應力絕緣膜是在溝道區(qū)域沿 柵極長度方向產(chǎn)生壓應力的絕緣膜，張應力絕緣膜是在溝道區(qū)域沿柵極寬 度方向產(chǎn)生張應力的絕緣膜。還有，如圖2(a)及圖2(b)所示，在半導體襯底100的上部，有選擇地 形成了在溝槽(trench)內(nèi)埋入了氧化硅膜的元件隔離區(qū)域101。這樣一來， 在N型MIS形成區(qū)域，形成了被元件隔離區(qū)域101圍繞的由半導體襯底1 OO構(gòu)成的活性區(qū)域100a，同時在P型MIS形成區(qū)域，形成了被元件隔離 區(qū)域101圍繞的由半導體村底100構(gòu)成的活性區(qū)域100b。在半導體襯底100 的N型MIS形成區(qū)域，形成了 P型阱區(qū)域102a，另一方面，在半導體斗于 底100的P型MIS形成區(qū)域，形成了 N型阱區(qū)域102b。在N型MIS形成區(qū)域的活性區(qū)域100a上，夾持著柵極絕緣膜103a 形成了柵極電極104a，同時在P型MIS形成區(qū)域的活性區(qū)域100b上，夾 持著柵極絕緣膜103b形成了柵極電極104b。在柵極電極104a、 104b的側(cè) 面上，依次形成了偏置側(cè)壁105a、 105b及側(cè)壁107a、 107b。如圖2(b)所示，在N型MIS形成區(qū)域的活性區(qū)域100a中的位于柵極 電極104a的側(cè)下方的區(qū)域，形成了 N型外延(extension)區(qū)域106a，同時在 活性區(qū)域100a中的位于側(cè)壁107a的側(cè)下方的區(qū)域，形成了所具有的結(jié)部 比N型外延區(qū)域106a的結(jié)部深的N型源 漏極區(qū)域108a。另一方面，在 P型MIS形成區(qū)域的活性區(qū)域100b中的位于柵極電極104b的側(cè)下方的區(qū) 域，形成了 P型外延區(qū)域106b，同時在活性區(qū)域100b中的位于側(cè)壁107b
的側(cè)下方的區(qū)域，形成了所具有的結(jié)部比P型外延區(qū)域106b的結(jié)部深的P 型源 漏極區(qū)域108b。在源 漏極區(qū)域108a、 108b的上部，形成了硅化物膜109a、 109b。 還有，在柵極電極104a、 104b的上部，形成了硅化物膜110a、 110b。在本實施例中，如圖2(b)所示，在半導體襯底100上，以覆蓋P型M IS形成區(qū)域的柵極電極104b的上表面及柵極長度方向的側(cè)面的方式，形 成了壓應力絕緣膜lllb。不過，壓應力絕緣膜lllb，如圖2(a)所示，并沒 有形成在柵極電極104b的柵極寬度方向的側(cè)面上。還有，在半導體村底1 00上，以覆蓋各柵極電極104a、 104b的方式，形成了張應力絕緣膜112。 在張應力絕緣膜112上，形成了層間絕緣膜113。如上所示，在本實施例里，P型MIS形成區(qū)域中，在柵極電極104b 的上表面及柵極長度方向的側(cè)面上，依次形成了壓應力絕緣膜lllb及張應 力絕緣膜112，同時在柵極電極104b的柵極寬度方向的側(cè)面上，形成了張 應力絕緣膜112。另一方面，N型MIS形成區(qū)域中，在柵極電極104a的上表面、柵極 長度方向的側(cè)面以及柵極寬度方向的側(cè)面的所有面上，形成了張應力絕緣 膜112。下面，關于本發(fā)明第一實施例所涉及的半導體裝置的制造方法，在參 照圖3(a) 圖3(c)、圖4(a) 圖4(c)、圖5(a) 圖5(c)、圖6(a) 圖6(c)、 和圖7(a) 圖7(c)、以及圖8(a) 圖8(c)的同時加以說明。圖3(a) 圖3(c)、 圖4(a) 圖4(c)以及圖5(a) 圖5(c)，是表示本發(fā)明第一實施例所涉及的半 導體裝置的制造方法的重要部分工序的剖面圖，所表示的是柵極寬度方向 的剖面圖。并且，在圖中，左側(cè)所示的"N"代表N型MIS形成區(qū)域，右 側(cè)所示的"P"代表P型MIS形成區(qū)域。另外，圖6(a) 圖6(c)、圖7(a) 圖7(c)、以及圖8(a) 圖8(c),是表示本發(fā)明第一實施例所涉及的半導體 裝置的制造方法的重要部分工序的剖面圖，所表示的是柵極長度方向的剖 面圖。再者，為了筒略地進行圖示，在圖中，左側(cè)表示N型MIS形成區(qū)域 N，右側(cè)表示P型MIS形成區(qū)域P。在此，3(a) 圖3(c)、圖4(a) 圖4(c) 以及圖5(a) 圖5(c)中所示的各步工序，分別與圖6(a) 圖6(c)、圖7 (a) 圖7(c)以及圖8(a) 圖8(c)中所示的各步工序相對應。因此，在下面的說 明中，按照相對應的各個工序進行了說明。首先，如圖3(a)及圖6(a)所示，利用淺溝槽隔離(STI)法，在由P型硅 構(gòu)成的半導體村底100的上部，有選擇地形成了在溝槽內(nèi)被埋入了氧化硅 膜的元件隔離區(qū)域101。由此，在N型MIS形成區(qū)域，形成了被元件隔離 區(qū)域IOI圍繞的由半導體襯底100構(gòu)成的活性區(qū)域100a，同時在P型MIS 形成區(qū)域，形成了被元件隔離區(qū)域101圍繞的由半導體村底100構(gòu)成的活 性區(qū)域100b。其后，通過向半導體村底100的N型MIS形成區(qū)域，注入 例如硼(B)等P型雜質(zhì)，從而形成了 P型阱區(qū)域102a，另一方面通過向半 導體村底100的P型MIS形成區(qū)域，注入例如砷(As)等N型雜質(zhì)，從而形 成了 N型阱區(qū)域102b。其次，如圖3(b)及圖6(b)所示，利用例如熱氧化法，在半導體村底100 的表面，形成了由氧化硅膜構(gòu)成的柵極絕緣膜形成膜103后，在柵極絕緣 膜形成膜103上，形成膜厚為140nm的由多晶硅膜構(gòu)成的柵極電極形成膜 104。然后，如圖3(c)及圖6(c)所示，利用光刻法，在柵極電極形成膜104 上，形成具有柵極圖案形狀的抗蝕膜(無圖示)。其后，用該抗蝕膜作為掩 模，利用蝕刻，將柵極電極形成膜104及柵極絕緣膜形成膜103中的在該 抗蝕膜的開口處露出的部分依次去除以^，再將該抗蝕膜除去。這樣一來， 如圖3(c)及圖6(c)所示，在N型MIS形成區(qū)域的活性區(qū)域100a上，夾持 著柵極絕緣膜103a，形成了具有柵極圖案形狀的柵極電極104a，同時在P 型MIS形成區(qū)域的活性區(qū)域100b上，夾持著柵極絕緣膜103b，形成了具 有柵極圖案形狀的柵極電極104b。然后，如圖4(a)及圖7(a)所示，利用化學氣相沉積(CVD)法，在半導體 襯底100的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成了例如 膜厚為14nm的氧化硅膜后，利用回蝕(etchback)法對氧化硅膜進行蝕刻， 從而在柵極電極104a、 104b的側(cè)面上，形成了由氧化硅膜構(gòu)成的偏置側(cè)壁 105a、 105b。然后，如圖4(b)及圖7(b)所示，以偏置側(cè)壁105a及柵極電極104a作 為掩模，通過向N型MIS形成區(qū)域的活性區(qū)域100a中，進行例如砷等N 型雜質(zhì)的離子注入，從而在活性區(qū)域100a中的位于柵極電極104a的側(cè)下
方的區(qū)域，自對準(selfaligned)地形成了 N型外延區(qū)域106a(特別參照圖7(b) 所示)。另一方面，以偏置側(cè)壁105b及柵極電極104b作為掩模，通過向P 型MIS形成區(qū)域的活性區(qū)域100b中，進行例如硼等P型雜質(zhì)的離子注入， 從而在活性區(qū)域100b中的位于柵極電極104b的側(cè)下方的區(qū)域，自對準地 形成了 P型外延區(qū)域106b(特別參照圖7(b)所示)。然后，如圖4(c)及圖7(c)所示，利用化學氣相沉積(CVD)法，在半導體 村底100的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成了例如 膜厚為65nm的氮化硅膜后，利用回蝕法對氮化硅膜進行蝕刻，從而在偏 置側(cè)壁105a、 105b的側(cè)面上，形成了由氮化硅膜構(gòu)成的側(cè)壁107a、 107b。 其后，以側(cè)壁107a及柵極電極104a作為掩模，通過向N型MIS形成區(qū)域 的活性區(qū)域100a中，進行例如砷等N型雜質(zhì)的離子注入，從而在活性區(qū) 域100a中的位于側(cè)壁107a的側(cè)下方的區(qū)域，自對準地形成了所具有的雜 質(zhì)濃度比N型外延區(qū)域106a的雜質(zhì)濃度高的N型源'漏極區(qū)域108a(特別 參照圖7(c)所示)。另一方面，以側(cè)壁107b及柵極電極104b作為掩模，通 過向P型MIS形成區(qū)域的活性區(qū)域100b中，進行例如硼等P型雜質(zhì)的離 子注入，從而在活性區(qū)域100b中的位于側(cè)壁107b的側(cè)下方的區(qū)域，自對 準地形成了所具有的雜質(zhì)濃度比P型外延區(qū)域106b的雜質(zhì)濃度高的P型 源*漏極區(qū)域108b(特別參照圖7(c)所示)。然后，通過在1000。C的溫度下， 在極短的時間內(nèi)進行熱處理，從而對各源 漏極區(qū)域108a、 108b中所含的 導電型雜質(zhì)進行活化處理。其后，利用噴鍍法，在半導體襯底100的整個面上，以覆蓋各柵極電 極104a、 104b的方式，堆積由例如鎳(Ni)、鈷(Co)或者鈦(Ti)構(gòu)成的金屬膜 (無圖示)。然后，利用熱處理，使源"漏極區(qū)域108a、108b及柵極電極104a、 104b中包含的硅(Si)和該金屬膜中包含的金屬反應，從而分別對源.漏極 區(qū)知戈108a、 108b以及柵極電極104a、 104b進行金屬石圭^fc處理。這樣一來， 在N型MIS形成區(qū)域，使N型源*漏極區(qū)域108a的上部和該金屬膜反應， 形成由金屬硅化物膜構(gòu)成的硅化物(silicide)膜109a(特別參照圖7(c)所示)， 同時使柵極電極104a的上部和該金屬膜反應，形成由金屬硅化物膜構(gòu)成的 硅化物膜110a。另一方面，在P型MIS形成區(qū)域，使P型源 漏極區(qū)域1 08b的上部和該金屬膜反應，形成由金屬硅化物膜構(gòu)成的硅化物膜109b(特
別參照圖7(c)所示)，同時使柵極電極104b的上部和該金屬膜反應，形成 由金屬硅化物膜構(gòu)成的硅化物膜110b。然后，如圖5(a)及圖8(a)所示，利用例如等離子體增強化學氣相沉積 (PECVD=Plasma Enhanced Chemical Vapor Deposition)法，在半導體村底10 0的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成膜厚為30nm 的由氮化硅膜構(gòu)成的壓應力絕緣膜111。然后，如圖5(b)及圖8(b)所示，在壓應力絕緣膜lll上，形成在N型 MIS形成區(qū)域的整個區(qū)域上開口而將P型MIS形成區(qū)域的 一部分覆蓋住的 抗蝕膜Rel。然后，將抗蝕膜Rel作為掩模，利用蝕刻，除去壓應力絕緣 膜111中的在抗蝕膜Rel的開口處露出的部分以后，再除去抗蝕膜Rel。 這樣一來，將壓應力絕緣膜111中的位于N型MIS形成區(qū)域的部分以及位 于P型MIS形成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面上的部分去 除，從而使壓應力絕緣膜111b殘留在P型MIS形成區(qū)域的柵極電極104b 的上表面以及柵極長度方向的側(cè)面上。然后，如圖5(c)及圖8(c)所示，利用例如低壓化學氣相淀積(LPCVD二Lo w Pressure Chemical Vapor Deposition)法，在半導體4于底100的整個面上， 以覆蓋各柵極電極104a、 104b的方式，形成膜厚為30nm的由氮化硅膜構(gòu) 成的張應力絕緣膜112。然后，利用例如化學氣相淀積(CVD)法，在張應力 絕緣膜112上，形成層間絕緣膜113后，利用化學機械研磨(CMP)法，對 層間絕緣膜113的表面進行平坦化加工。其次，與通常具有MIS晶體管的半導體裝置的制造方法相同，在張應 力絕緣膜112及層間絕緣膜113中，形成到達N型MIS形成區(qū)域的各硅化 物膜109a、 110a的接觸孔(無圖示)，同時在壓應力絕緣膜lllb、張應力絕 緣膜112及層間絕緣膜113中，形成到達P型MIS形成區(qū)域的各硅化物膜 109b、 110b的接觸孔(無圖示)。其后，在各接觸孔的底部以及側(cè)壁部形成 了阻擋金屬(barrier metal)膜后，向各接觸孔內(nèi)埋入金屬膜。這樣一來，在 接觸孔內(nèi)，夾持著阻擋金屬膜形成了由被埋入的金屬膜構(gòu)成的接觸插塞(無 圖示)。然后，在層間絕緣膜113上，形成了與接觸插塞電連接的金屬布線 (無圖示)。按上述所示的方法進行制作，從而能夠制造出本實施例所涉及的半導
體裝置。在此，本實施例中，因為柵極電極的柵極長度方向被設定為<110>方向，所以在P型MIS晶體管中，使P型MIS晶體管驅(qū)動能力提高的應力 的方向，在柵極長度方向和柵極寬度方向上存在著差異。具體來說，如圖 18(a)所示，在柵極長度方向上需要沿壓縮方向產(chǎn)生作用的應力，與此相對 在柵極寬度方向上需要沿拉伸方向產(chǎn)生作用的應力。因此，在本實施例中，如圖1以及圖2(a)和圖2(b)所示，在P型MIS 形成區(qū)域的柵極電極104b的上表面及柵極長度方向的側(cè)面上，形成了壓應 力絕緣膜lllb，同時在柵極電極104b的柵極寬度方向的側(cè)面上，形成了 張應力絕緣膜112。根據(jù)本實施例，由于在P型MIS形成區(qū)域的柵極電極104b的柵極寬 度方向的側(cè)面上，沒有形成壓應力絕緣膜lllb,所以壓應力沒有沿柵極寬 度方向?qū)型MIS晶體管的溝道產(chǎn)生作用，因此能夠防止P型MIS晶體 管驅(qū)動能力的下降。而且，由于壓應力絕緣膜lllb，形成在柵極電極104b 的上表面以及柵極長度方向的側(cè)面上，因此能夠沿柵極長度方向?qū)型M IS晶體管的溝道施加壓應力，所以能夠?qū)崿F(xiàn)P型MIS晶體管驅(qū)動能力的提 高。還有，根據(jù)本實施例，由于壓應力絕緣膜lllb，形成在P型MIS形 成區(qū)域的柵極電極104b的上表面以及柵極長度方向的側(cè)面上，而且張應力 絕緣膜112，形成在柵極電極104b的柵極寬度方向的側(cè)面上，所以相對于 P型MIS晶體管的溝道而言，能夠使壓應力沿柵極長度方向發(fā)揮作用，同 時能夠使張應力沿柵極寬度方向發(fā)揮作用，因此能夠進一步實現(xiàn)P型MIS 晶體管驅(qū)動能力的提高。另一方面，在本實施例中，因為柵極電極的柵極長度方向被設定為<1 10>方向，所以在N型MIS晶體管中，為了使N型MIS晶體管的驅(qū)動能 力提高，如圖18(a)所示，在柵極長度方向及柵極寬度方向上都需要沿拉伸 方向發(fā)揮作用的應力。因此，根據(jù)本實施例，由于張應力絕緣膜112，形 成在N型MIS形成區(qū)域的柵極電極104a的上表面、柵極長度方向的側(cè)面 以及柵極寬度方向的側(cè)面上，所以能夠使張應力沿柵極長度方向和柵極寬 度方向這兩個方向?qū)型MIS晶體管的溝道發(fā)揮作用，因此能夠?qū)崿F(xiàn)N27 型MIS晶體管驅(qū)動能力的提高。再者，在本實施例中，以使用張應力絕緣膜112的情況作為具體示例 進行了舉例說明，但本發(fā)明并不僅局限于此，也可以使用應力為中性(neut ral)的基層絕緣膜來代替張應力絕緣膜112。這樣一來，雖然對于P型MIS晶體管的溝道而言，不能在柵極寬度方 向產(chǎn)生張應力，但是能夠僅在柵極長度方向產(chǎn)生壓應力而不在柵極寬度方 向產(chǎn)生壓應力，因此能夠防止P型MIS晶體管驅(qū)動能力的下降，而且可以 實現(xiàn)P型MIS晶體管驅(qū)動能力的提高。(第一變形例)下面，關于本發(fā)明第一變形例所涉及的半導體裝置的制造方法，在參 照圖9(a)和圖9(b)的同時加以說明。圖9(a)，是表示本發(fā)明第一變形例所 涉及的半導體裝置的制造方法的重要部分工序的平面圖；圖9(b)，是表示 本發(fā)明第一變形例所涉及的半導體裝置的制造方法的重要部分工序的剖面 圖，具體來說，圖9(b)是圖9(a)中所示的IXb-IXb線處的剖面圖，也就是 柵極寬度方向上的剖面圖。還有，在圖中，左側(cè)表示N型MIS形成區(qū)域， 右側(cè)表示P型MIS形成區(qū)域。在此，圖9(a)和圖9(b)中，凡是與第一實施 例所涉及的半導體裝置相同的構(gòu)成要素，均用相同的符號進行標注。因此， 在本變形例中，與第一實施例相同的部分將不再進行重復說明。首先，依次進行了圖3(a) 圖3(c)和圖6(a) 圖6(c)、圖4(a) 圖4(c) 和圖7(a) 圖7(c)、以及圖5(a)、圖5(b)和圖8(a)、圖8(b)所示的工序后， 如圖9(a)及圖9(b)所示，在半導體村底上，形成覆蓋全部N型MIS形成區(qū) 域而在P型MIS形成區(qū)域的一部分上開口的抗蝕膜Re2。其后，將側(cè)壁中 的在抗蝕膜Re2的開口處露出的部分去除以后，再除去抗蝕膜Re2。這樣 一來，將位于P型MIS形成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面 上的側(cè)壁去除，使偏置側(cè)壁105b露出，同時以夾持著偏置側(cè)壁105b的方 式使側(cè)壁207b殘留在柵極電極104b的柵極長度方向的側(cè)面上。然后，與圖5(c)及圖8(c)所示的工序相同，利用低壓化學氣相淀積法， 在半導體村底的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成張 應力絕緣膜。此時，張應力絕緣膜，以夾持著偏置側(cè)壁105b的方式形成在 P型MIS形成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面上。其后，與
第一實施例相同，通過依次進行與通常具有MIS晶體管的半導體裝置的制 造方法相同的工序，從而能夠制造出本變形例所涉及的半導體裝置。在此，第一實施例與本變形例之間的不同點，如下所示。第一實施例中，在P型MIS形成區(qū)域的柵極電極104b的柵極寬度方 向的側(cè)面上，以夾持著偏置側(cè)壁105b及側(cè)壁107b的方式，形成了張應力 絕緣膜112(參照圖2(a))，與此相對，本變形例中，在柵極電極104b的柵 極寬度方向的側(cè)面上，沒有形成側(cè)壁，張應力絕緣膜是以夾持著偏置側(cè)壁 105b的方式形成的。根據(jù)本變形例，由于張應力絕緣膜，以夾持著偏置側(cè)壁105b的方式形 成在P型MIS形成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面上(側(cè)壁被 除去從而在此沒有形成側(cè)壁)，所以對于P型MIS晶體管的溝道而言，能 夠使張應力沿柵極寬度方向高效地發(fā)揮作用，所以能夠進一步實現(xiàn)P型M IS晶體管驅(qū)動能力的提高。也就是，根據(jù)本變形例，能夠防止下記問題，即如第一實施例所示 的那樣，由于夾在柵極電極104b的柵極寬度方向的側(cè)面和張應力絕緣膜1 12之間的側(cè)壁107b的存在，而導致沿柵極寬度方向?qū)型MIS晶體管的 溝道產(chǎn)生作用的張應力被削弱的問題。這樣一來，在本變形例中，與第一實施例相比，能夠進一步實現(xiàn)P型 MIS晶體管驅(qū)動能力的提高。還有，本變形例中，在形成于P型MIS形成區(qū)域的柵極電極104b的 柵極寬度方向的側(cè)面上的偏置側(cè)壁及側(cè)壁中，僅將側(cè)壁進行了去除，而也 可以將露出的偏置側(cè)壁也一并去除，從而露出柵極電極104b的柵極寬度方 向的側(cè)面。此時，在形成張應力絕緣膜之際，由于能夠在柵極電極104b 的柵極寬度方向的側(cè)面上以緊貼著該側(cè)面的方式直接形成張應力絕緣膜， 所以與上述第一變形例相比，對于P型MIS晶體管的溝道而言，能夠使張 應力沿柵極寬度方向更高效地發(fā)揮作用。(第二變形例)下面，關于本發(fā)明第二變形例所涉及的半導體裝置的制造方法，在參 照圖10(a)和圖10(b)的同時加以說明。圖lO(a)及圖10(b),是表示本發(fā)明 第二變形例所涉及的半導體裝置的制造方法的重要部分工序的平面圖。還有，在圖中，左側(cè)表示N型MIS形成區(qū)域，右側(cè)表示P型MIS形成區(qū)域。在依次進行了圖3(a) 圖3(c)和圖6(a) 圖6(c)、以及圖4(a) 圖4(c) 和圖7(a) 圖7(c)所示的工序后，如圖10(a)所示，在半導體村底上，形成 覆蓋N型MIS形成區(qū)域的活性區(qū)域及P型MIS形成區(qū)域的活性區(qū)域而在 N型MIS形成區(qū)域的元件隔離區(qū)域101及P型MIS形成區(qū)域的元件隔離 區(qū)域101上開口的抗蝕膜Re3。在此，例如可使用在圖3(a)及圖6(a)所示 的工序中，在半導體村底100中形成溝槽時所使用的抗蝕膜來作為抗蝕膜 Re3。其后，將側(cè)壁中的在抗蝕膜Re3的開口處露出的部分去除以后，再 除去抗蝕膜Re3。還有，在本變形例中對側(cè)壁進行除去的工序，是在硅化 物膜的形成工序和壓應力絕緣膜的形成工序之間進行的，而也可以在側(cè)壁 形成工序和源 漏極區(qū)域的形成工序之間、或者在源 漏極區(qū)域的形成工 序和硅化物膜的形成工序之間進行。這樣一來，將側(cè)壁中的位于元件隔離區(qū)域101上的部分進行去除，使 側(cè)壁307a、307b以夾持著偏置側(cè)壁105a、105b的方式殘留在柵極電極104a、 104b中的位于活性區(qū)域上的部分的側(cè)面上。然后，與圖5(a)及圖8(a)所示的工序相同，利用例如等離子體增強化 學氣相沉積(PECVD)法，在半導體襯底100的整個面上，以覆蓋各柵極電 極104a、 104b的方式，形成膜厚為30nm的由氮化硅膜構(gòu)成的壓應力絕緣 膜。此時，壓應力絕緣膜，以夾持著偏置側(cè)壁105a、 105b的方式形成在柵 極電極104a、 104b中的位于元件隔離區(qū)域101上的部分的側(cè)面上。然后，與圖5(b)及圖8(b)所示的工序相同，在半導體村底上，形成在 整個N型MIS形成區(qū)域上開口而覆蓋住P型MIS形成區(qū)域的一部分的抗 蝕膜。然后，將壓應力絕緣膜中的在該抗蝕膜的開口處露出的部分去除以 后，再除去該抗蝕膜。這樣一來，如圖10(b)所示，使形成在P型MIS形 成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面上的偏置側(cè)壁105b露出， 同時使壓應力絕緣膜lllb殘留在柵極電極104b的上表面及柵極長度方向 的側(cè)面上。然后，與圖5(c)及圖8(c)所示的工序相同，利用例如低壓化學氣相淀 積(LPCVD)法，在半導體襯底的整個面上，以覆蓋各柵極電極104a、 104b 的方式，形成了張應力絕緣膜。此時，張應力絕緣膜，以夾持著偏置側(cè)壁 105a、 105b的方式形成在柵極電極104a、 104b的柵極寬度方向的側(cè)面上。 然后，與第一實施例相同，通過依次進行與通常具有MIS晶體管的半導體 裝置的制造方法相同的工序，從而能夠制造出本變形例所涉及的半導體裝 置。在此，第一變形例與本變形例之間的不同點，如下所示。 在第一變形例中，側(cè)壁207b，殘留在P型MIS形成區(qū)域的元件隔離 區(qū)域101上，與此相對，在本變形例中，側(cè)壁307b，沒有殘留在P型MIS 形成區(qū)知戈的元件隔離區(qū)域101上，而只形成在活性區(qū)域100b上。在此，在 本變形例中，由于在柵極電極104a、 104b中的位于活性區(qū)域100a、 100b 上的部分的側(cè)面上，依次形成了偏置側(cè)壁105a、 105b及側(cè)壁307a、 307b， 所以沒有對各導電型MIS晶體管的特性造成任何不良影響。根據(jù)本變形例，由于張應力絕緣膜，以夾持著偏置側(cè)壁105b的方式形 成在P型MIS形成區(qū)域的柵極電極104b的柵極寬度方向的側(cè)面上，而且 在元件隔離區(qū)域上的柵極電極104b的側(cè)面沒有殘存?zhèn)缺?07b ，所以對于P 型MIS晶體管的溝道而言，能夠使張應力沿柵極寬度方向更高效地發(fā)揮作 用。這樣一來，在本變形例中，與第一變形例相比，能夠進一步實現(xiàn)P型 MIS晶體管驅(qū)動能力的提高。而且，根據(jù)本變形例，由于張應力絕緣膜，以夾持著偏置側(cè)壁105a 的方式形成在N型MIS形成區(qū)域的柵極電極104a中的位于元件隔離區(qū)域 101上的部分的側(cè)面上(側(cè)壁被去除從而在此沒有形成側(cè)壁)，所以對于N 型MIS晶體管的溝道而言，能夠使張應力在柵極長度方向和柵極寬度方向 上都高效地發(fā)揮作用，因此能夠進一步實現(xiàn)N型MIS晶體管驅(qū)動能力的提 高。還有，在本變形例中，以除去側(cè)壁107b中的整個存在于元件隔離區(qū)域 101上的部分為目的，將利用在半導體村底100中形成溝槽時所使用的抗 蝕膜來作為抗蝕膜Re3的情況作為具體示例進行了舉例說明，但本發(fā)明并 不僅局限于此。還有，本變形例中，在存在于元件隔離區(qū)域101上的偏置側(cè)壁以及側(cè) 壁中，僅將側(cè)壁進行了去除，而也可以將偏置側(cè)壁也一并去除。此時，與 上述第二變形例相比，對于P型MIS晶體管的溝道而言，能夠使張應力沿柵極寬度方向更高效地發(fā)揮作用。 (第二實施例)下面，關于本發(fā)明第二實施例所涉及的半導體裝置，在參照圖11以及 圖12(a)和圖12(b)的同時加以說明。圖11是表示本發(fā)明第二實施例所涉及 的半導體裝置結(jié)構(gòu)的平面圖。并且，在圖中，左側(cè)表示N型MIS形成區(qū)域， 右側(cè)表示P型MIS形成區(qū)域。還有，圖12(a)及圖12(b),是表示本發(fā)明第 二實施例所涉及的半導體裝置結(jié)構(gòu)的剖面圖。具體來說，圖12(a)，是圖1 1中所示的XIIa-XIIa線處的剖面圖，也就是表示柵極寬度方向的剖面圖。 另一方面，在圖12(b)中，左側(cè)表示圖11中所示的XIIbl-XIIbl線處的剖 面圖，也就是表示柵極長度方向的剖面圖，右側(cè)表示圖11中所示的XIIbr-X IIbr線處的剖面圖，也就是表示柵極長度方向的剖面圖。并且，在圖中， 左側(cè)所示的"N"代表N型MIS形成區(qū)域，右側(cè)所示的"P"代表P型MIS 形成區(qū)域。在此，圖11以及圖12(a)和圖12(b)中，凡是與前面所述的第一 實施例所涉及的半導體裝置相同的構(gòu)成要素，均用相同的符號進行標注。 因此，在本實施例中，與前面所述的第一實施例相同的部分不再進行重復 說明。在此，本實施例中，將在主面為(100)面的半導體村底上，分別設置N 型MIS晶體管及P型MIS晶體管，并將構(gòu)成各導電型晶體管的柵極電極 的柵極長度方向設定為<100>方向的情況作為具體示例進行了舉例說明。如圖ll所示，在N型MIS形成區(qū)域，形成了被元件隔離區(qū)域圍繞的 由半導體村底構(gòu)成的活性區(qū)域100a，同時在P型MIS形成區(qū)域，形成了 被元件隔離區(qū)域圍繞的由半導體襯底構(gòu)成的活性區(qū)域100b。在N型MIS 形成區(qū)域的活性區(qū)域100a上，夾持著柵極絕緣膜，形成了柵極電極104a， 同時在P型MIS形成區(qū)域的活性區(qū)域100b上，夾持著柵極絕緣膜，形成 了柵極電極104b。在柵極電極104a、 104b的側(cè)面上，依次形成了偏置側(cè) 壁105a、 105b以及側(cè)壁107a、 107b。在本實施例中，如圖11所示，在半導體村底上，以覆蓋N型MIS形成 區(qū)域的柵極電極104a的上表面以及柵極長度方向的側(cè)面的方式，形成了張 應力絕緣膜411a。還有，在半導體村底上，以覆蓋各柵極電極104a、 104b 的方式，形成了壓應力絕緣膜412。在此，例如張應力絕緣膜411a的柵極 寬度方向的端部，位于柵極電極104a中的存在于元件隔離區(qū)域101上的部 分上，如圖11所示。還有，如圖12(a)及圖12(b)所示，在半導體村底IOO的上部，有選擇 地形成了在溝槽內(nèi)埋入了氧化硅膜的元件隔離區(qū)域101。這樣一來，在N 型MIS形成區(qū)域，形成了被元件隔離區(qū)域101圍繞的由半導體村底IOO構(gòu) 成的活性區(qū)域100a，同時在P型MIS形成區(qū)域，形成了被元件隔離區(qū)域l 01圍繞的由半導體襯底IOO構(gòu)成的活性區(qū)域100b。在半導體襯底100的N 型MIS形成區(qū)域，形成了 P型阱區(qū)域102a,另一方面在半導體襯底100 的P型MIS形成區(qū)域，形成了 N型阱區(qū)域102b。在N型MIS形成區(qū)域的活性區(qū)域100a上，夾持著柵極絕緣膜103a 形成了柵極電極104a，同時在P型MIS形成區(qū)域的活性區(qū)域100b上，夾 持著柵極絕緣膜103b形成了柵極電極104b。在柵極電極104a、 104b的側(cè) 面上，依次形成了偏置側(cè)壁105a、 105b以及側(cè)壁107a、 107b。如圖12(b)所示，在N型MIS形成區(qū)域的活性區(qū)域100a中的位于柵極 電極104a的側(cè)下方的區(qū)域，形成了 N型外延區(qū)域106a，同時在活性區(qū)域 100a中的位于側(cè)壁107a的側(cè)下方的區(qū)域，形成了所具有的結(jié)部比N型外 延區(qū)域106a的結(jié)部深的N型源 漏極區(qū)域108a。另一方面，在P型MIS 形成區(qū)域的活性區(qū)域100b中的位于柵極電極104b的側(cè)下方的區(qū)域，形成 了 P型外延區(qū)域106b，同時在活性區(qū)域100b中的位于側(cè)壁107b的側(cè)下方 的區(qū)域，形成了所具有的結(jié)部比P型外延區(qū)域106b的結(jié)部深的P型源*漏 極區(qū)域108b。在源 漏極區(qū)域108a、 108b的上部，形成了硅化物膜109a、 109b。 還有，在柵極電極104a、 104b的上部，形成了硅化物膜110a、 110b。在本實施例中，如圖12(b)所示，在半導體村底100上，以覆蓋N型 MIS形成區(qū)域的柵極電極104a的上表面及柵極長度方向的側(cè)面的方式，形 成了張應力絕緣膜411a。不過，張應力絕緣膜411a，沒有形成在柵極電極 104a的柵極寬度方向的側(cè)面上(參照圖12(a)所示)。還有，在半導體襯底100 上，以覆蓋各柵極電極104a、 104b的方式，形成了壓應力絕緣膜412。在 壓應力絕緣膜412上，形成了層間絕緣膜113。
如上所示，在本實施例里，N型MIS形成區(qū)域中，在柵極電極104a 的上表面及柵極長度方向的側(cè)面上，依次形成了張應力絕緣膜41 la及壓應 力絕緣膜412，同時在柵極電極104a的柵極寬度方向的側(cè)面上，形成了壓 應力絕緣膜412。另一方面，P型MIS形成區(qū)域中，在柵極電極104b的上表面、柵極 長度方向的側(cè)面以及柵極寬度方向的側(cè)面的所有面上，形成了壓應力絕緣 膜412。下面，關于本發(fā)明第二實施例所涉及的半導體裝置的制造方法，在參 照前面所述的圖3(a) 圖3(c)和圖6(a) 圖6(c)、前面所述的圖4(a) 圖4 (c)和圖7(a) 圖7(c)、以及圖13(a) 圖13(c)和圖M(a) 圖14(c)的同時加 以說明。圖13(a) 圖13(c)是表示本發(fā)明第二實施例所涉及的半導體裝置 的制造方法的重要部分工序的剖面圖，所表示的是柵極寬度方向的剖面圖。 并且，在圖中，左側(cè)所示的"N"代表N型MIS形成區(qū)域，右側(cè)所示的"P" 代表P型MIS形成區(qū)^ 戈。另一方面，圖14(a) 圖14(c)是表示本發(fā)明第二 實施例所涉及的半導體裝置的制造方法的重要部分工序的剖面圖，所表示 的是柵極長度方向的剖面圖。再者，為了簡略地進行圖示，在圖中，左側(cè) 表示N型MIS形成區(qū)域，右側(cè)表示P型MIS形成區(qū)域。在此，圖13(a) 圖13(c)及圖14(a) 圖14(c)中，凡是與前面所述的第一實施例所涉及的半 導體裝置相同的構(gòu)成要素，均用相同的符號進行標注。因此，在本實施例 中，與前面所述的第一實施例相同的部分不再進行重復說明。還有，圖13 (a) 圖13(c)中所示的各步工序，分別與圖14(a) 圖14(c)中所示的各步工 序相對應。首先，依次進行與前面所述的圖3(a) 圖3(c)和圖6(a) 圖6(c)、以及 前面所述的圖4(a) 圖4(c)和圖7(a) 圖7(c)中所示的工序相同的工序。其次，如圖13(a)及圖14(a)所示，利用例如低壓化學氣相淀積(LPCVD) 法，在半導體村底100的整個面上，以覆蓋各柵極電極104a、 104b的方式， 形成膜厚為30nm的由氮化硅膜構(gòu)成的張應力絕緣膜411。然后，如圖13(b)及圖14(b)所示，在張應力絕緣膜411上，形成覆蓋 住N型MIS形成區(qū)域的一部分而在整個P型MIS形成區(qū)域上開口的抗蝕 膜Re4。然后，用抗蝕膜Re4作為掩模，利用蝕刻，將張應力絕緣膜411
中的在抗蝕膜Re4的開口處露出的部分去除以后，再除去抗蝕膜Re4。這 樣一來，從張應力絕緣膜411中，將位于P型MIS形成區(qū)城的部分以及位 于N型MIS形成區(qū)域的柵極電極104a的柵極寬度方向的側(cè)面上的部分除 去，使張應力絕緣膜411a殘留在N型MIS形成區(qū)域的柵極電極104a的上 表面以及柵極長度方向的側(cè)面上。然后，如圖13(c)及圖14(c)所示，利用例如等離子體增強化學氣相沉 積(PECVD)法，在半導體襯底100的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成膜厚為30nm的由氮化硅膜構(gòu)成的壓應力絕緣膜412。 然后，利用例如化學氣相淀積(CVD)法，在壓應力絕緣膜412上，形成了 層間絕緣膜113后，利用化學機械研磨(CMP)法，對層間絕緣膜113的表 面進行平坦/ft加工。然后，與通常具有MIS晶體管的半導體裝置的制造方法相同，在張應 力絕緣膜411a、壓應力絕緣膜412以及層間絕緣膜113中，形成到達N型 MIS形成區(qū)域的各硅化物膜109a、 110a的接觸孔(無圖示)，同時在壓應力 絕緣膜412以及層間絕緣膜113中，形成到達P型MIS形成區(qū)域的各硅化 物膜109b、 110b的接觸孔(無圖示)。其后，在各接觸孔的底部以及側(cè)壁部 形成了阻擋金屬(barrier metal)膜(無圖示)后，向各接觸孔內(nèi)埋入金屬膜。 這樣一來，在接觸孔內(nèi)，夾持著阻擋金屬膜形成了由被埋入的金屬膜構(gòu)成 的接觸插塞(無圖示)。然后，在層間絕緣膜113上，形成了與接觸插塞電 連接的金屬布線(無圖示)。按上述所示的方法進行制作，能夠制造出本實施例所涉及的半導體裝置。在此，本實施例中，因為柵極電極的柵極長度方向被設定為<100>方 向，所以在N型MIS晶體管中，使N型MIS晶體管驅(qū)動能力提高的應力 的方向，在柵極長度方向和柵極寬度方向上存在著差異。具體來說，如圖 18(b)所示，在柵極長度方向上需要沿拉伸方向發(fā)揮作用的應力，與此相對 在柵極寬度方向上需要沿壓縮方向發(fā)揮作用的應力。因此，在本實施例中，如圖11以及圖12(a)和圖12(b)所示，在N型M IS形成區(qū)域的柵極電極104a的上表面以及柵極長度方向的側(cè)面上，形成 了張應力絕緣膜411a，同時在柵極電極104a的柵極寬度方向的側(cè)面上，
形成了壓應力絕緣膜412。根據(jù)本實施例，由于在N型MIS形成區(qū)域的柵極電極104a的柵極寬 度方向的側(cè)面上，沒有形成張應力絕緣膜411a，所以張應力沒有沿柵極寬 度方向?qū)型MIS晶體管的溝道產(chǎn)生作用，因此能夠防止N型MIS晶體 管驅(qū)動能力的下降。而且，由于張應力絕緣膜411a，形成在柵極電極104a 的上表面以及柵極長度方向的側(cè)面上，因此能夠沿柵極長度方向?qū)型M IS晶體管的溝道施加張應力，所以能夠?qū)崿F(xiàn)N型MIS晶體管驅(qū)動能力的 提高。還有，根據(jù)本實施例，由于張應力絕緣膜411a，形成在N型MIS形 成區(qū)域的柵極電極104a的上表面以及柵極長度方向的側(cè)面上，而且壓應力 絕緣膜412,形成在柵極電極104a的柵極寬度方向的側(cè)面上，所以相對于 N型MIS晶體管的溝道而言，能夠使張應力沿柵極長度方向發(fā)揮作用，同 時能夠使壓應力沿柵極寬度方向發(fā)揮作用，因此能夠進一步實現(xiàn)N型MIS 晶體管驅(qū)動能力的提高。另一方面，在本實施例中，因為柵極電極的柵極長度方向被設定為<10 0>方向，所以在P型MIS晶體管中，為了使P型MIS晶體管的驅(qū)動能力 提高，如圖18(b)所示，在柵極長度方向上需要沿壓縮方向發(fā)揮作用的應力。 因此，根據(jù)本實施例，由于壓應力絕緣膜412，形成在P型MIS形成區(qū)域 的柵極電極104b的上表面以及柵極長度方向的側(cè)面上，所以能夠沿柵極長 度方向?qū)型MIS晶體管的溝道施加壓應力，所以能夠?qū)崿F(xiàn)P型MIS晶 體管驅(qū)動能力的提高。再者，在本實施例中，以使用壓應力絕緣膜412的情況作為具體示例 進行了舉例說明，但本發(fā)明并不僅局限于此，也可以使用應力為中性的基 層絕緣膜來代替壓應力絕緣膜412。這樣一來，雖然對于N型MIS晶體管的溝道而言，不能在柵極寬度方 向產(chǎn)生壓應力，但是能夠僅在柵極長度方向產(chǎn)生張應力而不在柵極寬度方 向產(chǎn)生張應力，因此能夠防止N型MIS晶體管驅(qū)動能力的下降，并且可以 實現(xiàn)N型MIS晶體管驅(qū)動能力的提高。(第三變形例)下面，關于本發(fā)明第三變形例所涉及的半導體裝置的制造方法，在參 照圖15(a)和圖15(b)的同時加以說明。圖15(a)，是表示本發(fā)明第三變形例 所涉及的半導體裝置的制造方法的重要部分工序的平面圖；圖15(b)，是表 示本發(fā)明第三變形例所涉及的半導體裝置的制造方法的重要部分工序的剖 面圖，具體來說，圖15(b)是圖15(a)中所示的XVb-XVb線處的剖面圖，也 就是柵極寬度方向上的剖面圖。還有，在圖中，左側(cè)表示N型MIS形成區(qū) 域，右側(cè)表示P型MIS形成區(qū)域。在此，圖15(a)和圖15(b)中，凡是與第 二實施例所涉及的半導體裝置相同的構(gòu)成要素，均用相同的符號進行標注。 因此，在本變形例中，與第二實施例相同的部分將不再進行重復說明。首先，依次進行了前面所述的圖3(a) 圖3(c)和圖6(a) 圖6(c)、圖4 (a) 圖4(c)和圖7(a) 圖7(c)、以及圖13(a)、圖13(b)和圖14(a)、圖14(b) 所示的工序后，如圖15(a)及圖15(b)所示，在半導體村底上，形成在N型 MIS形成區(qū)域的一部分上開口而覆蓋住整個P型MIS形成區(qū)域的抗蝕膜R e5。其后，將側(cè)壁中的在抗蝕膜Re5的開口處露出的部分去除以后，再除 去抗蝕膜Re5。這樣一來，將位于N型MIS形成區(qū)域的柵極電極104a的 柵極寬度方向的側(cè)面上的側(cè)壁去除，使偏置側(cè)壁105a露出，同時以夾持著 偏置側(cè)壁105a的方式使側(cè)壁507a殘留在柵極電極104a的柵極長度方向的 側(cè)面上。然后，與圖13(c)及圖14(c)所示的工序相同，利用等離子體增強化學 氣相沉積(PECVD)法，在半導體村底的整個面上，以覆蓋各柵極電極104a、 104b的方式，形成壓應力絕緣膜。此時，壓應力絕緣膜，以夾持著偏置側(cè) 壁105a的方式形成在N型MIS形成區(qū)域的柵極電極104a的柵極寬度方向 的側(cè)面上。其后，與第二實施例相同，通過依次進行與通常的具有MIS晶 體管的半導體裝置的制造方法相同的工序，從而能夠制造出本變形例所涉 及的半導體裝置。在此，第二實施例與本變形例之間的不同點，如下所示。 第二實施例中，在N型MIS形成區(qū)域的柵極電極104a的柵極寬度方 向的側(cè)面上，以夾持著偏置側(cè)壁105a及側(cè)壁107a的方式，形成了壓應力 絕緣膜412(參照圖12(a))，與此相對，本變形例中，在柵極電極104a的柵 極寬度方向的側(cè)面上，沒有形成側(cè)壁，壓應力絕緣膜是以夾持著偏置側(cè)壁 105a的方式形成的。
根據(jù)本變形例，由于壓應力絕緣膜，以夾持著偏置側(cè)壁105a的方式形 成在N型MIS形成區(qū)域的柵極電極104a的柵極寬度方向的側(cè)面上(側(cè)壁被 除去從而在此沒有形成側(cè)壁)，所以對于N型MIS晶體管的溝道而言，能 夠使壓應力沿柵極寬度方向高效地發(fā)揮作用，所以能夠進一步實現(xiàn)N型M IS晶體管驅(qū)動能力的提高。也就是，根據(jù)本變形例，能夠防止下記問題，即如第二實施例所示 的那樣，由于夾在柵極電極104a的柵極寬度方向的側(cè)面和壓應力絕緣膜4 12之間的側(cè)壁107a的存在，而導致沿柵極寬度方向?qū)型MIS晶體管的 溝道產(chǎn)生作用的壓應力被削弱的問題。這樣一來，在本變形例中，與第二實施例相比，能夠進一步實現(xiàn)N型 MIS晶體管驅(qū)動能力的提高。還有，本變形例中，在形成于N型MIS形成區(qū)域的柵極電極104a的 柵極寬度方向的側(cè)面上的偏置側(cè)壁以及側(cè)壁中，僅將側(cè)壁進行了去除，而 也可以將露出的偏置側(cè)壁也一并去除，從而露出柵極電極104a的柵極寬度 方向的側(cè)面。此時，在形成壓應力絕緣膜之際，由于能夠在柵極電極104a 的柵極寬度方向的側(cè)面上以緊貼著該側(cè)面的方式直接形成壓應力絕緣膜， 所以與上述第三變形例相比，對于N型MIS晶體管的溝道而言，能夠使壓 應力沿柵極寬度方向更加高效地發(fā)揮作用。(第四變形例)下面，關于本發(fā)明第四變形例所涉及的半導體裝置的制造方法，在參 照圖16(a)和圖16(b)的同時加以說明。圖16(a)及圖16(b),是表示本發(fā)明 第四變形例所涉及的半導體裝置的制造方法的重要部分工序的平面圖。還 有，在圖中，左側(cè)表示N型MIS形成區(qū)域，右側(cè)表示P型MIS形成區(qū)域。 在此，圖16(a)和圖16(b)中，凡是與第二實施例所涉及的半導體裝置相同 的構(gòu)成要素，均用相同的符號進行標注。因此，在本變形例中，與第二實 施例相同的部分不再進行重復說明。在依次進行了前面所述的圖3(a) 圖3(c)和圖6(a) 圖6(c)、以及圖4 (a) 圖4(c)和圖7(a) 圖7(c)中所示的工序后，如圖16(a)所示，在半導體 襯底上，形成覆蓋N型MIS形成區(qū)域的活性區(qū)域及P型MIS形成區(qū)域的 活性區(qū)域而在N型MIS形成區(qū)域的元件隔離區(qū)域101及P型MIS形成區(qū)
域的元件隔離區(qū)域101上開口的抗蝕膜Re6。在此，例如可使用前面所述 的圖3(a)及圖6(a)所示的工序中，在半導體村底100中形成溝槽時所使用 的抗蝕膜來作為抗蝕膜Re6。其后，將側(cè)壁中的在抗蝕膜Re6的開口處露 出的部分去除以后，再除去抗蝕膜Re6。還有，在本變形例中對側(cè)壁進行 去除的工序，是在硅化物膜的形成工序和張應力絕緣膜的形成工序之間進 行的，而也可以在側(cè)壁的形成工序和源 漏極區(qū)域的形成工序之間、或者 在源 漏極區(qū)域的形成工序和硅化物膜的形成工序之間進行。這樣一來，將側(cè)壁中的位于元件隔離區(qū)域101上的部分進行去除，使 側(cè)壁607a、607b以夾持著偏置側(cè)壁105a、105b的方式殘留在柵極電極104a、 104b中的位于活性區(qū)域上的部分的側(cè)面上。然后，與圖13(a)及圖14(a)所示的工序相同，利用例如低壓化學氣相 淀積(LPCVD)法，在半導體村底的整個面上，以覆蓋各柵極電極104a、104b 的方式，形成膜厚為30nm的由氮化硅膜構(gòu)成的張應力絕緣膜。此時，張 應力絕緣膜，以夾持著偏置側(cè)壁105a、 105b的方式形成在柵極電極104a、 104b中的位于元件隔離區(qū)域101上的部分的側(cè)面上。然后，與圖13(b)及圖14(b)所示的工序相同，在半導體襯底上，形成 覆蓋住N型MIS形成區(qū)域的一部分而在整個P型MIS形成區(qū)域上開口的 抗蝕膜。然后，將張應力絕緣膜中的在該抗蝕膜的開口處露出的部分去除 以后，再除去該抗蝕膜。這樣一來，如圖16(b)所示，使形成在N型MIS 形成區(qū)域的柵極電極104a的柵極寬度方向的側(cè)面上的偏置側(cè)壁105a露出， 同時使張應力絕緣膜411a殘留在柵極電極104a的上表面以及柵極長度方 向的煩'J面上。然后，與圖13(c)及圖14(c)所示的工序相同，利用例如等離子體增強 化學氣相沉積(PECVD)法，在半導體襯底的整個面上，以覆蓋各柵極電極 104a、 104b的方式，形成壓應力絕緣膜。此時，壓應力絕緣膜，以夾持著 偏置側(cè)壁105a的方式形成在柵極電極104a、 104b的柵極寬度方向的側(cè)面 上。然后，與第二實施例相同，通過依次進行與通常具有MIS晶體管的半 導體裝置的制造方法相同的工序，從而能夠制造出本變形例所涉及的半導 體裝置。在此，第三變形例與本變形例之間的不同點，如下所示。39 在第三變形例中，側(cè)壁507a，殘留在N型MIS形成區(qū)域的元件隔離 區(qū)域101上，與此相對，在本變形例中，側(cè)壁607a，沒有殘留在N型MIS 形成區(qū)域的元件隔離區(qū)域101上，而只形成在活性區(qū)域100a上。在此，在 本變形例中，由于在柵極電極104a、 104b中的位于活性區(qū)域100a、 100b 上的部分的側(cè)面上，依次形成了偏置側(cè)壁105a、 105b及側(cè)壁607a、 607b， 所以沒有對各導電型MIS晶體管的特性造成任何不良影響。根據(jù)本變形例，由于壓應力絕緣膜，以夾持著偏置側(cè)壁105a的方式形 成在N型MIS形成區(qū)域的柵極電極104a的柵極寬度方向的側(cè)面上，而且 在元件隔離區(qū)fe戈101上的柵極電極104a的側(cè)面沒有殘存?zhèn)缺?07a，所以 對于N型MIS晶體管的溝道而言，能夠使壓應力沿柵極寬度方向更高效地 發(fā)揮作用。這樣一來，在本變形例中，與第三變形例相比，能夠進一步實現(xiàn)N型 MIS晶體管驅(qū)動能力的提高。還有，在本變形例中，以除去側(cè)壁107a中的整個存在于元件隔離區(qū)域 101上的部分為目的，將利用在半導體村底100中形成溝槽時所使用的抗 蝕膜來作為抗蝕膜Re6的情況作為具體示例進行了舉例說明，但本發(fā)明并 不僅局限于此。還有，本變形例中，在存在于元件隔離區(qū)域101上的偏置側(cè)壁以及側(cè)壁中，僅將側(cè)壁進行了去除，而也可以將偏置側(cè)壁一并去除。此時，與上述第四變形例相比，對于N型MIS晶體管的溝道而言，能夠使壓應力沿柵極寬度方向更高效地發(fā)揮作用。 (其他的實施例)還有，在第一實施例中，將在P型MIS形成區(qū)域的柵極電極104b的 上表面以及柵極長度方向的側(cè)面上，依次形成了壓應力絕緣膜11 lb及張應 力絕緣膜112的情況作為具體示例進行了舉例說明，但本發(fā)明并不僅局限 于此。例如，與圖5(c)及圖8(c)所示的工序相同，在半導體襯底100的整個 面上，以覆蓋各柵極電極104a、 104b的方式，形成了張應力絕緣膜112 后，在進行形成層間絕緣膜113的工序之前，利用光刻法，在半導體村底 100上，形成了具有規(guī)定形狀的抗蝕膜。其后，將該抗蝕膜作為掩模，利
用蝕刻，將張應力絕緣膜112中的位于柵極電極104b的上表面以及柵極長 度方向的側(cè)面上的部分有逸擇地去除以后，再將該抗蝕膜除去。這樣一來， 使張應力絕緣膜殘留在柵極電極104b的柵極寬度方向的側(cè)面上。其后，依 次進行了與圖5(c)及圖8(c)所示的工序相同的工序后，再依次進行與通常 的具有MIS晶體管的半導體裝置的制造方法相同的工序。這樣一來，由于在P型MIS形成區(qū)域的柵極電極104b的上表面以及 柵極長度方向的側(cè)面上，只形成了壓應力絕緣膜lllb，所以對于P型MIS 晶體管的溝道而言，能夠使壓應力沿柵極長度方向更加高效地發(fā)揮作用， 因此能夠進一步實現(xiàn)P型MIS晶體管驅(qū)動能力的提高。另一方面，在第二實施例中，將在N型MIS形成區(qū)域的柵極電極104a 的上表面以及柵極長度方向的側(cè)面上，依次形成了張應力絕緣膜411a及壓 應力絕緣膜412的情況作為具體示例進行了舉例說明，但本發(fā)明并不僅局 限于此。例如，與圖13(c)及圖14(c)所示的工序相同，在半導體村底100的整 個面上，以覆蓋各柵極電極104a、 104b的方式，形成了壓應力絕緣膜412 后，在進行形成層間絕緣膜113的工序之前，利用光刻法，在半導體村底 100上，形成了具有規(guī)定形狀的抗蝕膜。其后，將該抗蝕膜作為掩模，利 用蝕刻，將壓應力絕緣膜412中的位于柵極電極104a的上表面以及柵極長 度方向的側(cè)面上的部分有選擇地去除以后，再將該抗蝕膜除去。這樣一來， 使壓應力絕緣膜殘留在柵極電極104a的柵極寬度方向的側(cè)面上。其后，依 次進行了與圖13(c)及圖14(c)所示的工序相同的工序后，再依次進行與通 常的具有MIS晶體管的半導體裝置的制造方法相同的工序。這樣一來，由于在N型MIS形成區(qū)域的柵極電極104a的上表面以及 柵極長度方向的側(cè)面上，只形成了張應力絕緣膜411a，所以對于N型MIS 晶體管的溝道而言，能夠使張應力沿柵極長度方向更高效地發(fā)揮作用，因 此能夠進一步實現(xiàn)N型MIS晶體管驅(qū)動能力的提高。還有，在第一及第二實施例中，將同時具有N型MIS晶體管及P型 MIS晶體管的半導體裝置作為具體示例進行了舉例說明，而本發(fā)明并不僅 局限于此，例如在只具有N型MIS晶體管的半導體裝置、或者只具有P 型MIS晶體管的半導體裝置中，也能夠應用本發(fā)明。
還有，在第一及第二實施例中，作為驅(qū)動能力得以提高的應力的方向在柵極長度方向和柵極寬度方向上存在著差異的MIS晶體管，將柵極電極 的柵極長度方向設定為<110>方向的P型MIS晶體管、或者柵極電極的柵 極長度方向設定為〈10O方向的N型MIS晶體管作為具體示例進行了舉例 說明，而本發(fā)明并不僅局限于此。還有，第一及第二實施例里，在第一MIS晶體管的特別是位于活性區(qū) 域上的部分中，將第一應力絕緣膜(壓應力絕緣膜111b、張應力絕緣膜4 lla) 和第一基層絕緣膜(張應力絕緣膜112、壓應力絕緣膜412)之間重疊的情況 作為具體示例進行了舉例說明，但本發(fā)明并不僅局限于此，例如從第一 MIS晶體管的位于活性區(qū)域上的部分中除去第一基層絕緣膜時，也能夠應 用本發(fā)明。(產(chǎn)業(yè)上的利用可能性)本發(fā)明，對在柵極電極上設置了應力絕緣膜的半導體裝置及其制造方 法是有用的。
權(quán)利要求
1.一種半導體裝置，具有形成在半導體襯底的第一活性區(qū)域上的第一金屬絕緣體半導體晶體管，其特征在于上述第一金屬絕緣體半導體晶體管，包括第一柵極絕緣膜，形成在上述第一活性區(qū)域上，第一柵極電極，形成在上述第一柵極絕緣膜上，第一應力絕緣膜，形成在上述第一柵極電極的上表面及柵極長度方向的側(cè)面上，并沿柵極長度方向?qū)ι鲜龅谝唤饘俳^緣體半導體晶體管的溝道施加第一應力，以及第一基層絕緣膜，形成在上述第一柵極電極的柵極寬度方向的側(cè)面上；在上述第一柵極電極的柵極寬度方向的側(cè)面上，沒有形成上述第一應力絕緣膜。
2. 根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于 上述第一基層絕緣膜，是沿柵極寬度方向?qū)ι鲜龅谝唤饘俳^緣體半導體晶體管的溝道施加第二應力的第二應力絕緣膜；上述第一應力，是壓應力及張應力中的任一種應力； 上述第二應力，是與上述第一應力不同的那種壓應力或張應力。
3. 根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管是P型金屬絕緣體半導體晶體管； 上述第一應力是壓應力；上述第二應力是張應力。
4. 根據(jù)權(quán)利要求3所述的半導體裝置，其特征在于 上述半導體村底的主面是(100)面； 上述第一柵極電極的柵極長度方向是<110>方向。
5. 根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管是N型金屬絕緣體半導體晶體管； 上述第一應力是張應力；上述第二應力是壓應力。
6. 根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于 上述半導體村底的主面是(100)面； 上述第一柵極電極的柵極長度方向是<100>方向。
7. 根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管，還包括第一側(cè)壁，且該第一側(cè)壁形成在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之 間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一基層絕緣膜 之間。
8. 根據(jù)權(quán)利要求l所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管，還包括第一側(cè)壁，且該第一側(cè)壁形成在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之 間；在上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一基層絕緣膜之 間，沒有形成上述第一側(cè)壁。
9. 根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于 上述第一活性區(qū)域，是被形成在上述半導體襯底中的元件隔離區(qū)域圍繞的區(qū)域；上述第一金屬絕緣體半導體晶體管，還包括第一側(cè)壁，且該第一側(cè)壁 形成在上迷第一柵極電極中的位于上述第一活性區(qū)域上的部分的側(cè)面上；在上述第一柵極電極中的位于上述元件隔離區(qū)域上的部分的柵極長度 方向的側(cè)面和上述第一應力絕緣膜之間、以及在上述第一柵極電極中的位 于上述元件隔離區(qū)域上的部分的柵極寬度方向的側(cè)面和上述第一基層絕緣 膜之間，沒有形成上述第一側(cè)壁。
10. 根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于還包括形成在上述半導體村底的第二活性區(qū)域上的第二金屬絕緣體 半導體晶體管；上述第二金屬絕緣體半導體晶體管，包括 第二柵極絕緣膜，形成在上述第二活性區(qū)域上， 第二柵極電極，形成在上述第二柵極絕緣膜上，以及 第二基層絕緣膜，形成在上迷第二柵極電極上。
11. 根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于還包括形成在上述半導體村底的第二活性區(qū)域上的第二金屬絕緣體 半導體晶體管；上述第二金屬絕緣體半導體晶體管，包括 第二柵極絕緣膜，形成在上述第二活性區(qū)域上， 第二柵極電極，形成在上述第二柵極絕緣膜上，以及 第二基層絕緣膜，形成在上述第二柵極電極上； 上述第二基層絕緣膜，是對上述第二金屬絕緣體半導體晶體管的溝道 施加第三應力的第三應力絕緣膜；上述第三應力絕緣膜和上述第二應力絕緣膜是由相同的絕緣膜構(gòu)成的。
12. 根據(jù)權(quán)利要求11所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管是P型金屬絕緣體半導體晶體管； 上述第二金屬絕緣體半導體晶體管是N型金屬絕緣體半導體晶體管； 上述第一應力是壓應力；上述第二應力是張應力； 上述第三應力是張應力。
13. 根據(jù)權(quán)利要求12所述的半導體裝置，其特征在于 上述半導體襯底的主面是(100)面，上述第一柵極電極及上述第二柵極電極的柵極長度方向是<110>方向。
14. 根據(jù)權(quán)利要求11所述的半導體裝置，其特征在于 上述第一金屬絕緣體半導體晶體管是N型金屬絕緣體半導體晶體管； 上述第二金屬絕緣體半導體晶體管是P型金屬絕緣體半導體晶體管； 上述第一應力是張應力；上述第二應力是壓應力； 上述第三應力是壓應力。
15. 根據(jù)權(quán)利要求14所述的半導體裝置，其特征在于 上述半導體襯底的主面是(100)面，上述第一柵極電極及上述第二柵極電極的柵極長度方向是<100>方向。
16. 根據(jù)權(quán)利要求IO所述的半導體裝置，其特征在于 上述第二金屬絕緣體半導體晶體管，還包括第二側(cè)壁，且該第二側(cè)壁形成在上述第二柵極電極的側(cè)面和上述第二基層絕緣膜之間。
17. 根據(jù)權(quán)利要求11所述的半導體裝置，其特征在于 上述第二活性區(qū)域，是被形成在上述半導體村底中的元件隔離區(qū)域圍繞的區(qū)域；上述第一活性區(qū)域和上述第二活性區(qū)域，被上述元件隔離區(qū)域隔離； 上述第二金屬絕緣體半導體晶體管，還包括第二側(cè)壁，且該第二側(cè)壁形成在上述第二柵極電極中的位于上述第二活性區(qū)域上的部分的側(cè)面上； 在上述第二柵極電極中的位于上述元件隔離區(qū)域上的部分的側(cè)面和上述第三應力絕緣膜之間，沒有形成上述第二側(cè)壁。
18. —種半導體裝置的制造方法，該半導體裝置具有形成在半導體村 底的第一活性區(qū)域上的第一金屬絕緣體半導體晶體管，其特征在于包括工序a，在上述第一活性區(qū)域上，依次形成第一柵極絕緣膜及第一柵 極電極，工序b，在上述第一柵極電極上，形成第一應力絕緣膜，工序c，將上述第一應力絕緣膜中的位于上述第一柵極電極的柵極寬 度方向的側(cè)面上的部分去除，以及工序d，位于上述工序c之后，在上述第一柵極電極的柵極寬度方向 的側(cè)面上，形成第一基層絕緣膜；上述第一應力絕緣膜，沿柵極長度方向?qū)哂猩鲜龅谝粬艠O電極的上 述第一金屬絕緣體半導體晶體管的溝道施加第一應力。
19. 根據(jù)權(quán)利要求18所述的半導體裝置的制造方法，其特征在于 上述工序d，是作為上述第一基層絕緣膜，形成沿柵極寬度方向?qū)ι鲜龅谝唤饘俳^緣體半導體晶體管的溝道施加第二應力的第二應力絕緣膜的 工序；上述第一應力，是壓應力及張應力中的任一種應力； 上述第二應力，是與上述第一應力不同的那種壓應力或張應力。
20. 根據(jù)權(quán)利要求18所述的半導體裝置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，還包括工序e，且該工序e為在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之 間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一基層絕緣膜 之間，形成第一側(cè)壁。
21. 根據(jù)權(quán)利要求18所述的半導體裝置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，還包括工序e，且該工序e為在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之 間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一基層絕緣膜 之間，形成第一側(cè)壁；上述工序c，還包括將上述第一側(cè)壁中的位于上述第一柵極電極的柵 極寬度方向的側(cè)面上的部分去除的工序。
22. 根據(jù)權(quán)利要求18所述的半導體裝置的制造方法，其特征在于 在上述工序a之前，還包括工序x，且該工序x為在上述半導體襯底中，形成圍繞上述第一活性區(qū)域的元件隔離區(qū)域；在上述工序a之后并且在上述工序b 之前，還包括工序6，且該工序6 為在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之 間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一基層絕緣膜 之間，形成第一側(cè)壁；在上述工序e之后并且在上述工序b之前，還包括工序f，且該工序f 為將上述第一側(cè)壁中的位于上述元件隔離區(qū)域上的部分去除。
23. 根據(jù)權(quán)利要求18所述的半導體裝置的制造方法，其特征在于 上述半導體裝置，還包括形成在上述半導體襯底的第二活性區(qū)域上的第二金屬絕緣體半導體晶體管；上述工序a，還包括在上述第二活性區(qū)域上，依次形成第二柵極絕緣 膜及第二柵極電極的工序；上述工序d，還包括在上述第二柵極電極上，形成第二基層絕緣膜的 工序。
24. 根據(jù)權(quán)利要求19所述的半導體裝置的制造方法，其特征在于 上述半導體裝置，還包括形成在上述半導體村底的第二活性區(qū)域上的 第二金屬絕緣體半導體晶體管；上述工序a，還包括在上述第二活性區(qū)域上，依次形成第二柵極絕緣 膜及第二柵極電極的工序；上述工序d，還包括在上述第二柵極電極上，形成第二基層絕緣膜的 工序；上述工序d，是作為上述第二基層絕緣膜，形成對具有上述第二柵極 電極的上述第二金屬絕緣體半導體晶體管的溝道施加第三應力的第三應力 絕緣膜的工序；上述第三應力絕緣膜，是由與上述第二應力絕緣膜相同的絕緣膜構(gòu)成的。
25. 根據(jù)權(quán)利要求23所述的半導體裝置的制造方法，其特征在于 在上述工序a之后并且在上述工序b之前，還包括工序el和工序e2，且該工序el為在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應力絕緣膜之間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一 基層絕緣膜之間形成第一側(cè)壁，并且該工序e2為在上述第二柵極電極的側(cè) 面和上述第二基層絕緣膜之間形成第二側(cè)壁。
26. 根據(jù)權(quán)利要求24所述的半導體裝置的制造方法，其特征在于 在上述工序a之前，還包括工序x，且該工序x為在上迷半導體村底中，形成隔離上述第一活性區(qū)域和上述第二活性區(qū)域、并圍繞上述第二活 性區(qū)域的元件隔離區(qū)域；在上述工序a之后并且在上述工序b之前，還包括工序el和工序e2， 且該工序el為在上述第一柵極電極的柵極長度方向的側(cè)面和上述第一應 力絕緣膜之間、以及上述第一柵極電極的柵極寬度方向的側(cè)面和上述第一 基層絕緣膜之間形成第一側(cè)壁，并且該工序e2為在上述第二柵極電極的側(cè) 面和上述第三應力絕緣膜之間形成第二側(cè)壁；在上述工序el及上述工序e2之后并且在上述工序b之前，還包括工 序fl和工序f2,且該工序fl為將上述第一側(cè)壁中的位于上述元件隔離區(qū) 域上的部分去除，并且該工序f2為將上述第二側(cè)壁中的位于上述元件隔離 區(qū)域上的部分去除。
全文摘要
本發(fā)明涉及一種防止MIS晶體管驅(qū)動能力下降的在柵極電極上設置了應力絕緣膜的半導體裝置及其制造方法。在具有形成在半導體襯底(100)的第一活性區(qū)域(100b)上的第一MIS晶體管的半導體裝置中，第一MIS晶體管包括形成在上述第一活性區(qū)域上的第一柵極絕緣膜(103b)、形成在上述第一柵極絕緣膜上的第一柵極電極(104b)、形成在上述第一柵極電極的上表面及柵極長度方向的側(cè)面上并沿柵極長度方向?qū)Φ谝籑IS晶體管的溝道施加第一應力的第一應力絕緣膜(111b)、形成在上述第一柵極電極的柵極寬度方向的側(cè)面上的第一基層絕緣膜(112)；在上述第一柵極電極的柵極寬度方向的側(cè)面上沒有形成上述第一應力絕緣膜。
文檔編號H01L29/78GK101165918SQ20071011184
公開日2008年4月23日 申請日期2007年6月15日 優(yōu)先權(quán)日2006年10月20日
發(fā)明者大谷一弘, 田村暢征, 鈴木健 申請人:松下電器產(chǎn)業(yè)株式會社