專利名稱：集成電路的結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種集成電路的結(jié)構(gòu)及其制造方法，且特別有關(guān)于一種用以連接半導(dǎo)體裝置與金屬化(metallization)層的接觸插塞(contactplug)的 形成方法。
背景技術(shù)：
在現(xiàn)代的集成電路中，在半導(dǎo)體基底上形成半導(dǎo)體裝置，且各半導(dǎo)體裝 置可通過金屬化層互相連接，而金屬化層通過接觸插塞互聯(lián)線至半導(dǎo)體裝 置。并且，外部接觸焊盤(externalpad)可通過接觸插塞連接至半導(dǎo)體裝置。圖l示出了現(xiàn)有的插塞，此插塞連接半導(dǎo)體裝置與金屬化層。在半導(dǎo)體 基底2上方形成用以代表半導(dǎo)體裝置的晶體管4。在半導(dǎo)體裝置上方形成層 間介電層(ILD) 10。在層間介電層10中形成接觸插塞6，接觸插塞6可連 接晶體管4的源極與漏極區(qū)14及柵極16至金屬化層8的金屬線7。 一般而 言，接觸插塞6的形成方法包括在層間介電層10中形成開口，接著在開口 中填入鎢插塞，之后實(shí)施單鑲嵌(damascene)工藝以形成金屬化層8。隨著集成電路的微縮化，現(xiàn)有的接觸插塞6存在一些缺點(diǎn)。當(dāng)水平尺寸 持續(xù)縮小，例如接觸插塞6的寬度W，層間介電層10的厚度T并不會(huì)與接 觸插塞6的寬度W等比率的減少。因此，接觸插塞6的深寬比(aspectratio) 將持續(xù)增加。缺乏適當(dāng)?shù)奈⒖s化產(chǎn)生了很多問題。舉例而言，接觸插塞6的 頂部寬度W通常大于底部寬度W'，由于光學(xué)鄰近效應(yīng)(optical proximity effect)及蝕刻工藝的控制不精確，接觸插塞6的上角落可能會(huì)縮短。較高的 深寬比也導(dǎo)致難以控制接觸開口底部輪廓(profile)，如此，將產(chǎn)生不可預(yù) 期的電路性能降低(degradation)，甚至是元件失敗。因此，目前亟需一種新穎的接觸插塞結(jié)構(gòu)及其形成方法，以便解決上述 問題。發(fā)明內(nèi)容有鑒于此，本發(fā)明提供一種集成電路的結(jié)構(gòu)，包括半導(dǎo)體基底；金屬 化層，在該半導(dǎo)體基底上方；第一介電層，在該半導(dǎo)體基底與該金屬化層之 間；第二介電層，在該半導(dǎo)體基底與該金屬化層之間，其中該第二介電層在 該第一介電層上方；以及接觸插塞，其具有上部及下部，該上部在該第二介 電層中，該下部在該第一介電層中，其中該接觸插塞電連接該金屬化層中的 金屬線，且在該上部與該下部之間的界面，該接觸插塞是不連續(xù)的。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的底部表面與下部 的頂部表面具有不同的斷面尺寸。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部包括銅填入物，該 接觸插塞的下部包括鎢填入物，該接觸插塞的上部還包括擴(kuò)散阻擋層，該擴(kuò) 散阻擋層在該銅填入物與該第二介電層之間，且該擴(kuò)散阻擋層在該銅填入物 與該鎢填入物之間。如上所述的集成電路的結(jié)構(gòu)，其中該第二介電層的介電常數(shù)小于該第一 介電層的介電常數(shù)。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的電阻系數(shù)小于下 部的電阻系數(shù)。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部與該金屬線形成雙 鑲嵌結(jié)構(gòu)。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部與該金屬線形成單 鑲嵌結(jié)構(gòu)。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的厚度約介于該接 觸插塞的高度的1/2至2/3之間。如上所述的集成電路的結(jié)構(gòu)，其中還包括半導(dǎo)體裝置，在該半導(dǎo)體基 底的表面，其中該接觸插塞接觸該半導(dǎo)體裝置及該金屬線。如上所述的集成電路的結(jié)構(gòu)，其中還包括蝕刻停止層，在該第一介電 層與該第二介電層之間，且毗連該第一介電層與該第二介電層。本發(fā)明還提供一種集成電路的結(jié)構(gòu)，包括半導(dǎo)體基底；金屬化層，在 該半導(dǎo)體基底上方；第一介電層，在該半導(dǎo)體基底與該金屬化層之間； 一第 二介電層，在該半導(dǎo)體基底與該金屬化層之間，且該第二介電層在該第一介電層上方；以及接觸插塞。其中該接觸插塞包括下部，在該第一介電層之 中；上部，在該第二介電層之中，其中該上部電連接至該金屬化層中的金屬 線；擴(kuò)散阻擋層，在該接觸插塞的該下部及該上部之間，且毗連該下部及該 上部。如上所述的集成電路的結(jié)構(gòu)，其中該擴(kuò)散阻擋層在該接觸插塞的上部與 該第二介電層之間。如上所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的厚度約介于該接觸插塞的高度的1/2至2/3之間。本發(fā)明還提供一種集成電路的結(jié)構(gòu)，包括半導(dǎo)體基底；半導(dǎo)體裝置， 在該半導(dǎo)體基底的表面；蝕刻停止層，在該半導(dǎo)體裝置上方；第一介電層， 在該蝕刻停止層上方；第一接觸插塞，在該第一介電層中且接觸該半導(dǎo)體裝 置；以及雙鑲嵌結(jié)構(gòu)。其中該雙鑲嵌結(jié)構(gòu)包括第二接觸插塞，連接至該第 一接觸插塞，其中該第二接觸插塞在第二介電層之中；第三介電層，在該第 二介電層上方；以及金屬線，在該第三介電層之中，其中該金屬線及該第二 接觸插塞為連續(xù)地互聯(lián)線。本發(fā)明可以有效地解決接觸插塞與較高的深寬比有關(guān)的問題，并可以降 低寄生電容。


圖1示出現(xiàn)有的插塞；圖2至圖9示出本發(fā)明第一實(shí)施例的剖面圖； 圖10至圖13示出本發(fā)明第二實(shí)施例的剖面圖； 圖14示出本發(fā)明實(shí)施例的應(yīng)用。其中，附圖標(biāo)記說明如下-2 半導(dǎo)體基底； 4 晶體管；6 接觸插塞； 7 金屬線；8 金屬化層； 10 層間介電層；14 源/漏極區(qū)； 16 柵極；20 基底； 22 區(qū)域； 24 蝕刻停止層； 26 層間介電層；28 介電抗反射涂布層；30 光刻膠層；32 接觸開口；34 接觸插塞；36 接觸襯層；38 填入物；40 蝕刻停止層；42 介電層；42, 第一部分介電層；422 第二部分介電層;44 蝕刻停止層；48 介電抗反射涂布層50 光刻膠層；52 介層開口；54 高分子材料；58 光刻膠層；60 溝槽開口 ；62 擴(kuò)散阻擋層；64 接觸插塞；66 金屬線；70 蝕刻停止層；72 層間介電層；74 介電抗反射涂布層；76 光刻膠層；78 接觸開口；100 晶體管；W、 W，、 Wl、 W2 寬度；T、 Tl、 T2、 T3、 T4 厚度；Ml 底部金屬化層。
具體實(shí)施方式
以下將介紹根據(jù)本發(fā)明所述的優(yōu)選實(shí)施例。必須說明的是，本發(fā)明提供 了許多可應(yīng)用的發(fā)明概念，所公開的特定實(shí)施例僅是說明實(shí)現(xiàn)與使用本發(fā)明 的特定方式，不可用以限制本發(fā)明的范圍。本發(fā)明實(shí)施例提供一種新穎的堆疊(stacked)接觸插塞結(jié)構(gòu)，以下將說 明優(yōu)選實(shí)施例的中間階段工藝，并且各種優(yōu)選實(shí)施例將在以下進(jìn)行討論。在 各圖中或各實(shí)施例中，相似的符號(hào)標(biāo)示相似的元件。圖2至圖9示出本發(fā)明第一實(shí)施例的剖面圖。請(qǐng)參照?qǐng)D2，提供基底20， 基底20優(yōu)選為半導(dǎo)體基底。基底20可包括單晶半導(dǎo)體材料，例如硅，或者， 基底20可包括具有m A族、IV A族及V A族元素的化合物材料。區(qū)域22 標(biāo)示半導(dǎo)體裝置，區(qū)域22將與后續(xù)形成的接觸插塞接觸。區(qū)域22可為晶體 管的源極區(qū)或漏極區(qū)(或其對(duì)應(yīng)的硅化區(qū))、電阻(resistor)的接觸焊盤或 硅化(silicide)區(qū)?；蛘?，區(qū)域22可為形成在基底20上方的接觸區(qū)，例如板或?qū)?yīng)的硅化區(qū)。在基底20及區(qū)域22上方形成蝕刻停止層(etch stop layer, ESL) 24。 在實(shí)施例中，ESL24可包括氮化硅；在其它實(shí)施例中，ESL24包括其他適 用的介電材料，例如氮氧化硅、碳氧化硅、碳化硅或其他類似材料。ESL24 的厚度Tl以小于約600埃(A)為優(yōu)選，且約介于200埃至600埃為最優(yōu)選。在ESL24上方形成層間介電層(ILD) 26。在實(shí)施例中，ILD26的厚度 T2約小于300納米(nm)，且約小于200納米為優(yōu)選。優(yōu)選者，ILD 26的 介電常數(shù)(k值)約小于4。 ILD 26的材料可包括磷硅玻璃(PSG)、未摻 雜的氧化硅或其他適用的ILD材料。形成光刻膠層30及抗反射涂布(anti-reflective coating, ARC)層(非必 要的)以圖案化ILD 26及ESL 24。在實(shí)施例中，在介電抗反射涂布(dielectric anti-reflective-coating, DARC)層28上方形成光刻膠層30，接著，圖案化 光刻膠層30。在另一實(shí)施例中，在光刻膠層30上方可形成頂部抗反射涂布 (top anti-reflective-coating, TARC)層(圖中未示出)。圖3至圖4示出接觸開口 32的形成以及在接觸開口 32中填入填入物。 如圖3所示，通過非等向性蝕刻法去除部分的DARC 28及ILD 26，以形成 接觸開口32。接著，經(jīng)由接觸開口 32去除暴露部分的ESL24，以暴露接觸 開口32下方的區(qū)域22。之后，如圖4所示，形成下部接觸插塞34。優(yōu)選者， 下部接觸插塞34包括接觸襯層36及填入物38，下部接觸插塞34的形成可 先在接觸開口 32的底部及側(cè)壁上形成接觸襯層36，接著，在接觸開口 32中 填入填入物38。接觸襯層36可包括氮化鈦(TiN)，其厚度以約小于50埃 為優(yōu)選。填入物38可包括鎢，或者填入物38可為其它導(dǎo)電材料，例如鋁、 鋁銅、銅或其它類似材料。圖5至圖9示出本發(fā)明實(shí)施例的雙鑲嵌(dual damascene)工藝。在ILD 26及接觸插塞34上形成蝕刻停止層(ESL) 40。 ESL 40可包括氮氧化硅、 碳氧化硅、碳化硅或其它類似材料。ESL 40的厚度T3以小于約600埃為優(yōu) 選，且約介于200埃至600埃為更優(yōu)選。在ESL 40上方形成介電層42，介電層42包括第一部分介電層42,及第 二部分介電層422。在實(shí)施例中，第一部分介電層42i及第二部分介電層422 可包括相同的材料，且第一部分介電層42,及第二部分介電層422為連續(xù)的層。在另一施例中，第一部分介電層42,及第二部分介電層422可為相同或 不同的材料，并且可在第一部分介電層42t與第二部分介電層422之間形成 ESL44 (非必要的)。優(yōu)選地，第一部分介電層42i具有低介電常數(shù)，舉例 而言，可小于3.5，但不限于此。第一部分介電層42,可包括磷硅玻璃(PSG)、 未摻雜的氧化硅、氟硅玻璃(FSG)、摻雜碳的氧化硅、有機(jī)低介電常數(shù)介 電質(zhì)或其組合。優(yōu)選地，第一部分介電層42,的介電常數(shù)小于ILD26的介電 常數(shù)。第一部分介電層42,的厚度T4約介于厚度T2、 T3及T4總合的1/2 至2/3之間，其中T2、 T3及T4的總厚度等于目前工藝技術(shù)所想要的ILD厚 度。在一個(gè)例子中，第一部分介電層42!的厚度T4以約介于1000埃至2500 埃為優(yōu)選。介電層42的形成方法可包括旋轉(zhuǎn)涂布法(spin on)、化學(xué)氣相 沉積法(CVD)或其它適用方法。接著，形成DARC48及光刻膠層50。圖6示出本發(fā)明實(shí)施例的介層(via)開口 52的形成。首先，利用非等 向性蝕刻法去除介電層42并且停止于ESL40，以形成介層開口52。之后， 去除光刻膠層50。請(qǐng)參照?qǐng)D7，在介層開口 52中填入高分子材料(polymer) 54。接著， 形成光刻膠層58并進(jìn)行圖案化，由此定義底部金屬化層中金屬線的圖案。 圖8示出溝槽開口 60的形成，舉例而言，利用蝕刻法形成溝槽(trench)開 口 60，其中溝槽開口 60的寬度約小于65納米。在實(shí)施例中，ESL 44形成 在第一部分介電層42t與第二部分介電層422之間，且ESL 44可在形成溝槽 開口 60的工藝中作為蝕刻停止層?？衫脮r(shí)間方式(time mode)控制溝槽 開口 60至所需要的深度。以上說明的實(shí)施例采用介層洞優(yōu)先(via first)方法，在介層洞優(yōu)先的方 法中，在溝槽開口 60形成之前先形成介層開口 52。在另一實(shí)施例中，則可 采用溝槽優(yōu)先(trench first)方法，其中在形成介層開口 52之前先形成溝槽 開口60。本領(lǐng)域技術(shù)人員可了解對(duì)應(yīng)的工藝步驟。請(qǐng)參照?qǐng)D9，在介層開口52及溝槽開口60中形成擴(kuò)散阻擋層62。優(yōu)選 地，擴(kuò)散阻擋層62包括Ti、 Ta、 TiN、 TaN或其它類似材料。接著，在介層 開口52及溝槽開口60中填入導(dǎo)電材料，例如銅或銅合金。之后，進(jìn)行化學(xué) 機(jī)械研磨(CMP)以去除多余的材料。留下的導(dǎo)電材料形成上部接觸插塞64 及金屬線66。優(yōu)選地，上部接觸插塞64及金屬線66的電阻系數(shù)(resistivity)小于下部接觸插塞34。如圖9中所示出的結(jié)構(gòu)，金屬線66及第二部分介電 層422形成底部金屬化層，而可被稱為M1。上部金屬插塞64及下部金屬插 塞34的組合則分別形成接觸插塞的上部及下部。圖10至圖13系示出本發(fā)明第二實(shí)施例的剖面圖，其中利用單鑲嵌工藝 形成上部接觸插塞及底部金屬化層Ml。第二實(shí)施例的起始步驟實(shí)質(zhì)上與圖2 至圖4相同。接著，請(qǐng)參照?qǐng)D10，依序形成ESL 70、 ILD72、 DARC 74及 光刻膠層76， ESL 70及ILD 72的厚度分別與圖5中的T3及T4大致上相同 為優(yōu)選。ILD 72可包括實(shí)質(zhì)上與第一部分介電層42,(請(qǐng)參照?qǐng)D9)相同的 材料。之后，圖案化光刻膠層76。請(qǐng)參照?qǐng)D11，形成接觸開口 78以暴露下部接觸插塞34。接觸開口 78 的寬度W2可大于、等于或小于下部接觸插塞34的寬度Wl，寬度Wl及 W2皆小于約50納米為優(yōu)選。請(qǐng)參照?qǐng)D12，在接觸開口 78中填入導(dǎo)電材料 以形成上部接觸插塞，導(dǎo)電材料可包括接觸襯層82及填入物84。接觸襯層 82可包括與接觸襯層36相同的材料或與擴(kuò)散阻擋層62 (如圖9所示)相同 的材料，而填入物84可包括與填入物38相同的材料或與金屬線66 (如圖9 所示)相同的材料。接著，如圖13所示，通過單鑲嵌工藝形成金屬化層86，其中金屬線88 形成在介電層94的溝槽中。優(yōu)選地，各個(gè)金屬線88包括擴(kuò)散阻擋層90及 銅線92?？稍诮殡妼?4與ILD72之間形成ESL96。圖14示出本發(fā)明實(shí)施例的應(yīng)用，其中堆疊接觸插塞連接至晶體管100 的源極區(qū)與漏極區(qū)。圖14與圖9中類似的符號(hào)標(biāo)記類似的元件。接觸插塞 的下部34電連接至區(qū)域22，區(qū)域22可包括源極、漏極及柵電極。堆疊接觸 插塞的上部64堆疊在下部34上方。金屬線66形成在金屬化層Ml中且連接 至接觸插塞64。必須注意的是，不論接觸插塞的上部是利用單鑲嵌或雙鑲嵌工藝形成， 接觸插塞的上部及下部在界面(interface)之處是不連續(xù)的。如此的不連續(xù) 是由于擴(kuò)散阻擋層62 (如圖9所示)或接觸襯層82 (如圖13所示)。其次， 接觸插塞的上部及下部的材料可能是不同的。再者，即使用以形成接觸插塞 的上部及下部的光刻膠掩模具有相同的尺寸，由于接觸插塞及介層洞是漸尖 的(tapered)，因此在接觸插塞的上部及下部的界面處，接觸插塞的上部及下部的斷面(cross sectional)尺寸可能是不同的，如圖14所示。本發(fā)明的實(shí)施例具有多個(gè)優(yōu)點(diǎn)。由于實(shí)施例中的接觸插塞可區(qū)分為下部 與上部，因此接觸插塞的下部與上部的深寬比明顯地小于通過一個(gè)步驟形成 的接觸插塞。舉例而言，接觸插塞的高度約為3500埃且寬度約為400埃， 則其深寬比約為8.75。當(dāng)接觸插塞的厚度約為3500埃的一半，則其深寬比 可降低至約4.4。與較高的深寬比有關(guān)的問題，例如上角落的縮短及底部輪 廓控制的困難可由此減少或消除。本發(fā)明實(shí)施例的另一優(yōu)點(diǎn)是降低寄生(parasitic)電容。由于接觸插塞可 分為上部及下部，各個(gè)接觸插塞與其相鄰插塞之間的寄生電容可分割為平行 連接的上部電容與下部電容。由于利用相比現(xiàn)有ILD而言具有較小介電常數(shù) 的介電材料形成接觸插塞的上部，因此上部電容可由此減少，接觸插塞與相 鄰接觸插塞之間的整體電容進(jìn)而減少。雖然本發(fā)明已以多個(gè)優(yōu)選實(shí)施例公開如上，然其并非用以限制本發(fā)明， 本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許變更與修飾， 因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求書所界定的范圍為準(zhǔn)。
權(quán)利要求
1. 一種集成電路的結(jié)構(gòu)，包括半導(dǎo)體基底；金屬化層，在該半導(dǎo)體基底上方；第一介電層，在該半導(dǎo)體基底與該金屬化層之間；第二介電層，在該半導(dǎo)體基底與該金屬化層之間，其中該第二介電層在該第一介電層上方；以及接觸插塞，其具有上部及下部，該上部在該第二介電層中，該下部在該第一介電層中，其中該接觸插塞電連接該金屬化層中的金屬線，且在該上部與該下部之間的界面，該接觸插塞是不連續(xù)的。
2. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的底部 表面與下部的頂部表面具有不同的斷面尺寸。
3. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部包括銅 填入物，該接觸插塞的下部包括鎢填入物，該接觸插塞的上部還包括擴(kuò)散阻 擋層，該擴(kuò)散阻擋層在該銅填入物與該第二介電層之間，且該擴(kuò)散阻擋層在 該銅填入物與該鎢填入物之間。
4. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該第二介電層的介電常數(shù) 小于該第一介電層的介電常數(shù)。
5. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的電阻 系數(shù)小于下部的電阻系數(shù)。
6. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部與該金 屬線形成雙鑲嵌結(jié)構(gòu)。
7. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部與該金 屬線形成單鑲嵌結(jié)構(gòu)。
8. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的厚度 約介于該接觸插塞的高度的1/2至2/3之間。
9. 如權(quán)利要求1所述的集成電路的結(jié)構(gòu)，還包括半導(dǎo)體裝置，在該半導(dǎo)體基底的表面，其中該接觸插塞接觸該半導(dǎo)體裝 置及該金屬線。
10. 如權(quán)利要求l所述的集成電路的結(jié)構(gòu)，還包括蝕刻停止層，在該第一介電層與該第二介電層之間，且毗連該第一介電 層與該第二介電層。
11. 一種集成電路的結(jié)構(gòu)，包括 半導(dǎo)體基底；金屬化層，在該半導(dǎo)體基底上方；第一介電層，在該半導(dǎo)體基底與該金屬化層之間；第二介電層，在該半導(dǎo)體基底與該金屬化層之間，且該第二介電層在該 第一介電層上方；以及 接觸插塞，其包括下部，在該第一介電層之中；上部，在該第二介電層之中，其中該上部電連接至該金屬化層中的金屬線；擴(kuò)散阻擋層，在該接觸插塞的下部及上部之間，且毗連該下部及該上部。
12. 如權(quán)利要求11所述的集成電路的結(jié)構(gòu)，其中該擴(kuò)散阻擋層在該接觸 插塞的上部與該第二介電層之間。
13. 如權(quán)利要求11所述的集成電路的結(jié)構(gòu)，其中該接觸插塞的上部的厚 度約介于該接觸插塞的高度的1/2至2/3之間。
14. 一種集成電路的結(jié)構(gòu)，包括 半導(dǎo)體基底；半導(dǎo)體裝置，在該半導(dǎo)體基底的表面； 蝕刻停止層，在該半導(dǎo)體裝置上方； 第一介電層，在該蝕刻停止層上方；第一接觸插塞，在該第一介電層中且接觸該半導(dǎo)體裝置；以及 雙鑲嵌結(jié)構(gòu)，其包括第二接觸插塞，連接至該第一接觸插塞，其中該第二接觸插塞在一 第二介電層之中；第三介電層，在該第二介電層上方；以及金屬線，在該第三介電層之中，其中該金屬線及該第二接觸插塞為 連續(xù)地互聯(lián)線。
全文摘要
本發(fā)明提供一種集成電路的結(jié)構(gòu)，其包括半導(dǎo)體基底；金屬化層，在該半導(dǎo)體基底上方；第一介電層，在該半導(dǎo)體基底與該金屬化層之間；第二介電層，在該半導(dǎo)體基底與該金屬化層之間，其中該第二介電層在該第一介電層上方；以及接觸插塞，其具有上部及下部，該上部在該第二介電層中，該下部在該第一介電層中，其中該接觸插塞電連接該金屬化層中的金屬線，且在該上部與該下部之間的界面，該接觸插塞是不連續(xù)的。本發(fā)明可以有效地解決接觸插塞與較高的深寬比有關(guān)的問題，并可以降低寄生電容。
文檔編號(hào)H01L23/522GK101246873SQ20071012865
公開日2008年8月20日 申請(qǐng)日期2007年7月9日 優(yōu)先權(quán)日2007年2月13日
發(fā)明者萬文愷, 余振華, 葉震南, 姚志翔, 鄭價(jià)言 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司