專利名稱：使用低介電常數(shù)應(yīng)力襯墊減小寄生電容的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體結(jié)構(gòu)及其制作方法。更具體而言，本發(fā)明涉及一種互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)結(jié)構(gòu)，其包括用于在器件溝道內(nèi)引入機(jī) 械應(yīng)力的低介電常數(shù)(k)應(yīng)力襯墊，同時顯著地降低該器件的寄生電容。
背景技術(shù)：
在過去三十多年的時間，硅金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET ) 的連續(xù)微型化已經(jīng)驅(qū)動了全世界的半導(dǎo)體行業(yè)。過去幾十年已經(jīng)預(yù)計到持續(xù) 縮小尺寸的各種精彩表現(xiàn)，但是創(chuàng)新的歷史使得Moore定律仍成立，盡管存 在許多挑戰(zhàn)。然而，目前越來越多的征兆表明金屬氧化物半導(dǎo)體晶體管開始 到達(dá)其傳統(tǒng)尺寸縮小極限。由于通過持續(xù)尺寸縮小越來越難以改善MOSFET及因此CMOS性能， 改善性能而不尺寸縮小的方法變得關(guān)鍵。為此的一個方法為提高載流子(電 子與/或空穴)遷移率。例如通過將恰當(dāng)?shù)膽?yīng)力/應(yīng)變引入半導(dǎo)體晶格內(nèi)，可 以獲得增大的載流子遷移率。施加應(yīng)力改變半導(dǎo)體基板的晶格尺寸。通過改變晶格尺寸，材料的電子 能帶結(jié)構(gòu)也改變。這種改變只有在本征半導(dǎo)體中是微小的，導(dǎo)致電阻小幅變 化，但是當(dāng)半導(dǎo)體材料被摻雜即為n型且部分電離時，非常小的能帶改變會 導(dǎo)致雜質(zhì)能級之間的能量差和帶隙的大百分比改變。這導(dǎo)致載流子輸運(yùn)性能 的改變，這種改變在特定情形下是非常劇烈的。施加物理應(yīng)力(拉伸應(yīng)力或 壓縮應(yīng)力)可以進(jìn)一步用于增強(qiáng)制作在半導(dǎo)體基板上的器件的性能。沿器件溝道的壓應(yīng)變增大p型場效應(yīng)晶體管(pFET)內(nèi)的驅(qū)動電流，降 低n型場效應(yīng)晶體管(nFET)內(nèi)的驅(qū)動電流。沿器件溝道的拉伸應(yīng)變增大 nFET內(nèi)的驅(qū)動電流，降低pFET內(nèi)的驅(qū)動電流。應(yīng)力可以通過若干方法引入到單晶取向的基板，這些方法例如包括在基 板頂部上以及柵極區(qū)域周圍形成應(yīng)力襯墊。取決于FET的導(dǎo)電類型(即，p 或n)，應(yīng)力襯墊可以受拉伸應(yīng)力(優(yōu) pFET )。當(dāng)nFET和pFET集成到相同半導(dǎo)體基板上時，雙應(yīng)力襯墊技術(shù)通常被 采用，其中受拉伸應(yīng)力的第一應(yīng)力襯墊形成于各個nFET周圍，而受壓縮應(yīng) 力的第二應(yīng)力村墊形成于各個pFET周圍。在這些技術(shù)中，應(yīng)力襯墊形成于 彼此頂部上，無需蝕刻nFET的4立伸應(yīng)力襯墊。在現(xiàn)有技術(shù)中，Si3Ht通常用做應(yīng)力引入材料。Si3Hj還可以用做阻擋層 以阻擋離子金屬從金屬互連擴(kuò)散到基板內(nèi)。盡管有著上述用途，Si3N4具有約為7.0的介電常數(shù)(k)。此外，沉積厚 度約為100nm以上的Si3N4應(yīng)力襯墊顯著地增大相鄰晶體管柵極以及接觸和 晶 體管柵才及之間的電容。因此，需要一種具有低介電常數(shù)k (約小于4.0)的用于CMOS器件的 新的改進(jìn)的應(yīng)力襯墊。使用這種低k應(yīng)力襯墊將降低器件內(nèi)的寄生電容，由 此改善器件性能。發(fā)明內(nèi)容本發(fā)明提供了一種替代CMOS器件內(nèi)常規(guī)應(yīng)力襯墊的低k應(yīng)力襯墊。 提供了 一種壓縮應(yīng)力的低k應(yīng)力襯墊，其可以改善pFET器件內(nèi)的空穴遷移 率。該壓縮應(yīng)力的低k材料的UV曝光導(dǎo)致低k應(yīng)力襯墊的極性從壓縮應(yīng)力 改變?yōu)槔鞈?yīng)力。使用這種拉伸應(yīng)力的低k應(yīng)力襯墊改善nFET器件內(nèi)的電 子遷移率。一般而言，本發(fā)明提供一種包括低k應(yīng)力襯墊的半導(dǎo)體結(jié)構(gòu)，包括 半導(dǎo)體基板，其上具有至少一個場效應(yīng)晶體管(FET);以及 應(yīng)力襯墊，位于部分所述半導(dǎo)體基板上并圍繞所述至少一個FET,其中 所述應(yīng)力襯墊具有小于4.0的介電常數(shù)。在本發(fā)明一個實(shí)施例中，該至少一個FET為nFET，且所述應(yīng)力襯墊為 介電常數(shù)小于4.0的拉伸應(yīng)力襯墊。在本發(fā)明另一個實(shí)施例中，該至少一個 FET為pFET,且所述應(yīng)力襯墊為介電常數(shù)小于4.0的壓縮應(yīng)力襯墊。在又 一個實(shí)施例中，該至少一個FET包括被隔離區(qū)域分離的pFET和nFET，其 中所述pFET被壓縮應(yīng)力、低k應(yīng)力村墊包圍，且所述nFET被拉伸應(yīng)力、 低k應(yīng)力襯墊包圍。在這種實(shí)施例中，壓縮應(yīng)力和拉伸應(yīng)力襯墊包括單一材 料，其中位于nFET頂部上的部分的所述應(yīng)力襯墊經(jīng)歷UV處理。在本發(fā)明一些實(shí)施例中，離子擴(kuò)散阻擋層形成于該低k應(yīng)力村墊頂部上。在又一個實(shí)施例中，還可以形成包含至少 一個金屬接觸的層間電介質(zhì)。依據(jù)本發(fā)明，低k應(yīng)力襯墊包括硅倍半氧化物、包括Si、 C、 O和H原 子的碳摻雜氧化物(即，有機(jī)硅酸鹽)、包含Si、 C、 N和H原子的氮和氫 摻雜的碳化硅、或者其多層。在本發(fā)明一個實(shí)施例中，低k應(yīng)力襯墊為氮和 氪摻雜的碳化硅，SiC(N,H)。除上述之外，本發(fā)明還涉及制作這種半導(dǎo)體結(jié)構(gòu)的方法。 一般而言，本 發(fā)明的方法包括在半導(dǎo)體基板表面上提供至少一個場效應(yīng)晶體管(FET);以及在部分所述半導(dǎo)體基板上并圍繞所述至少一個FET形成應(yīng)力襯墊，其中 所述應(yīng)力襯墊具有小于4.0的介電常數(shù)。在本發(fā)明一個實(shí)施例中，通過選擇恰當(dāng)?shù)某练e條件提供壓縮應(yīng)力的低k 應(yīng)力村墊。在本發(fā)明另一個實(shí)施例中，通過沉積低k應(yīng)力村墊并將其暴露于 UV光而提供拉伸應(yīng)力的低k應(yīng)力村墊。該UV曝光將低k應(yīng)力襯墊的極性 乂人壓縮應(yīng)力改變?yōu)?立伸應(yīng)力。


圖1A至1C為示出了用于形成低k應(yīng)力村墊的基本工藝步驟的示意性 圖示(剖面視圖)；圖2為示出了包括至少一個nFET和至少一個pFET的結(jié)構(gòu)的示意性圖 示(剖面視圖)，至少一個nFET和至少一個pFET包括圍繞各個FET的恰 當(dāng)?shù)膽?yīng)力襯墊；以及圖3A至3C為示出了可以用于本發(fā)明的進(jìn)一步工藝的示意性圖示(剖面視圖)。
具體實(shí)施方式
本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)及其制造方法，該半導(dǎo)體結(jié)構(gòu)包括用于在器 件溝道內(nèi)引入機(jī)械應(yīng)力的低k應(yīng)力襯墊，同時顯著地降低該器件的寄生電容； 現(xiàn)在將參考下述詳細(xì)描述以及本發(fā)明的附圖而更詳細(xì)地描述本發(fā)明。注意， 本發(fā)明的附圖僅僅是出于說明目的，因此附圖未按比例繪制。在下述說明書中，列出了許多具體細(xì)節(jié)，例如具體結(jié)構(gòu)、元件、材料、
尺寸、工藝步驟以及技術(shù)，從而提供對本發(fā)明的徹底理解。然而，本領(lǐng)域普 通技術(shù)人員應(yīng)該理解，沒有這些具體細(xì)節(jié)仍可實(shí)踐本發(fā)明。在其他情形中， 公知的結(jié)構(gòu)或工藝步驟沒有詳細(xì)描述以免模糊本發(fā)明。將會理解，當(dāng)例如層、區(qū)域或基板的一元件被提到與另一個元件的關(guān)系 為"在......上"或"在……上方，，時，其可以為直接在其它元件上或者可能存在中間元件。相反，當(dāng)一元件被提到與另一個元件的關(guān)系為"直接在…… 上，，或"直接在……上方"時，就不存在中間元件。還將理解，當(dāng)一元件被 提到與另一個元件的關(guān)系為"在……下"或"在……下方"時，其可以直接 位于另一元件下或下方，或者可能存在中間元件。相反，當(dāng)一元件被提到與 另一個元件的關(guān)系為"直接在......下"或"直接在……下方"時，就不存在中間元件。如上所述，本發(fā)明提供了一種替換CMOS器件內(nèi)常規(guī)應(yīng)力襯墊的低k 應(yīng)力襯墊。提供了 一種壓縮應(yīng)力的j氐k應(yīng)力襯墊，該應(yīng)力襯墊可以改善pFET 器件內(nèi)的空穴遷移率。該壓縮應(yīng)力的低k材料的UV曝光導(dǎo)致該低k應(yīng)力襯 墊的極性從壓縮應(yīng)力改變?yōu)槔鞈?yīng)力。使用這種拉伸應(yīng)力的低k應(yīng)力襯墊改 善nFET器件內(nèi)的電子遷移率?，F(xiàn)在參考圖1A至1C,該圖示出了本申請的一個實(shí)施例中使用的基本工 藝步驟。具體而言，本發(fā)明方法開始于提供半導(dǎo)體結(jié)構(gòu)10,該半導(dǎo)體結(jié)構(gòu) 10包括半導(dǎo)體基板12，半導(dǎo)體基板12可選地包括在其中的至少一個隔離區(qū) 域14。圖1A所示半導(dǎo)體結(jié)構(gòu)10還包括位于半導(dǎo)體基板12表面上的至少一 個場效應(yīng)晶體管(FET) 15。在圖1A中，示例性地示出了兩個FET。各個FET至少包括柵電介質(zhì)16、柵電極18和至少一個間隙壁。在圖1A 中，示例性地示出了 一對間隙壁20A和20B。各個FET 15還可包括位于柵 電極18頂部上的可選硅化物接觸或蓋層22。在圖1A中，硅化物源極/漏極 區(qū)域24示于半導(dǎo)體基板12內(nèi)。硅化物源極/漏極區(qū)域24具有通常自對準(zhǔn)到 該至少一個間隙壁的外邊緣的邊緣。依據(jù)本發(fā)明，該至少一個FET 15可以是nFET或pFET。在本發(fā)明一些 實(shí)施例中，該至少一個FET 15包括通過位于基板內(nèi)的隔離區(qū)域相互隔離的 至少一個nFET和至少一個pFET。圖1A所示的半導(dǎo)體結(jié)構(gòu)IO使用本領(lǐng)域技術(shù)人員公知的常規(guī)的互補(bǔ)金屬 氧化物半導(dǎo)體工藝技術(shù)制作。例如，沉積各種材料層、光刻、蝕刻、離子注
入和退火可以用于形成FET。常規(guī)自對準(zhǔn)硅化工藝可以用于形成圖1A所示 的硅化物區(qū)域。圖1A所示結(jié)構(gòu)還可以使用替換柵極工藝形成。半導(dǎo)體基板12包括任意半導(dǎo)體材料，包括例如Si、 SiC、 SiGeC、 Ge、 SiGe、 Ga、 GaAs、 InAs、 InP、以及其他III/V或II/VI化合物半導(dǎo)體。本文 中還可以考慮例如分層半導(dǎo)體，諸如Si/SiGe和絕緣體上半導(dǎo)體(SOI )。通 常，半導(dǎo)體基板12為含Si半導(dǎo)體，例如Si、 SiC、 SiGe、 SiGeC、或絕緣體 上硅?；?2可以無應(yīng)變，有應(yīng)變，或者包括在其中的應(yīng)變和無應(yīng)變區(qū)域。 基板12可以是本征的，或者可以摻雜有例如但不限于B、 As或P。當(dāng)SOI基板被采用時，這些基板包括至少部分通過掩埋絕緣層分離的頂 和底半導(dǎo)體例如Si層。掩埋絕緣層包括例如結(jié)晶或非結(jié)晶氧化物、氮化物、 或者其任意組合。優(yōu)選地，掩埋絕緣層為氧化物。通常，在層轉(zhuǎn)移工藝的初 期階段或者在離子注入和退火工藝?yán)鏢IMOX (通過氧離子注入的分離) 階段，形成該掩埋絕緣層?；?2可以具有單晶取向，或者備選地也可以使用具有不同晶體取向 的表面區(qū)域的復(fù)合半導(dǎo)體基板。該復(fù)合基板允許在特定晶體取向上制作 FET，這增強(qiáng)了所形成的各個FET的性能。例如，復(fù)合基板允許提供一種結(jié) 構(gòu)，其中pFET可以形成于(110)晶體取向上，而nFET可以形成于(100) 晶體取向上。當(dāng)使用復(fù)合基板時，其可具有類似SOI的性能，類似體的性能， 或者類似SOI和類似體性能的組合。在本發(fā)明一些實(shí)施例中，至少一個隔離區(qū)域14形成于基板12內(nèi)。該至 少一個隔離區(qū)域14可包括溝槽隔離區(qū)域、場氧化物隔離區(qū)域、或者其組合。 該隔離區(qū)域使用本領(lǐng)域技術(shù)人員公知的工藝技術(shù)形成。該隔離區(qū)域通常用于 將具有不同極性的FET相互電學(xué)隔離。各個FET15內(nèi)存在的柵極電介質(zhì)16可包括相同或不同的絕緣材料。例 如，柵極電介質(zhì)16可包括氧化物、氮化物、氮氧化物、高k材料(即，介 電常數(shù)大于二氧化硅的介電材料)、或者包括多層的其任意組合。優(yōu)選地， 柵極電介質(zhì)16例如包含諸如Si02的氧化物。柵極電介質(zhì)16的厚度通常為約 0.5至約15nm。各個FET 15的柵電極18可包括相同或不同的導(dǎo)電材料，包括例如多晶 硅、SiGe、金屬、金屬合金、金屬硅化物、金屬氮化物、或者包括其多層的 組合。優(yōu)選地，柵電極18包括多晶硅或多晶SiGe。當(dāng)存在多層時，例如TiN 或TaN的擴(kuò)散阻擋層(未示出)可以置于各個導(dǎo)電層之間。柵電極18的厚 度通常為約100至約1000nm。在一些實(shí)施例中，例如氧化物或氮化物的蓋層可以位于柵電極18頂部 上。蓋層的存在可以用于防止在柵電極18上形成硅化物接觸。在本發(fā)明另 一個實(shí)施例中，硅化物接觸存在于柵電極18頂部上。當(dāng)柵電極18包括含硅 材料且不存在蓋層時，通常形成硅化物接觸。在圖1A中，參考數(shù)字22表示 蓋層或硅化物接觸?？蛇x地存在的至少一個間隙壁通常包括氧化物、氮化物、或者包括其組 合的氮氧化物或其多層。盡管是可選的，通常一個間隙壁存在于本發(fā)明的結(jié) 構(gòu)內(nèi)。在所示示例中，示出了一對間隙壁。通常，內(nèi)L形間隙壁20A通常 包含氧化物，而外間隙壁20B通常包括氮化物。各個FET 15還包括利用常規(guī)自對準(zhǔn)硅化工藝在半導(dǎo)體基板12內(nèi)形成的 硅化物源極/漏極(S/D)區(qū)域24。該硅化物S/D區(qū)域包括金屬硅化物，其中 金屬為Ti、 Co、 Ni、 Pt、 Pd、 W、和其他類似金屬之一，其當(dāng)加熱到高于 350。C的溫度時能夠與含Si材料反應(yīng)形成金屬硅化物。在提供如圖1A所示半導(dǎo)體結(jié)構(gòu)IO之后，應(yīng)力襯墊26形成于部分半導(dǎo) 體基板12上和至少一個FET 15頂上，使得應(yīng)力襯墊26圍繞該至少一個FET 15，其中該應(yīng)力村墊26的介電常數(shù)小于4.0,優(yōu)選地小于3.8,更優(yōu)選地小 于3.5。制作應(yīng)力村墊26后形成的結(jié)果結(jié)構(gòu)例如示于圖1B。依據(jù)本發(fā)明，應(yīng)力襯墊26包括具有小于4.0的介電常數(shù)的任何應(yīng)力引入 材料。這種低k應(yīng)力引入材料的示范性示例包括但不限于硅倍半氧化物、 包括Si、 C、 O和H原子的碳摻雜氧化物(即，有機(jī)硅酸鹽)、包含Si、 C、 N和H原子的氮和氫摻雜碳化硅、或者其多層。在本發(fā)明一個實(shí)施例中，低 k應(yīng)力襯墊為氮和氫摻雜碳化硅，SiC(N,H)。在本申請的這一點(diǎn)形成的應(yīng)力村墊26通常為在FET器件溝道內(nèi)能夠產(chǎn) 生值約為50MPa以上的壓縮應(yīng)力的應(yīng)力襯墊。器件溝道為位于柵電極18下 的基板區(qū)域。應(yīng)力襯墊26通常具有約20至約250nm的原始沉積厚度，約 50至約100nm的厚度更為典型。圖1B所示應(yīng)力襯墊26通過化學(xué)氣相沉積(CVD)工藝形成，例如高密 度等離子體CVD、低壓(約80torr以下的量級)CVD (LPCVD)、等離子體 增強(qiáng)CVD (PECVD)、以及快速熱CVD (RTCVD)。無論采用哪種類型的 CVD工藝，都采用能夠形成應(yīng)力襯墊的至少一種前驅(qū)體。該至少一種前驅(qū) 體可以結(jié)合氧化劑與/或惰性氣體使用。化學(xué)氣相沉積的條件選擇為提供受壓縮應(yīng)力的應(yīng)力村墊26。通常，當(dāng)化 學(xué)氣相沉積工藝是在約300至約450。C范圍的溫度、約0.5至約6torr范圍的 壓力、以及約100至約1500W范圍的等離子體功率水平下使用至少一種前 驅(qū)體氣體實(shí)施時，可以獲得這種應(yīng)力襯墊26。對于該至少一個FET15為pFET的情形，不需要進(jìn)一步的工藝，因?yàn)楸?發(fā)明的方法在pFET頂部上提供了受壓縮應(yīng)力的低k應(yīng)力襯墊。當(dāng)該至少一個FET15為nFET時，需要進(jìn)一步的工藝，該工藝能夠?qū)?yīng) 力襯墊26的極性從壓縮應(yīng)力轉(zhuǎn)變?yōu)槔鞈?yīng)力。依據(jù)本申請，低k應(yīng)力襯墊 的這種極性轉(zhuǎn)換可以通過將圖1B所示應(yīng)力襯墊26經(jīng)歷UV處理，例如UV 光而實(shí)現(xiàn)。在執(zhí)行這種UV處理之后形成的結(jié)構(gòu)例如示于圖1C。在該圖中， 參考數(shù)字26，表示受拉伸應(yīng)力的低k應(yīng)力村墊。基本上固化應(yīng)力襯墊26的UV處理包括將圖1B所示的結(jié)構(gòu)置于UV處 理工具內(nèi)。UV處理工具具有其中可獲得受控環(huán)境(真空或具有低02與/或 H20濃度的超純氣體)的腔體。該結(jié)構(gòu)，特別是應(yīng)力襯墊26,隨后暴露于波 長范圍為約180nm至約600nm,能量水平范圍為約10至約1000mW/cn^的 紫外(UV)光。當(dāng)該UV處理執(zhí)行足夠長的時間時，應(yīng)力襯墊26的暴露部 分從受壓縮應(yīng)力轉(zhuǎn)變?yōu)槭芾鞈?yīng)力。本發(fā)明的發(fā)明人已經(jīng)發(fā)現(xiàn)特定低k應(yīng)力引入材料的應(yīng)力分布可以通過 UV處理得到調(diào)制。因此，UV處理可以有利地用于選^H"生地將壓縮應(yīng)力轉(zhuǎn) 換為拉伸應(yīng)力。當(dāng)UV處理實(shí)施約2.5至約15分鐘的時間時，產(chǎn)生從約100 至約600MPa范圍的拉伸應(yīng)力。使用優(yōu)化的UV曝光時間與/或低k應(yīng)力襯墊 組分，可以獲得更高的應(yīng)力(即，大于600MPa)。上述工藝技術(shù)還可以用于制作包括至少一個nFET和至少一個pFET的 結(jié)構(gòu)，該至少一個nFET和至少一個pFET包4舌圍S免各個FET的'f合當(dāng)?shù)膽?yīng)力 襯墊。依據(jù)本發(fā)明這一方面，圍繞極性不同的各個FET的恰當(dāng)應(yīng)力襯墊是從 單個連續(xù)應(yīng)力襯墊得到，其中圍繞nFET的其部分已經(jīng)如上所述暴露于UV 處理。在UV處理期間，圍繞pFET的應(yīng)力襯墊部分受圖案化的紫外(UV) 阻擋層保護(hù)。圖案化UV阻擋層通過沉積、光刻和蝕刻形成。任意合適的UV阻擋材
料，例如金屬、金屬氮化物、金屬氧化物、硅氮化物、硅氧化物、硅碳化物、聚合物等，可以用于形成該圖案化的uv阻擋層。優(yōu)選地，該圖案化的uv阻擋層包括TiN、 Al和TaN中至少一種。更優(yōu)選地，該圖案化的UV阻擋層 包括TiN。整個結(jié)構(gòu)隨后如上所述暴露于紫外(UV)光。當(dāng)UV處理進(jìn)行足夠的 時間時，應(yīng)力襯墊26的未被覆蓋部分從受壓縮應(yīng)力轉(zhuǎn)變?yōu)槭芾鞈?yīng)力，而 應(yīng)力襯墊的受保護(hù)區(qū)域保持受壓縮應(yīng)力。拉伸應(yīng)力的低k應(yīng)力村墊在圖2中 標(biāo)記為26',而壓縮應(yīng)力的低k應(yīng)力襯墊標(biāo)記為26。此外，在圖2中，參考 數(shù)字15，表示nFET，參考數(shù)字15"表示pFET。圖3A至3C示出了可以在圖1B、1C或2所示結(jié)構(gòu)上可選地執(zhí)行的本發(fā) 明的進(jìn)一步工藝。在所示具體實(shí)施例中，該進(jìn)一步工藝在圖1C所示結(jié)構(gòu)上 執(zhí)行。該進(jìn)一步工藝開始于在應(yīng)力襯墊26，的暴露表面上形成離子擴(kuò)散阻擋 層30,從而提供如圖3A所示的結(jié)構(gòu)。離子擴(kuò)散阻擋層30包括Si3N4或任意其他材料，優(yōu)選地為絕緣體，該材 料可以用做防止離子擴(kuò)散穿過的阻擋。擴(kuò)散阻擋層30的厚度可以視所使用 沉積工藝的確切裝置以及所采用材料而改變。通常，擴(kuò)散阻擋層30具有約4 至約40nm的厚度，約7至約20nm的厚度更為典型。離子擴(kuò)散阻擋層30例 如是通過常規(guī)沉積工藝形成，諸如CVD、 PECVD、蒸鍍、化學(xué)溶液沉積、 以及原子層沉積。隨后，層間電介質(zhì)(ILD)層32沉積在整個結(jié)構(gòu)上，如圖3B所示。ILD 層32優(yōu)選地包括通過高密度等離子體(HDP)沉積工藝或者通過四乙基正 硅酸鹽(TEOS)基沉積工藝形成的氧化物。在提供圖3B所示結(jié)構(gòu)之后，至少一個金屬接觸34形成，該金屬接觸延 伸穿過ILD32、離子擴(kuò)散阻擋層30以及應(yīng)力襯墊26'，擱置在硅化源極/漏 極接觸24頂部上。通過光刻、蝕刻、以及使用例如Cu、 Al、 W及其合金的 金屬填充由此形成的接觸開口 ，由此形成該至少一個金屬接觸34。依據(jù)本發(fā)明，使用低k應(yīng)力襯墊替代常規(guī)Si3N4應(yīng)力襯墊可以降低接觸 到柵極的寄生電容以及柵極到柵極的寄生電容。具體而言，可以獲得12%以 上的接觸到柵極寄生電容減小，同時可以獲得10%以上的柵極到4冊極寄生電 容減小。盡管本發(fā)明已經(jīng)結(jié)合其優(yōu)選實(shí)施例具體地示出和描述，但是本領(lǐng)域技術(shù) 人員將會理解，在不背離本發(fā)明的精神和范圍的情況下可以進(jìn)行前述和其他 形式和細(xì)節(jié)上的改變。因此本發(fā)明不限于所描述和示出的確切形式和細(xì)節(jié)， 而是落在所附權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體基板，其上具有至少一個場效應(yīng)晶體管；以及應(yīng)力襯墊，位于部分的所述半導(dǎo)體基板上并圍繞所述至少一個場效應(yīng)晶體管，其中所述應(yīng)力襯墊具有小于4.0的介電常數(shù)。
11. 權(quán)利要求10所述的半導(dǎo)體結(jié)構(gòu)，其中所述應(yīng)力襯墊為氮和氫摻雜 碳化硅。
12. 權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，還包括位于所述拉伸應(yīng)力和壓縮應(yīng) 力村墊頂部上的離子擴(kuò)散阻擋層。
13. 權(quán)利要求12所述的半導(dǎo)體結(jié)構(gòu)，還包括具有至少一個金屬接觸的 層間介電材料，所述金屬接觸延伸到至少 一個所述場效應(yīng)晶體管的足印處的 所述半導(dǎo)體基板內(nèi)的硅化源極/漏極區(qū)域，所述層間電介質(zhì)位于所述離子擴(kuò)散 阻擋層上。
14. 權(quán)利要求9所述的半導(dǎo)體結(jié)構(gòu)，其中所述半導(dǎo)體基板為具有不同晶 體取向的表面區(qū)域的復(fù)合基板，所述至少一個n場效應(yīng)晶體管位于(100) 晶面上，所述至少一個p場效應(yīng)晶體管位于(110)晶面上。
15. —種制作半導(dǎo)體結(jié)構(gòu)的方法，包括 在半導(dǎo)體基板表面上提供至少一個場效應(yīng)晶體管；以及 在部分的所述半導(dǎo)體基板上并圍繞所述至少一個場效應(yīng)晶體管形成應(yīng)力襯墊，其中所述應(yīng)力襯墊具有小于4.0的介電常數(shù)。
16. 權(quán)利要求15所述的方法，其中所述形成應(yīng)力襯墊包括化學(xué)氣相沉 積硅倍半氧化物、包括Si、 C、 O和H原子的碳摻雜氧化物、包含Si、 C、 N和H原子的氮和氫摻雜碳化硅中的至少一種。
17. 權(quán)利要求16所述的方法，其中所述化學(xué)氣相沉積是在約300至約 45CTC范圍的溫度、約0.5至約6torr范圍的壓力、以及約100至約1500W范 圍的等離子體功率水平下實(shí)施。
18. 權(quán)利要求15所述的方法，還包括將所述應(yīng)力襯墊經(jīng)歷UV處理， 所述UV處理將所述應(yīng)力村墊從壓縮應(yīng)變轉(zhuǎn)換為拉伸應(yīng)變。
19. 權(quán)利要求18所述的方法，其中所述UV處理包括將所述應(yīng)力襯墊 暴露于波長范圍為約180nm至約600nm，能量水平范圍為約10至約 1000mW/cm2的UV光。
20. 權(quán)利要求15所述的方法，還包括在所述應(yīng)力襯墊頂部上形成離子 擴(kuò)散阻擋層和具有至少一個金屬接觸的層間電介質(zhì)。
全文摘要
本發(fā)明公開了一種替代CMOS器件內(nèi)常規(guī)應(yīng)力襯墊的低k應(yīng)力襯墊。在一個實(shí)施例中，壓縮應(yīng)力的低k應(yīng)力襯墊被提供，其可以改善pFET器件內(nèi)的空穴遷移率。該壓縮應(yīng)力的低k應(yīng)力襯墊的UV曝光導(dǎo)致該低k應(yīng)力襯墊的極性從壓縮應(yīng)力改變?yōu)槔鞈?yīng)力。使用這種拉伸應(yīng)力的低k應(yīng)力襯墊改善nFET器件內(nèi)的電子遷移率。
文檔編號H01L27/092GK101132023SQ20071013681
公開日2008年2月27日 申請日期2007年7月17日 優(yōu)先權(quán)日2006年8月25日
發(fā)明者李偉健, 楊海寧 申請人:國際商業(yè)機(jī)器公司