專利名稱：半導(dǎo)體結(jié)構(gòu)與半導(dǎo)體芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有低介電常數(shù)材料的半導(dǎo)體芯片的制造，特別涉及判定半 導(dǎo)體芯片品質(zhì)的結(jié)構(gòu)與方法。
背景技術(shù)：
集成電路制造商使用較細(xì)的電路寬度、低介電常數(shù)材料、與其他技術(shù)來 制造小而高速的半導(dǎo)體裝置。隨著上述技術(shù)的發(fā)展，在維持成品率與產(chǎn)量等 方面的挑戰(zhàn)也隨之增加。在可靠度方面，位于芯片角落附近的低介電常數(shù)材 料發(fā)生破裂的機(jī)率增加了，對(duì)于芯片切割的工藝來說尤其如此。半導(dǎo)體芯片通常包括被切割道所隔離的多個(gè)單一的芯片。晶圓內(nèi)的各個(gè) 芯片包括電路系統(tǒng)，且芯片會(huì)通過切割的工藝而分離。常見的問題是芯片中 的低介電常數(shù)材料易于因切割工藝所引發(fā)的應(yīng)力而受損。當(dāng)?shù)徒殡姵?shù)材料 中形成裂痕時(shí)，可能會(huì)使低介電常數(shù)材料中的銅線受損。傳統(tǒng)上，可使用光學(xué)顯微鏡在切割工藝之后檢查芯片。然而，以光學(xué)顯 微鏡作檢查，倚賴人為的主觀判斷，因此并不可靠，特別是很難分辨受損的部位是半導(dǎo)體芯片的晶背崩裂(backside chipping)、還是金屬間介電層的破 裂。對(duì)切割工藝作調(diào)整就可以容易地解決晶背崩裂的問題；然而低介電常數(shù) 材料的破裂卻是相當(dāng)棘手的問題。如果不能有效地分辨問題的根本原因，就 難以決定應(yīng)對(duì)的對(duì)策。因此，業(yè)界需要具有可靠度的工具，來判斷切割工藝 之后的芯片品質(zhì)。發(fā)明內(nèi)容有鑒于此，本發(fā)明提供一種半導(dǎo)體結(jié)構(gòu)，其包括串狀鏈(daisy chain)， 該串狀鏈與半導(dǎo)體芯片的邊緣相鄰。上述串狀鏈包括多個(gè)水平金屬線，分 布于多個(gè)金屬化層中，其中上述水平金屬線為串聯(lián)的狀態(tài)；多個(gè)連接墊，位 于同一層中，上述連接墊電性連接上述水平金屬線，其中上述連接墊在結(jié)構(gòu)上互相隔離；多個(gè)垂直導(dǎo)線，每一個(gè)垂直導(dǎo)線將上述連接墊的其中之一連接至上述水平金屬線的其中之一，其中上述連接墊的其中之一與上述水平金屬線的其中之一是經(jīng)由上述垂直導(dǎo)線的僅僅其中之一來連接的；以及密封環(huán)，與上述串狀鏈相鄰，且不與上述串狀鏈電性連接。上述半導(dǎo)體結(jié)構(gòu)中，該密封環(huán)可位于該串狀鏈的內(nèi)側(cè)。 上述半導(dǎo)體結(jié)構(gòu)中，該密封環(huán)可位于該串狀鏈的外側(cè)；該半導(dǎo)體結(jié)構(gòu)還可包括犧牲密封環(huán)；并且相對(duì)于該密封環(huán)，該犧牲密封環(huán)可位于該串狀鏈的相反側(cè)。上述半導(dǎo)體結(jié)構(gòu)中，所述多個(gè)連接墊可包括第一墊與第二墊，其中從該 第一墊至該第二墊，最多具有兩條電氣路徑。上述半導(dǎo)體結(jié)構(gòu)中，從該第一墊至該第二墊，可僅具有一條電氣路徑。上述半導(dǎo)體結(jié)構(gòu)中，該串狀鏈還可包括多個(gè)測(cè)試單元，且其中所述多個(gè) 測(cè)試單元中的每一個(gè)包括僅僅唯一的金屬線用于每個(gè)所述多個(gè)金屬化層。本發(fā)明又提供一種半導(dǎo)體結(jié)構(gòu)，包括半導(dǎo)體芯片、測(cè)試結(jié)構(gòu)、兩個(gè)凸 塊、與密封環(huán)。上述半導(dǎo)體芯片具有半導(dǎo)體襯底。上述測(cè)試結(jié)構(gòu)與上述半導(dǎo) 體芯片的全部邊緣相鄰、且實(shí)質(zhì)上沿著上述半導(dǎo)體芯片的全部邊緣延伸，其 中上述測(cè)試結(jié)構(gòu)具有多個(gè)串聯(lián)的測(cè)試單元，且每一個(gè)上述測(cè)試單元包括多 個(gè)介電層、多個(gè)連接墊、與多個(gè)垂直導(dǎo)線。上述介電層位于上述半導(dǎo)體襯底 上，每一個(gè)上述介電層包括僅僅一組的多個(gè)水平金屬線，其中上述水平金屬 線為串聯(lián)的狀態(tài)，且上述水平金屬線的排列為水平彼此間隔。每一個(gè)上述連 接墊包括兩個(gè)水平放置的端點(diǎn)，其中每一個(gè)上述端點(diǎn)電性連接至上述金屬線 的其中之一。每一個(gè)上述垂直導(dǎo)線連接上述連接墊中的僅僅其中之一、與上 述垂直導(dǎo)線中的僅僅其中之一。上述凸塊位于上述半導(dǎo)體芯片上，每一個(gè)上 述凸塊連接至上述連接墊的其中之一。上述密封環(huán)則與上述測(cè)試結(jié)構(gòu)相鄰。上述半導(dǎo)體結(jié)構(gòu)中，該測(cè)試結(jié)構(gòu)可包括一部分，位于該密封環(huán)與該半導(dǎo) 體芯片的邊緣之間。上述半導(dǎo)體結(jié)構(gòu)還可包括犧牲密封環(huán)，該犧牲密封環(huán)位于該測(cè)試結(jié)構(gòu)的 該部分與該邊緣之間。本發(fā)明又提供一種半導(dǎo)體芯片，包括測(cè)試結(jié)構(gòu)、兩個(gè)凸塊、與密封環(huán)。 上述測(cè)試結(jié)構(gòu)沿著上述半導(dǎo)體芯片的至少一個(gè)邊緣延伸，上述測(cè)試結(jié)構(gòu)包括多個(gè)串聯(lián)的金屬線與多個(gè)連接墊。上述金屬線實(shí)質(zhì)上平均分布于上述半導(dǎo)體 芯片的多個(gè)金屬化層中，且每一個(gè)上述金屬線與其相鄰的金屬線水平間隔排 列。每一個(gè)上述連接墊電性連接上述金屬線中的僅僅兩個(gè)相鄰的金屬線。上 述凸塊位于上述半導(dǎo)體芯片上，其中每一個(gè)上述凸塊連接至上述連接墊的其 中之一。上述密封環(huán)與上述測(cè)試結(jié)構(gòu)相鄰。上述測(cè)試結(jié)構(gòu)可作為半導(dǎo)體芯片品質(zhì)的指示器。本發(fā)明能夠可靠地判斷切割工藝之后的芯片品質(zhì)。


圖1為俯視圖，顯示半導(dǎo)體芯片中，形成為與其邊緣相鄰的測(cè)試結(jié)構(gòu)。圖2為俯視圖，顯示上述半導(dǎo)體芯片的邊緣區(qū)。圖3A 3C為一系列的剖面圖，顯示用本發(fā)明的數(shù)個(gè)實(shí)施例，其沿著圖2 的剖面線3-3的剖面圖。圖4A為剖面圖，其為沿著圖2的剖面線4A-4A得到的剖面圖，顯示形 成于主要密封環(huán)與犧牲密封環(huán)之間的測(cè)試結(jié)構(gòu)。圖4B為剖面圖，顯示變化自圖4A所示的實(shí)施例，其中主要密封環(huán)形成 于測(cè)試結(jié)構(gòu)與犧牲密封環(huán)之間。圖5A與圖5B為一系列的俯視圖，顯示本發(fā)明實(shí)施例的其他變化。其中，附圖標(biāo)記說明如下3 剖面線20 半導(dǎo)體芯片24~局部區(qū)域28~犧牲密封環(huán)32~邊緣36~測(cè)試單元40 水平金屬線43~區(qū)域52~保護(hù)層Al 鋁墊層Ml 金屬化層4A 剖面線 22~凸塊 26 主要密封環(huán) 30 電路區(qū)34 測(cè)試結(jié)構(gòu)(串狀鏈)38 連接墊42~垂直導(dǎo)線50~金屬墊56 軟焊料凸塊M2 金屬化層M3 金屬化層 Mt 金屬化層具體實(shí)施方式
為讓本發(fā)明的上述和其他目的、特征、和優(yōu)點(diǎn)能更明顯易懂，以下特舉 出較佳實(shí)施例并配合附圖作詳細(xì)說明-圖1顯示半導(dǎo)體芯片20的俯視圖。多個(gè)凸塊22形成于半導(dǎo)體芯片20 的上表面上，并連接至下層的電路。另外，還形成與半導(dǎo)體芯片20的邊緣 32鄰近的密封環(huán)26，在此后的說明中稱之為"主要密封環(huán)26"。如同現(xiàn)有 技術(shù)，主要密封環(huán)26形成圍繞半導(dǎo)體芯片20內(nèi)的集成電路的環(huán)狀物，該集 成電路是由金屬線與連接層間結(jié)構(gòu)形成的。由于主要密封環(huán)26是緊密的內(nèi)連 線結(jié)構(gòu)，其不僅能對(duì)其內(nèi)的集成電路提供支撐，還可阻擋從半導(dǎo)體芯片20 的邊緣滲透的水汽。也可視需要在主要密封環(huán)26與邊緣32之間形成犧牲密 封環(huán)28。圖1還顯示測(cè)試結(jié)構(gòu)34。關(guān)于主要密封環(huán)26、犧牲密封環(huán)28、與 測(cè)試結(jié)構(gòu)34的相關(guān)細(xì)節(jié)，會(huì)在后文中提出詳細(xì)說明。圖2為半導(dǎo)體芯片20的局部區(qū)域24的俯視圖，其包括半導(dǎo)體芯片20 的邊緣區(qū)。圖2顯示與電路區(qū)30相鄰的主要密封環(huán)26、及與半導(dǎo)體芯片20 的邊緣32相鄰的犧牲密封環(huán)28。優(yōu)選的是將測(cè)試結(jié)構(gòu)34形成于主要密封環(huán)26與犧牲密封環(huán)28之間。在 一較佳實(shí)施例中，在測(cè)試結(jié)構(gòu)34與主要密封環(huán)26、犧牲密封環(huán)28之間并未 存在任何的電性連接。測(cè)試結(jié)構(gòu)34由多個(gè)串聯(lián)的測(cè)試單元形成，因此在后文 中會(huì)改稱之為"串狀鏈34"。串狀鏈34與主要密封環(huán)26之間的距離D1優(yōu) 選為小于500nm;串狀鏈34與犧牲密封環(huán)28之間的距離D2優(yōu)選為小于 500nm。圖3A是顯示圖2所示結(jié)構(gòu)的剖面圖，為沿著圖2中剖面線3-3的剖面圖。 在本較佳實(shí)施例中，將多個(gè)測(cè)試單元串連而形成串狀鏈34，其中圖3A示出 例示的測(cè)試單元36。在每一個(gè)測(cè)試單元36中，具有多個(gè)連接墊38，其優(yōu)選 為形成于內(nèi)連線結(jié)構(gòu)的最上層。在一例示的實(shí)施例中，上述最上層為鋁層， 而連接墊38為鋁墊；但是仍可以采用其他常用的金屬，例如銅、鎢、銀、與 上述金屬的組合來形成連接墊38。多個(gè)水平金屬線40形成于此半導(dǎo)體芯片 的半導(dǎo)體襯底(未示出)的上方的多個(gè)介電層之間。水平金屬線40位于金屬化層Ml Mt、 Al中，其中M1代表第一層的金屬化層，Mt代表最上層的金 屬化層，而A1代表鋁墊層。上述介電層包括介電常數(shù)(k值)小于3.5的低 介電常數(shù)材料。在測(cè)試單元36中的水平金屬線40，優(yōu)選為每一個(gè)處在上述 金屬化層的其中之一中，而因此位于串狀鏈34內(nèi)。水平金屬線40優(yōu)選為平 均分布于整個(gè)上述金屬化層中。在測(cè)試單元36中，每一個(gè)金屬化層優(yōu)選為具 有僅僅一個(gè)水平金屬線40;因此，在每一個(gè)測(cè)試單元36中的水平金屬線40 的數(shù)量?jī)?yōu)選為與上述金屬化層的數(shù)量相等。在一例示的實(shí)施例中，其內(nèi)連線 結(jié)構(gòu)包括九個(gè)金屬化層，因而有九個(gè)水平金屬線40。除此之外，某些金屬化 層可能不具有水平金屬線40，因此水平金屬線40的數(shù)量少于金屬化層的數(shù)連接墊38經(jīng)由水平金屬線40與多個(gè)垂直導(dǎo)線42來串聯(lián)。為了簡(jiǎn)化附圖， 圖中的垂直導(dǎo)線42繪示成直線，本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員應(yīng)可了 解,每個(gè)垂直導(dǎo)線42包括金屬化層內(nèi)的金屬墊與連接上述金屬墊的層間結(jié)構(gòu) (請(qǐng)參看圖4A)。因此，從位于測(cè)試單元36的一端的連接墊38至位于測(cè)試 單元36的其他端的另一連接墊38，存在電氣路徑。在本較佳實(shí)施例中，在 位于兩個(gè)端點(diǎn)的連接墊38之間形成僅僅一個(gè)電氣路徑，因此如果水平金屬線 40和/或垂直導(dǎo)線42的其中之一斷裂，在上述兩個(gè)端點(diǎn)的連接墊38之間的 電性連接也隨之中斷。在一例示的實(shí)施例中，垂直導(dǎo)線42是根據(jù)其長(zhǎng)度遞增或遞減地排列的， 如圖3A所示。在其他例示的實(shí)施例中，垂直導(dǎo)線42排列成從長(zhǎng)度上看長(zhǎng)短 交替的圖形，如圖3B所示。排列成上述圖形的一項(xiàng)優(yōu)點(diǎn)，就是可避免形成 面積相對(duì)較大的區(qū)域，例如圖3A中的區(qū)域43。否則如果在區(qū)域43中形成裂 痕，就會(huì)無法檢測(cè)到。而在又另一實(shí)施例中，垂直導(dǎo)線42不管其長(zhǎng)度如何而 作隨機(jī)排列。串狀鏈34可用以判定上述低介電常數(shù)材料中是否具有裂痕。若是低介電 常數(shù)材料中具有裂痕，水平金屬線40 (甚至垂直導(dǎo)線42)也有破裂的可能。 因此，通過測(cè)試兩個(gè)端點(diǎn)的連接墊38是否開路，就可以判定低介電常數(shù)材料 的品質(zhì)。而水平金屬線40優(yōu)選為具有較小的寬度，而在上述低介電常數(shù)材料 發(fā)生裂痕時(shí)，水平金屬線40就容易破裂。測(cè)試單元36的理想長(zhǎng)度Ll優(yōu)選為根據(jù)切割工藝中所可能造成的裂痕長(zhǎng)度來決定。在本較佳實(shí)施例中，長(zhǎng)度Ll小于平均裂痕長(zhǎng)度的五分之一，上 述平均裂痕長(zhǎng)度可通過測(cè)量已發(fā)生裂痕的晶圓來求得。可了解理想長(zhǎng)度Ll與集成電路的尺寸相關(guān)。當(dāng)集成電路的尺寸縮減時(shí)，需要跟著縮減長(zhǎng)度L1。 另一方面，關(guān)于連接墊38的長(zhǎng)度L2，在使連接墊38的大小足以連接兩個(gè)垂 直導(dǎo)線42的情況下，優(yōu)選為愈小愈好。圖3C示出本發(fā)明的另一實(shí)施例，其中連接墊38形成于第一層的金屬化 層(Ml)中，而每個(gè)來自Ml的垂直導(dǎo)線42延伸至其上層的金屬化層(包 括上述鋁墊層)中的水平金屬線40。.在另一實(shí)施例中，連接墊38可形成于 任何中間的金屬化層中。圖4A是顯示圖2所示結(jié)構(gòu)的剖面圖，為沿著圖2中剖面線4A-4A的剖 面圖，顯示出垂直導(dǎo)線42。圖4A顯示主要密封環(huán)26，其具有多個(gè)金屬墊50， 每一個(gè)金屬墊50位于金屬化層中。金屬墊50中的每一個(gè)通過多個(gè)層間結(jié)構(gòu) 而連接至其上層和/或下層的金屬墊。每一個(gè)金屬墊50優(yōu)選為形成環(huán)狀物， 沿著半導(dǎo)體芯片的各自的邊緣延伸。保護(hù)層52形成于頂層的金屬化層的上方。串狀鏈34的金屬墊與連接層間結(jié)構(gòu)優(yōu)選為分別與金屬墊50以及上述連 接層間結(jié)構(gòu)同時(shí)形成。在圖4A所示的例示實(shí)施例中，連接墊38形成于上述 鋁墊層中。某些、但非全部的連接墊38可連接至形成于半導(dǎo)體芯片20的表 面的軟焊料凸塊56，還可形成犧牲密封環(huán)28，犧牲密封環(huán)28為可視需求決 定是否形成的構(gòu)件，且在其他實(shí)施例中可被省略。在本較佳實(shí)施例中，串狀鏈34形成于主要密封環(huán)26的外側(cè)，此布局的 一項(xiàng)優(yōu)點(diǎn)為可利用串狀鏈34來測(cè)試主要密封環(huán)26是否受損。因?yàn)榇疇铈?4 比主要密封環(huán)26更靠近切割線(未示出)，在切割工藝中所產(chǎn)生的較大應(yīng)力 會(huì)作用在串狀鏈34上、而非主要密封環(huán)26上。如果半導(dǎo)體芯片上的串狀鏈 34尚未受損，即表示主要密封環(huán)26并未受損，且在主要密封環(huán)26內(nèi)側(cè)的集 成電路也未受損。因此，此半導(dǎo)體芯片可以進(jìn)行封裝。相反地，如果半導(dǎo)體 芯片上的串狀鏈34己受損，主要密封環(huán)26與在主要密封環(huán)26內(nèi)側(cè)的集成電 路則可能會(huì)受損、也可能未受損。由于無法衡量封裝可能已受損的芯片所需 付出的代價(jià)，應(yīng)將此半導(dǎo)體芯片報(bào)廢。在圖4A中，串狀鏈34可作為主要密 封環(huán)26與形成于電路區(qū)30的集成電路二者的品質(zhì)監(jiān)控構(gòu)件。請(qǐng)參考圖4B，在另一實(shí)施例中，可將串狀鏈34置于主要密封環(huán)26的內(nèi) 側(cè)。在本實(shí)施例中，如果半導(dǎo)體芯片上的串狀鏈34受損，即表示主要密封環(huán) 26也受損，而在串狀鏈34內(nèi)側(cè)的集成電路則可能受損、也可能未受損，此 半導(dǎo)體芯片應(yīng)予報(bào)廢。相反地，如果半導(dǎo)體芯片上的串狀鏈34未受損，雖然 此時(shí)主要密封環(huán)26可能受損、也可能未受損，然而在串狀鏈34內(nèi)側(cè)的集成 電路并未受損，因此此半導(dǎo)體芯片可以進(jìn)行封裝。在圖4B中，串狀鏈34作 為形成于電路區(qū)30的集成電路的品質(zhì)監(jiān)控構(gòu)件，以及主要密封環(huán)26的品質(zhì) 監(jiān)控構(gòu)件。請(qǐng)?zhí)貐⒖紙D1，通過沿著半導(dǎo)體芯片20的邊緣將多個(gè)測(cè)試單元36串 聯(lián)(請(qǐng)參考圖3A 3C)，形成串狀鏈34，即是前述的測(cè)試結(jié)構(gòu)34。在一實(shí) 施例中，串狀鏈34為封閉的環(huán)狀物。為了判定串狀鏈34的連接狀況，可將 處在半導(dǎo)體芯片20的每個(gè)角落的角落軟焊料凸塊56，連接至與所述多個(gè)角 落(請(qǐng)參考圖3A 3C)相鄰的連接墊38的其中之一。可了解任何凸塊都可 用來連接至連接墊38，然而，由于半導(dǎo)體芯片的角落會(huì)受到高應(yīng)力的作用， 角落凸塊通常是樣板(dummy)凸±央，也因此其適合作為測(cè)試的用途。因此， 通過判定角落軟焊料凸塊56之間的連接，就可以判定串狀鏈34中的金屬線 的狀況。因此，可判定低介電常數(shù)介電層是否產(chǎn)生裂痕。請(qǐng)注意在圖1中，在任何兩個(gè)角落軟焊料凸塊56之間，具有兩條電氣路 徑。如果僅有一條電氣路徑斷裂、而另一條仍未受損傷，則仍可檢測(cè)到上述 受測(cè)的角落軟焊料凸塊56之間處于連接的狀態(tài)，因而會(huì)造成誤判。圖5A顯 示另一實(shí)施例，其中僅存在一條電氣路徑。為了簡(jiǎn)化附圖，圖中并未示出密 封環(huán)。在本實(shí)施例中，串狀鏈34是開放式的，其所具有的測(cè)試單元全部都是 串聯(lián)的。兩個(gè)軟焊料凸塊56優(yōu)選為連接至串狀鏈34的兩端。在其他實(shí)施例 中，串狀鏈34可具有多個(gè)未連接的部分。圖5B顯示一例示的實(shí)施例，其中 在半導(dǎo)體芯片20的每一個(gè)邊緣，存在具有兩個(gè)端點(diǎn)的串狀鏈34，每一個(gè)上述端點(diǎn)連接至一個(gè)軟焊料凸塊56。可了解到測(cè)試結(jié)構(gòu)34可以通過圖1、 5A、 5B所示的實(shí)施例以外的各種 形式的串狀鏈來形成。上述測(cè)試單元也可具有相同的結(jié)構(gòu)、或是具有不同的 結(jié)構(gòu)與長(zhǎng)度。雖然本發(fā)明已以較佳實(shí)施例公開如上，然而其并非用以限定本發(fā)明，任何本發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)， 應(yīng)可作一定的改動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)以所附權(quán)利要求范圍為 準(zhǔn)。
權(quán)利要求
1. 一種半導(dǎo)體結(jié)構(gòu)，包括串狀鏈，其與半導(dǎo)體芯片的邊緣相鄰，該串狀鏈包括多個(gè)水平金屬線，分布于多個(gè)金屬化層中，其中所述多個(gè)水平金屬線為串聯(lián)的狀態(tài)；多個(gè)連接墊，位于同一層中，所述多個(gè)連接墊電性連接所述多個(gè)水平金屬線，其中所述多個(gè)連接墊在結(jié)構(gòu)上互相隔離；多個(gè)垂直導(dǎo)線，每一個(gè)垂直導(dǎo)線將所述多個(gè)連接墊的其中之一連接至所述多個(gè)水平金屬線的其中之一，其中所述多個(gè)連接墊的其中之一與所述多個(gè)水平金屬線的其中之一是經(jīng)由所述多個(gè)垂直導(dǎo)線的僅僅其中之一連接的；以及密封環(huán)，與該串狀鏈相鄰，且不與該串狀鏈電性連接。
2. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該密封環(huán)是在該串狀鏈的內(nèi)側(cè)。
3. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中 該密封環(huán)是在該串狀鏈的外側(cè)； 該半導(dǎo)體結(jié)構(gòu)還包括犧牲密封環(huán)；以及 相對(duì)于該密封環(huán)，該犧牲密封環(huán)是在該串狀鏈的相反側(cè)。
4. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中所述多個(gè)連接墊包括第一墊與 第二墊，其中從該第一墊至該第二墊，最多具有兩條電氣路徑。
5. 如權(quán)利要求4所述的半導(dǎo)體結(jié)構(gòu)，其中從該第一墊至該第二墊，僅具 有一條電氣路徑。
6. 如權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)，其中該串狀鏈還包括多個(gè)測(cè)試單元， 且其中所述多個(gè)測(cè)試單元中的每一個(gè)包括僅僅唯一的金屬線用于每個(gè)所述多 個(gè)金屬化層。
7. —種半導(dǎo)體結(jié)構(gòu)，包括 半導(dǎo)體芯片，具有半導(dǎo)體襯底；測(cè)試結(jié)構(gòu)，與該半導(dǎo)體芯片全部的邊緣相鄰、且實(shí)質(zhì)上沿著該半導(dǎo)體芯 片的全部邊緣延伸，其中該測(cè)試結(jié)構(gòu)具有串聯(lián)的多個(gè)測(cè)試單元，且所述多個(gè) 測(cè)試單元中的每一個(gè)包括多個(gè)介電層，位于該半導(dǎo)體襯底上，所述多個(gè)介電層中的每一個(gè)包 括僅僅一組的多個(gè)水平金屬線，其中所述多個(gè)水平金屬線為串聯(lián)的狀態(tài)，且 所述多個(gè)水平金屬線的排列為水平彼此間隔；多個(gè)連接墊，所述多個(gè)連接墊中的每一個(gè)包括兩個(gè)水平放置的端點(diǎn)，其中所述多個(gè)端點(diǎn)中的每一個(gè)電性連接至所述多個(gè)金屬線的其中之一；及多個(gè)垂直導(dǎo)線，所述多個(gè)垂直導(dǎo)線中的每一個(gè)連接所述多個(gè)連接墊 中的僅僅其中之一、及所述多個(gè)垂直導(dǎo)線中的僅僅其中之一；兩個(gè)凸塊，位于該半導(dǎo)體芯片上，所述多個(gè)凸塊中的每一個(gè)連接至所述 多個(gè)連接墊的其中之一；以及密封環(huán)，與該測(cè)試結(jié)構(gòu)相鄰。
8. 如權(quán)利要求7所述的半導(dǎo)體結(jié)構(gòu)，其中該測(cè)試結(jié)構(gòu)包括一部分，位于 該密封環(huán)與該半導(dǎo)體芯片的邊緣之間。
9. 如權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，還包括犧牲密封環(huán)，該犧牲密封環(huán) 位于該測(cè)試結(jié)構(gòu)的該部分與該邊緣之間。
10. —種半導(dǎo)體芯片，包括測(cè)試結(jié)構(gòu)，沿著該半導(dǎo)體芯片的至少一個(gè)邊緣延伸，該測(cè)試結(jié)構(gòu)包括 多個(gè)串聯(lián)的金屬線，其中所述多個(gè)金屬線實(shí)質(zhì)上平均分布于該半導(dǎo) 體芯片的多個(gè)金屬化層中，且所述多個(gè)金屬線中的每一個(gè)與其相鄰的金屬線 水平間隔排列；及多個(gè)連接墊，所述多個(gè)連接墊中的每一個(gè)電性連接所述多個(gè)金屬線 中的僅僅兩個(gè)相鄰的金屬線；兩個(gè)凸塊，位于該半導(dǎo)體芯片上，其中所述多個(gè)凸塊中的每一個(gè)連接至 所述多個(gè)連接墊的其中之一；以及 密封環(huán)，與該測(cè)試結(jié)構(gòu)相鄰。
全文摘要
本發(fā)明公開一種半導(dǎo)體結(jié)構(gòu)，包括與半導(dǎo)體芯片的邊緣相鄰的串狀鏈。上述串狀鏈包括多個(gè)水平金屬線，分布于多個(gè)金屬化層中，其中上述水平金屬線為串聯(lián)的狀態(tài)；多個(gè)連接墊，位于同一層中，上述連接墊電性連接上述水平金屬線，其中上述連接墊在結(jié)構(gòu)上互相隔離；多個(gè)垂直導(dǎo)線，每一個(gè)垂直導(dǎo)線將上述連接墊的其中之一連接至上述水平金屬線的其中之一，其中上述連接墊的其中之一與上述水平金屬線的其中之一是經(jīng)由上述垂直導(dǎo)線的僅僅其中之一來連接的；以及密封環(huán)，與上述串狀鏈相鄰，且不與上述串狀鏈電性連接。本發(fā)明能夠可靠地判斷切割工藝之后的芯片品質(zhì)。
文檔編號(hào)H01L23/00GK101246859SQ20071013689
公開日2008年8月20日 申請(qǐng)日期2007年7月23日 優(yōu)先權(quán)日2007年2月13日
發(fā)明者侯上勇, 劉豫文, 吳念芳, 張仕承, 蔡佳倫, 蔡豪益, 許仕勛, 鄭心圃, 陳憲偉 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司