半導(dǎo)體集成電路器件及其制作方法

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導(dǎo)航： X技術(shù)> 最新專利>電氣元件制品的制造及其應(yīng)用技術(shù)

專利名稱：半導(dǎo)體集成電路器件及其制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路器件，特別是涉及用于互連線間連接部分的可行技術(shù)。
背景技術(shù)：
由于近來在半導(dǎo)體集成電路器件中互連線和多金屬化的小型化趨勢，已在研究制作互連線等的所謂鑲嵌技術(shù)，這是在絕緣膜中制作溝槽然后在溝槽中嵌以導(dǎo)電膜。
這種鑲嵌技術(shù)包括單鑲嵌法和雙鑲嵌法，前者是由兩個不同的步驟嵌入一個溝槽作為互連線，再嵌入一個溝槽作互連線間的連接，后者是同時嵌入這兩個溝槽。
用低電阻的銅膜等作為嵌入這些溝槽的導(dǎo)電膜。
在溝槽內(nèi)形成具有阻擋性質(zhì)的導(dǎo)電膜(此后將被稱為"阻擋膜")，以防止嵌入的導(dǎo)電膜金屬成分如銅擴(kuò)散進(jìn)入絕緣膜，或是改善嵌入的導(dǎo) 電膜與絕緣膜的粘附。
例如，在NIKKEI MICRODEVICES, pp 65-66 (July, 2000)中指出一個問題，在用濺射法在孔的內(nèi)壁制作下層膜時，濺射粒子斜射在晶片的周邊部分，因而使其對孔的覆蓋性質(zhì)惡化。

發(fā)明內(nèi)容
本發(fā)明已完成了提高鑲嵌技術(shù)制作直連線等可靠性的研究，并發(fā)現(xiàn) 鑲嵌引線的可靠性與阻擋膜如何粘附在溝槽內(nèi)的方法有密切聯(lián)系。
具體說來，阻擋膜需有充分的厚度，以阻擋嵌在溝槽中導(dǎo)電膜的金屬成分，如銅，在絕緣膜中的擴(kuò)散，并改善嵌在溝槽中的導(dǎo)電膜與絕緣膜的粘附。
當(dāng)阻擋膜的覆蓋性差時，阻擋膜的厚度在溝槽的底部或側(cè)壁是不同的。如果為了防止這種不均勻性將阻擋膜全部做成厚的，嵌在導(dǎo)電膜中的孔的縱橫比就會變大時，引起導(dǎo)電膜的鑲嵌失效。
阻擋膜的電阻大于嵌在溝槽中導(dǎo)電膜的電阻.如果阻擋膜做得特別厚，互連線或連接部分的電阻變大，因而妨礙半導(dǎo)體集成電路器件的高速工作。
因此阻擋膜的厚度不要大于預(yù)定的厚度。如果因厚度不均勻，阻擋膜的某些部分較薄，由于這些部分的電阻較小而提供了電流通道。特別是在接觸孔處，如果電流通道的最短距離與這樣的部分彼此一致，就會發(fā)生電子的聚集。結(jié)果，就會發(fā)生所謂的電遷徙，即金屬原子被這樣一些部分的電子所吸引.在金屬原子遷移后在這些部分出現(xiàn)空洞，從而發(fā)生連接失效或斷路。
本發(fā)明的一個目的是優(yōu)化連接互連線的連接部分的結(jié)構(gòu)，因而改善電遷徙性質(zhì)。
本發(fā)明的另一個目的是優(yōu)化互連線間連接部分處的阻擋膜結(jié)構(gòu)，因而改善半導(dǎo)體集成電路器件的特性。
由本說明書的描迷與附圖，上述的和其他的目的以及本發(fā)明的新特點將是明顯的.
下面將簡短地敘述本專利申請所公開的發(fā)明中典型發(fā)明的梗概。
(1) 本發(fā)明的一個方面是提供了一種半導(dǎo)體集成電路器件，它在半
導(dǎo)體襯底上制作的絕緣膜中開孔；在開孔的底部和側(cè)壁上制作第一導(dǎo) 電膜，從底部中間向孔的側(cè)壁，膜的厚度增大；在笫一導(dǎo)電膜上制作第二導(dǎo)電膜，它也嵌在孔中.
(2) 本發(fā)明的另一個方面也是提供一種半導(dǎo)體集成電路器件，它在半導(dǎo)體襯底上制作的絕緣膜中開孔；在開孔的底部和側(cè)壁上制作第一導(dǎo)電膜，且開孔底部中間處的膜厚B小于膜厚A，膜厚A相應(yīng)于從開孔底角至第一導(dǎo)電膜表面的最近點向孔底部作垂線的距離；在笫一導(dǎo)電膜上制作第二導(dǎo)電膜，它也嵌在孔中。
(3) 本發(fā)明的再一個方面也是提供一種半導(dǎo)體集成電路器件，它在
半導(dǎo)體村底上制作的絕緣膜中開孔；在開孔的底部和側(cè)壁上制作第一導(dǎo)電膜，且開孔底部中間處的電阻較相應(yīng)于從開孔底角至笫一導(dǎo)電膜表面的最近點向開孔底部作垂線的那部分的電阻低；在第一導(dǎo)電膜上制作第二導(dǎo)電膜，它也嵌在孔中。
(4) 本發(fā)明還有一個方面也是提供一種半導(dǎo)體集成電路器件，它在半導(dǎo)體襯底上制作第一層互連線；在笫一層互連線上制作的絕緣膜中開孔；在開孔的底部露出笫一層互連線；在開孔的底部和側(cè)壁制作笫一導(dǎo)電膜；在第一導(dǎo)電膜上制作第二導(dǎo)電膜，且嵌在開孔內(nèi)；在第二導(dǎo)電膜上制作第二層互連線，其中由笫一層互連線經(jīng)笫一和第二導(dǎo)電膜至第二層互連線的最短路徑穿過笫一導(dǎo)電膜的位置，與第一導(dǎo)電膜電阻最低處不一致。
(5) 本發(fā)明還有一個方面也是提供一種半導(dǎo)體集成電路器件，它包括在半導(dǎo)體襯底上制作的第一層互連線，在第一層互連線上制作的絕緣膜，在笫一層互連線和絕緣膜中開孔，其底部位置深于第一層互連線表面，第一導(dǎo)電膜制作在開孔的底部和側(cè)壁上，在開孔側(cè)壁上鄰近于第一層互連線表面處的膜厚B大于開孔底部中間的膜厚B，在第一導(dǎo)
電膜上制作第二導(dǎo)電膜，且嵌在開孔內(nèi)。

圖l是說明按照本發(fā)明的實施方式l，一種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖2是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖3是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖4是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖5是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖6是說明按照本發(fā)明的實施方式1,這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖7是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖8是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖9是表示本發(fā)明實施方式1效果的這種半導(dǎo)體集成電路器件襯底的局部剖面圖10是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖11是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖12是^L明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖13是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖14是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖15是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的村底局部剖面圖16是"i兌明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖17是表示本發(fā)明實施方式1效果的半導(dǎo)體集成電路器件襯底的局部剖面圖18是表示本發(fā)明實施方式1效果的半導(dǎo)體集成電路器件襯底的局部剖面圖19是表示本發(fā)明實施方式1效果的半導(dǎo)體集成電路器件襯底的局部剖面圖20 (a)是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路
器件制作方法的襯底局部平面圖，而圖20 (b)為其局部剖面圖；
圖21 (a)是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部平面圖，而圖21 (b)為其局部剖面圖22 (a)是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部平面圖，而圖22 (b)為其局部剖面圖23 (a)是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部平面圖，而圖23 (b)為其局部剖面圖24 (a)是說明本發(fā)明實施方式1效果的半導(dǎo)體集成電路器件村底的局部平面圖，而圖24 (b)為其局部剖面圖25 (a)是說明按照本發(fā)明實施方式1的半導(dǎo)體集成電路器件襯底的局部平面圖，而圖25 (b)為其局部剖面圖26是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖27是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法所用設(shè)備的示意圖28是本發(fā)明實施方式1 一種效杲的說明圖29是本發(fā)明實施方式1另一種效果的說明圖30是本發(fā)明實施方式1再一種效果的說明圖31是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖32是說明按照本發(fā)明的實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖33是說明按照本發(fā)明的實施方式2，一種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖34是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖35是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖36是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件
制作方法的襯底局部剖面圖37是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖38是^C明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖39是說明按照本發(fā)明的實施方式2,這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖40是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖41是說明按照本發(fā)明的實施方式2，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖42是說明按照本發(fā)明的實施方式2,這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖43是說明按照本發(fā)明的實施方式3，一種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖44是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖45是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖46是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖47是說明按照本發(fā)明的實施方式3,這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖48是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件
制作方法的襯底局部剖面圖49是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖50是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖51是說明按照本發(fā)明的實施方式3，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖；以及
圖52是說明本發(fā)明實施方式3效果的這種半導(dǎo)體集成電路器件襯底的局部剖面圖。
具體實施例方式
下面將根據(jù)附圖來具體描述本發(fā)明的各種實施方式。在描述下述實施方式的所有附圖中，具有同樣功能的部分將用同樣的數(shù)字表示，并省去重復(fù)的描述， (實施方式1)
按照本發(fā)明一種實施方式的半導(dǎo)體集成電路器件將按其制作方法來描述。圖1-18， 20-26， 31和32是說明按照本發(fā)明實施方式1，這種半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖或局部平面圖。
首先，如圖1所示，作為半導(dǎo)體元件的一個實例，制作一只n溝道MISFET(金屬-絕緣體-半導(dǎo)體場效應(yīng)晶體管)Qn和一只p溝道MISFETQp。
下面將描述這些MISFET制作過程的一個實例。
腐蝕半導(dǎo)體襯底，例如P型單晶硅，在其中形成溝槽。然后在溝槽中嵌入絕緣膜，如氧化硅7，從而形成隔離區(qū)2。此隔離區(qū)2確定了有源區(qū)，MISFET就做在其中。
在半導(dǎo)體村底(此后將簡稱為"村底")1中離子注入p型和n型雜質(zhì)后，經(jīng)熱處理使這些雜質(zhì)擴(kuò)散而形成p型阱3和n型阱4。在每個 p型阱3和n型阱4表面上由熱氧化形成清潔的柵絕緣膜8。
在柵絕緣膜8上相繼淀積低阻多晶硅膜9a，薄WN (氮化鵠)膜(未示出)和W (鎢)膜9c作為導(dǎo)電膜，接著在其上淀積氮化硅膜10作為絕緣膜。
然后用千法腐蝕等方法腐蝕氮化硅膜10，使在待制作柵電極的區(qū) 域中保留氮化硅膜。以留下的氮化硅膜10作為掩模，用干法腐蝕等方法來腐蝕W膜9c、鼎膜(未示出)和多晶硅膜9a，從而制作由多晶珪
膜9a、 WN膜(未示出)和W膜9c組成的柵電極9。
在p型阱3中注入n型雜質(zhì)，并擴(kuò)展至柵電極9兩側(cè)，形成n-型半導(dǎo)體區(qū)11，而在n型阱4中離子注入p型雜質(zhì)，形成p-型半導(dǎo)體區(qū)12。
然后在襯底1上淀積氮化硅膜作為絕緣膜，接著進(jìn)行各向異性腐蝕，從而在柵電極9的側(cè)壁上形成側(cè)壁間隔層13。
在p型阱3中注入n型雜質(zhì)，形成比n-型半導(dǎo)體區(qū)11具有較高雜質(zhì)濃度的n+型半導(dǎo)體區(qū)14 (源區(qū)和漏區(qū))，而在n型阱4中離子注入p型雜質(zhì)，形成比p-型半導(dǎo)體區(qū)12具有較高雜質(zhì)濃度的P+型半導(dǎo)體區(qū)15 (源區(qū)和漏區(qū))。
用至此所述的工藝步驟，制成了具有LDD (輕摻雜漏區(qū))結(jié)構(gòu)并備有源區(qū)和漏區(qū)的n溝道型MISFET Qn和p溝道型MISFET Qp。
其次，將制作與MISFET Qn和Qp電連接的互連線。下面將描述其制作步驟。
先在MISFET Qn和Qp上，如圖1所示，用CVD法(化學(xué)汽相沉積) 淀積氧化硅膜作為絕緣膜。然后用化學(xué)機(jī)械拋光(CMP)法對氧化硅膜表面進(jìn)行拋光使之平面化，從而制成層間絕緣膜TH1。
在層間絕緣膜TH1上施加光致抗蝕劑膜(未示出。此后將簡稱為 "抗蝕劑膜")。以此抗蝕劑膜作為掩模，腐蝕層間絕緣膜TH1而在半導(dǎo)體襯底1主表面的每個n+型半導(dǎo)體區(qū)l4和p+型半導(dǎo)體區(qū)15上形成接觸孔C1。
然后在接觸孔Cl中制作柱塞Pl,這是在層間絕緣膜TH1上，包括接觸孔Cl內(nèi)側(cè)，用CVD法淀積鴒(W)膜作為導(dǎo)電膜，然后用CMP法拋光此鴒膜，直至露出層間絕緣膜TH1。另一方面，這種柱塞Pl也可制成具有阻擋膜和鎢膜的疊層結(jié)構(gòu)，其阻擋膜具有單層的氮化鈦(TiN) 膜或鈦(n)膜或是其疊層膜。
如圖2所示，在層間絕緣膜TH1和柱塞Pl上用CVD法相繼淀積作為止蝕層的氮化珪膜Hla和作為絕緣膜的氧化硅膜Hlb,從而制成了由這些膜構(gòu)成的互連線-溝槽-形成絕緣膜Hl。在待制作笫一層互連線的
區(qū)域腐蝕互連線-溝槽-形成絕緣膜HI而形成互連溝槽HM1。一種含氟 (F)的氧化硅膜而非氧化硅膜Hlb可用作低介電常數(shù)的絕緣膜。也可使用另一種低介電常數(shù)的絕緣膜或涂敷型絕緣膜。在上述腐蝕中，氮化硅膜Hla被利用作止蝕層。
在互連線-溝槽-形成絕緣膜HI上包括在互連溝槽HM1內(nèi)，用濺射法淀積氮化鈦阻擋膜Mla。然后用電鍍法在阻擋膜Mla上制作銅膜Mlb 作為導(dǎo)電膜。在用電鍍法制作銅膜Mlb前，可用濺射或CVD法制作薄銅膜作為電鍍的籽膜。
在銅膜Mlb熱處理后，用CMP法除去互連溝槽HM1以外的銅膜Mlb 和阻擋膜Mla，從而制成了具有銅膜Mlb和阻擋膜Mla的第一層互連線 Ml。
如圖3所示，在第一層互連線Ml上用CVD法相繼淀積氮化硅膜 TH2a、氧化硅膜TH2b、氮化硅膜TH2c和氧化硅膜TH2d作為絕緣膜，從而形成層間絕緣膜TH2。在這些膜中，氮化硅膜TH2a的功能是防止構(gòu)成第一層互連線Ml的銅的擴(kuò)散.氮化硅膜TH2a可代之以具有防止Cu 擴(kuò)散功能的另一種絕緣膜。氮化硅膜TH2a在制作接觸孔C2時被用作止蝕層，這將在后面描述。氮化硅膜TH2c在制作接觸孔C2時也被用作止蝕層，這也將在后面描述。
在層間絕緣膜TH2上，抗蝕劑膜(未示出)在待制作第二層互連線的區(qū)域開孔。以此抗蝕劑膜作掩模從層間絕緣膜TH2腐蝕氧化硅膜 TH2d和氮化硅膜TH2c，而形成互連溝槽HM2。
在層間絕緣膜TH2上，包括互連溝槽HM2內(nèi)側(cè)，淀積第一抗蝕劑膜(未示出)?；ミB溝槽HM2中因回蝕而被嵌有第一抗蝕劑膜.然后在笫一抗蝕劑膜上制作笫二抗蝕劑膜(未示出)，它在笫一層互連線與笫二層互連線連接的區(qū)域開孔。以此第二抗蝕劑膜作掩模，腐蝕第一抗蝕劑膜、氧化硅膜TH2b和氮化珪膜TH2a，從而制成接觸孔C2。
這里，在制作互連溝槽HM2后接著制作接觸孔C2。另一方面，在第一層互連線與笫二層互連線連接的區(qū)域腐蝕氮化硅膜TH2a、氧化硅膜TH2b、氮化硅膜TH2c和氧化硅膜TEad來制作接觸孔"后，可在待
，制作第二層間互連的區(qū)域腐蝕氧化硅膜TH2d和氮化硅膜TH2c而形成互連溝槽HM2。
如圖4所示，在層間絕緣膜TH2上，包括接觸孔C2和互連溝槽HM2 內(nèi)側(cè)，淀積下述難熔金屬如鈦(Ti)來制作阻擋膜PM2a。至少鈦、鉭 (Ta)、氮化鉭(TaN)、氮化鈦(TiN)、鵠(W)、氮化鎢、硅氮化鈦和硅氮化鴒之一或其合金可用作難熔金屬。也可使用將上述的膜逐一重疊而得的疊層膜。
此時，制作具有下述結(jié)構(gòu)的阻擋膜PM2a。
圖5和7是接觸孔C2附近的放大圖，它就是圖4中三個接觸孔C2 右側(cè)的那一個。圖6是圖5和7中所示襯底的局部平面圖。圖5相應(yīng) 于沿圖6的A-A線截取的剖面，而圖7相應(yīng)于沿圖6的B-B線截取的剖面。雖然沒有提出特別的限制，在此實施方式中互連溝槽HM2的寬度做得基本上與互連溝槽HM1相等。然而在圖6中，互連溝槽HM1的寬度被表示為小于互連溝槽HM2以便于看圖。
如圖5和7所示，阻擋膜PM2a是沿互連溝槽HM2和接觸孔C2的底部和側(cè)壁制作的。
在接觸孔C2中，其底部阻擋膜PM2a的厚度被做成從底部中間向側(cè)壁增大。這種在接觸孔C2底部阻擋膜PM2a厚度從底部中間向側(cè)壁增大被用于整個底部。如圖8所示，這是圖7中接觸孔C2底部的局部放大圖，假定接觸孔C2底部中間的阻擋膜厚度為B，接觸孔C2底部邊緣部分沿側(cè)壁方向的膜厚A被做得大于膜厚B (A^B)。而且，在接觸孔C2底部側(cè)壁上的膜厚C被做得大于膜厚B (C^B)。
膜厚B或膜厚D (接觸孔C2每個側(cè)壁頂部阻擋膜的厚度)被做成至少能保持阻擋層性質(zhì)的最小厚度。在接觸孔C2底部阻擋膜PM2a之下做有第一層互連線Ml，這就使得在這樣的位置的阻擋膜PMh厚度并不總要做得足夠大來保持其阻擋層性質(zhì)。然而，如圖9所示，由于掩模的偏差有時會出現(xiàn)第一層互連線Ml與接觸孔C2未對準(zhǔn)。因此希望將膜厚B調(diào)整為至少能保持阻擋層性質(zhì)的最小膜厚。在圖9中，PM2b 和PM2c為阻擋膜PM2a上的銅膜(圖中未示出其邊界)。TH3a和TH3b
為銅膜(PM2b， PM2c)上的絕緣膜.
如圖10所示，在用濺射或CVD法在阻擋膜PM2a上制作銅膜PM2b 作為電鍍的籽膜后，在銅膜PM2b上電鍍銅膜PM2c作為導(dǎo)電膜。
在對銅膜PM2b和PM2c熱處理后，用CMP法除去互連溝槽HM2和接觸孔C2以外的銅膜PM2b、 PM2c和阻擋膜PM2a，以制作第二層互連線M2和第一層互連線與第二層互連線間的連接部分(柱塞)P2，如圖 11所示。圖12和13是圖11中接觸孔C2附近的放大圖。圖12和13 分別相應(yīng)于圖6的A-A剖面圖和B-B剖面圖。
下面將簡短地描述第二層互連線M2、連接部分(柱塞)P2以及第一層互連線Ml結(jié)構(gòu)的基本點。
第二層互連線M2和連接部分(柱塞)P2,每個都是由銅膜PM2b、 PM2c和阻擋膜PM2a制成的。如圖12所示，笫二層互連線M2從連接部分(柱塞)P2開始向左延伸，而第一層互連線M1從連接部分(柱塞) P2開始向右延伸。
如前所述，在接觸孔C2底部阻擋膜PM2a的厚度從底部中間向側(cè) 壁增大。換言之，阻擋膜PM2a從接觸孔C2側(cè)壁向底部中間有一下傾。如圖14所示，這是圖13中接觸孔C2底部的局部放大圖，接觸孔C2 底部中間阻擋膜PM2a的厚度B小于接觸孔C2底部邊緣部分沿側(cè)壁方向的膜厚A(ASB)。膜厚A，例如，可從接觸孔C2底角至阻擋膜PM2a 表面之間最短距離L的末端向接觸孔C2底部作垂線來確定。
在接觸孔C2底角處，阻擋膜的實際表面是曲面，如圖15所示。當(dāng)接觸孔C2的底角為弧形時，上述最短距離L可用接觸孔C2側(cè)面的
延長線與其底部延長線的交點作為起點來確定。
對于電流(i)從第二層互連線M2經(jīng)連接部分(柱塞)P2流向笫一層互連線M1的情形，電子(e)流經(jīng)路徑Rul，即由連接部分(柱塞) P2的右下方至左上方，如圖17所示，因為這是幾何上的最短路徑，電子(e)經(jīng)連接部分(柱塞)P2中心向笫一層互連線Ml流動，如圖18 所示，因為阻擋膜PM2a薄的部分電阻變得最低。
按照本實施方式，電流從笫二層互連線M2至第一層互連線Ml的
最短幾何路徑(路徑Rul)與電阻變得最低的阻擋膜PMh的薄的部分不一致，使電流通路分散。因此，不易發(fā)生電子(e)的聚集，使電遷徙性質(zhì)得以改善。
如圖19所示，在制作阻擋膜PM2a'時，在接觸孔C2內(nèi)膜厚發(fā)生變化。當(dāng)用賊射法制膜時，這種變化特別大，因為從靶散射的濺射粒子(此處為Ti粒子)如何進(jìn)入接觸孔C2是不同的，這依賴于接觸孔在晶片上的位置。
當(dāng)接觸孔在晶片左邊緣時，接觸孔C2左側(cè)壁上阻擋膜PM2a' ^jf，而在其右側(cè)壁上較薄，如圖19所示。在接觸孔C2的底部，膜厚從左向右遞降。由于在晶片左端的接觸孔中，來自右邊的濺射粒子比來自左邊者容易進(jìn)入接觸孔，因此在左側(cè)壁上或在對著濺射粒子來路方向的底部左側(cè)，阻擋膜PM2a'較厚。另一方面，當(dāng)接觸孔在晶片的右端時，接觸孔右側(cè)壁或底部右側(cè)的阻擋膜較厚(參見前述NIKKEI MICRODEVICES， p. 65 (July 2000 )圖1 (a))。
當(dāng)電流從第二層互連線M2經(jīng)連接部分(柱塞)P2流向第一層互連線Ml時，如圖19所示，經(jīng)路徑Rul由連接部分(柱塞)P2的左上方至右下方的路徑成為最短幾何路徑。同時，阻擋膜薄的部分在連接部分(柱塞)P2的右下部。因此在這樣的部分發(fā)生電子(e)的聚集。通過上述部分的電子吸引構(gòu)成銅膜的銅原子，并以這部分作為起點而在銅膜(PM2b， PM2c)與阻擋膜PM2a'的界面處發(fā)生剝落.如果連續(xù)通過電流，銅的遷移變大，因而形成空洞，成為斷路的原因。這種因流過導(dǎo)體的電子與金屬離子的動量交換而引起的金屬原子遷移的現(xiàn)象稱為電遷徙。
如上所述，當(dāng)阻擋膜PM2a'具有如圖19所示的形狀時，電流的最短幾何路徑Rul經(jīng)過阻擋膜薄的部分(電阻最低的部分)，引起電遷徙性質(zhì)惡化。
另一方面，在本實施方式中，接觸孔C2底部阻擋膜PM2a的厚度被做成從底部中間向側(cè)壁增大。因此電流的最短幾何路徑Rul不經(jīng)過阻擋膜薄的部分(電阻最低的部分)，從而防止電子在這種部分聚集。
因此，電遷徙性質(zhì)可得到改善。
在本實施方式中，如圖12和13所示，在整個底部，接觸孔C2底部阻擋膜PM2a的厚度被做成從底部中間向側(cè)壁增大，這樣就可獲得上述效果，即使第一層互連線Ml對于第二層互連線M2在任何方向上延伸.
具體而言，如圖20-23所示，第一層互連線M1與第二層互連線M2 形成不同的角度.例如，圖20、 21、 22和23分別表示互連線間形成180 o 、 0 ( 360) o 、 90o和270o角的情形。在圖20-23的每個圖中上圖 (a)是說明第一層互連線Ml圖形與笫二層互連線M2圖形間關(guān)系的平面圖，而下圖(b)是沿平面圖(a)的C-C線截取的剖面圖。
在整個接觸孔C2的底部，如本實施方式那樣，阻擋膜PM2a從底部中間向側(cè)壁增大，無論第一層互連線Ml圖形與第二層互連線M2圖形間形成什麼角度，如圖20-23所示，都能改善電遷徙性質(zhì)。當(dāng)然，第一層互連線Ml圖形與第二層互連線M2固形間形成的角度，不限于圖20-23中所示者。即使在第一層互連線Ml圖形與笫二層互連線M2 圖形斜交叉時，也可得到改善。另一方面，當(dāng)阻擋膜PM2a只在接觸孔 C2左側(cè)做得厚時如圖19所示，在第一層互連線M1的延伸方向Ul)-(dl)中，只要其方向Ul、 cl、 dl)不是向左(bl)，都會發(fā)生電遷徙性質(zhì)惡化。在圖24中為便于了解本實施方式的效果，上圖U)是說明第一層互連線Ml圖形的平面圖，而下圖(b)是沿平面圖C-C線截取的剖面圖。
按照本實施方式，如圖25所示，即使兩個層間互連線Ml分別相對于第二層互連線M2沿(al)和(bl)或(cl)及(a2 )和(b2 )或 (c2)方向延伸的情形，也可獲得上述效果，因為在整個接觸孔C2底部，膜厚是從底部中間向側(cè)壁增大的。圖25是便于了解本實施方式效果的圖。在圖25中，上圖(a)是說明第一層互連線Ml圖形與第二層互連線M2圖形關(guān)系的平面圖，而下圖(b)是沿平面圖C-C線截取的剖面圖。
即使第二層互連線M2配置得如圖26所示，與多個笫一層互連線Ml
相關(guān)，多個第一層互連線Ml經(jīng)圖11所示的柱塞Pl與n+型半導(dǎo)體區(qū) 14 (源區(qū)，漏區(qū))和p+型半導(dǎo)體區(qū)15 (源區(qū)，漏區(qū))相連，電遷徙性質(zhì)也可改善。例如，圖ll相應(yīng)于沿圖26的IM)線截取的剖面圖。
如前所述，在接觸孔C2側(cè)壁底部的阻擋膜PM2a的膜厚C，大于底部中間的膜厚B (參見圖8和14)。
這個膜厚C是這樣確定的，例如，從接觸孔C2的底角向阻擋膜PM2a 表面延伸的最短距離L的端部向接觸孔C2側(cè)壁作垂線。
在接觸孔C2的底角處，阻擋膜的實際表面是曲面，如圖15所示。當(dāng)接觸孔C2底角為弧形時，如圖16所示，上述最短距離L可用接觸孔C2側(cè)面延長線與底面延長線的交點作為起點來確定。
取膜厚C大于膜厚B，即使在制作接觸孔C2時進(jìn)行的過腐蝕不大于膜厚A，也可防止電子的聚集。這種效果將在實施方式3中詳細(xì)描述，所以這里省去了更多的描述。
下面將描述阻擋膜PM2a的制作步驟和膜厚A和B控制方法的一個實例。
圖27是用來制作阻擋膜PM2a的離子偏壓濺射設(shè)備101的示意圖，如圖27所示，開有接觸孔C2的襯底1 (晶片)，襯底如圖3所示，被置于支架St上，并已施加了交流電壓Ev (偏壓)。在晶片上方有靶Ta (此處為Ti板)。在制作阻擋膜時，設(shè)備處于減壓條件下，且在制作膜時注入放電氣體如氬(Ar)。當(dāng)在此氬氣氛下施加電壓時，發(fā)生輝光放電，陰極靶Ta被等離子體中的離子轟擊，使濺射粒子(此處為Ti 粒子)轉(zhuǎn)移。這些轉(zhuǎn)移的粒子淀積在晶片表面的接觸孔中，從而形成阻擋膜。
圖28是膜厚A與膜厚B之比(A/B)隨施加在襯底1上的襯底偏壓[a.u.]的改變。如圖28的曲線(a)所示，襯底偏壓越高，膜厚比 (A/B)越大。當(dāng)襯底偏壓為2或更大時，膜厚比(A/B)變?yōu)?或更大，換言之，A^B。 B點代表用通用的磁控濺射制膜的厚度比(A/B)。
在膜的制作中，最好淀積速率為50 nm/min，成膜壓強(qiáng)為0.1帕或更低，成膜溫度在室溫至4001C的范圍內(nèi)。圖28是當(dāng)互連溝槽HM2的
寬度為0. 18nm，接觸孔C2的縱橫比(互連線深度與連接部分深度之和/連接部分直徑)為2. 8時，膜厚比的曲線圖。
因此，控制襯底偏壓，可控制膜厚比(A/B)，并可選擇如本實施方式所述的能調(diào)節(jié)膜厚比(A/B)為1或更大的條件.能調(diào)節(jié)膜厚比(A/B) 為1或更大的條件隨互連線或連接孔的尺寸而變.
圖29表示當(dāng)施加在襯底1上的襯底偏壓[a.u.]改變時，膜厚C與膜厚B之比(C/B)。如圖29 (c)所示，偏壓越高，膜厚比越(C/B) 大。當(dāng)偏壓約為3或更大時，膜厚比(C/B)變?yōu)?或更大，即C^B。 d點意為用通用的磁控濺射制膜的厚度比(C/B)。
為同時滿足A^B和C^B，必須在襯底偏壓為3或更大時成膜，
圖30是表示在ASB和CSB的條件下用通用的磁控賊射制作的阻擋膜和在A^S和C^B的條件下如本實施方式所述制作的膜，其累積失效W]與應(yīng)力作用時間[a.u.]的關(guān)系曲線，曲線(f )表示ASB和C SB的前一種情形，而曲線(g)表示A^B和C^B的后一種情形.此處所用詞語"應(yīng)力作用時間"意為半導(dǎo)體集成電路器件被置于極端條件如高溫下的時間。如曲線圖所示，按照本實施方式的結(jié)構(gòu)，電遷徙壽命的改善可達(dá)到一位數(shù)字。
下面，將描述在第二層互連線M2上制作頂層互連線(笫三至第五層互連線)的步驟。
如圖31所示，用類似于制作層間絕緣膜TH2的方法，在第二層互連線M2上制作層間絕緣膜TH3 (氮化硅膜TH3a、氧化硅膜TH3b、氮化硅膜TH3c和氧化珪膜TH3d)，并用類似于制作互連溝槽HM2和接觸孔 C2的方法制作互連溝槽HM3和接觸孔C3.然后，如阻擋膜PM2a及銅膜PM纟b和PMk那樣，制作阻擋膜PM3a及銅膜PNBb和PM3c，接著在熱處理后用CMP法拋光，從而制成了第三層互連線M3以及笫二層互連線與第三層互連線間的連接部分(柱塞)P3,簡言之，接觸孔C3中的阻擋膜PJOa被做成具有類似于阻擋膜PM2a的結(jié)構(gòu)。這意味著，在整個接觸孔C3底部，阻擋膜PM3a被做成其膜厚從底部中間向側(cè)壁增大。
分別制作具有類似于層間絕緣膜TH3、第三層互連線M3和連接部
分(柱塞)P3結(jié)構(gòu)的層間絕緣膜TH4和TH5，第四和第五層互連線M4 和M5,以及連接部分(柱塞)P4和P5,第五層互連線的制作如圖32 所示。具體地說，在第四層互連線M4與第三層互連線M3連接的接觸孔C4整個底部，阻擋膜PM4a被做成其膜厚從底部中間向側(cè)壁增大. 在第五層互連線M5與第四層互連線M4連接的接觸孔C5整個底部，阻擋膜PM5a被做成其膜厚從底部中間向側(cè)壁增大。PM4b和PM5b是類似于PM3b和PM2b的銅膜，而PM4c和PM5c是類似于PM3c和PM2c的銅膜。
在第五層互連線M5上淀積氮化硅膜作為防銅擴(kuò)散膜后，淀積氧化硅膜與氮化硅膜的疊層膜PV作為保護(hù)膜。
雖然沒有特別限制，第二層互連線M2與第四層互連線M4被做成主要沿X方向延伸，而第三層互連線M3與第五層互連線M5被做成主要沿與X方向垂直的方向延伸。MISFET Qn和MISFET Qp以笫一層互連線Ml至第五層互連線M5相連接而構(gòu)成，例如，微處理器的一種邏輯電路。
在本實施方式中，第一層互連線是由銅膜Mlb制成的。銅合金(一種除銅外還含有鎂(Mg )、銀(Ag )、鉑(Pt )、鈦(Ti )、鉭(Ta )或鋁(Al)的合金)、銀或銀合金、金(Au)或金合金、鋁或鋁合金(一種除鋁外還含有硅(Si)、銅、鈮(Nb)或鈦的合金)可用作笫一層互連線的主要材料。在本實施方式中，笫一層互連線是用鑲嵌法制作的。另一方面，在層間絕緣膜TH1上淀積上述材料后，可用干法腐蝕刻圖形而成為所需的形狀。 (實施方式2)
在實施方式l中，笫二層互連線M2和連接部分(柱塞)P2是用雙鑲嵌法制作的。另一方面，如下面所述，也可用單鑲嵌法來制作。下面將按照其制作方法來描述本發(fā)明這種實施方式的半導(dǎo)體集成電路器件。圖33-42是說明按照本發(fā)明實施方式2的半導(dǎo)體集成電路器件制作方法的襯底局部剖面圖或局部平面圖。直至笫一層互連線Ml的制作步驟，與參照圖1和2所描迷的實施方式1的步驟相似，因此省去了這部分描述。
如圖33所示，用CVD法在第一層互連線Ml和互連線-溝槽-形成絕緣膜HI上相繼淀積氮化珪膜TH2a和氧化硅膜TH2b，從而形成層間絕緣膜TH22.在這些膜中，氮化硅膜TH2a起著防止銅擴(kuò)散的作用，銅是第一層互連線Ml的成分.它在制作接觸孔C2時也被用作止蝕層，這將在以后描述。
在層間絕緣膜TH22上，施加抗蝕劑膜(未示出)，它在待制作連接部分(柱塞)的區(qū)域有開孔。以此抗蝕劑膜作掩模，腐蝕層間絕緣膜TH22 (氮化硅膜TH2a和氧化硅膜TH2b )而形成接觸孔C2。
然后，用與實施方式1中制作阻擋膜PM2a類似的方法，制作阻擋膜P2a'
具體地說，如圖34和35所示，在層間絕緣膜TH22上，包括此接觸孔C2內(nèi)側(cè)，淀積難熔金屬如鈦(Ti)而形成阻擋膜P2a。在制膜時，在整個接觸孔C2底部，阻擋膜P2a被做成其膜厚從底部中間向側(cè)壁增大(參見實施方式l中的圖5-7)。假定在接觸孔C2底部中間的阻擋膜厚度為B，膜厚A是接觸孔C2底部阻擋膜在邊緣部分沿側(cè)壁方向的厚度，它被做得大于膜厚B (A^B)。而且，在接觸孔C2每個側(cè)壁底部的膜厚C也被做成大于膜厚B (C^B)。圖34是接觸孔C2附近的放大圖，它就是圖33中的接觸孔C2之一，而圖35是圖34中接觸孔C2底部的局部放大圖。
如圖36所示，用濺射或CVD法在阻擋膜P2a上制作銅膜P2b作為電鍍的籽膜后，在銅膜P2b上電鍍銅膜P2c作為導(dǎo)電膜。
對銅膜P2b和P2c熱處理，接著用CMP法除去接觸孔C2以外的銅膜P2b和P2c以及阻擋膜P2a，而形成第一層互連線Ml與第二層互連線M2間的連接部分(柱塞)P2，如圖37所示。圖38和圖40是接觸孔C2附近的放大圖，它是圖37中三個接觸孔C2中右側(cè)的一個.圖39 是圖38和圖40所示襯底的局部平面圖。圖38相應(yīng)于圖39的A-A剖面，而圖40相應(yīng)于圖39的B-B剖面。如這些圖中所示，連接部分(柱塞)P2與實施方式l中所述的連接部分(柱塞)P2有類似的結(jié)構(gòu)。
如圖41所示，在層間絕緣膜TH22和柱塞P2上，用CVD法相繼淀
積氮化硅膜TH2c和氧化硅膜TH2d作為絕緣膜，以制作互連線-溝槽-形成絕緣膜H22。在這些膜中，氮化硅膜TH2c在制作互連線溝槽HM2 時用作止蝕層，這將在以后描述。
在互連線-溝槽-形成絕緣膜H22上施加抗蝕劑膜(未示出)，它在待制作第二層互連線的區(qū)域有開孔。以此抗蝕劑膜作掩模，腐蝕互連線-溝槽-形成絕緣膜H22 (氧化硅膜TH2d和氮化硅膜TH2c )而形成互連溝槽HM2。
在層間絕緣膜TH2上，包括互連溝槽HM2內(nèi)側(cè)，淀積難熔金屬，例如Ti (鈦)而形成阻擋膜M2a。
用濺射或CVD法在阻擋膜M2a上淀積銅膜M2b作為電鍍的籽膜后，在其上電鍍銅膜M2c作為導(dǎo)電膜。
對銅膜M2b和M2c熱處理，接著用CMP法除去互連線溝槽以外的銅膜M2b和M2c以及阻擋膜M2a，以制作第二層互連線M2。
重復(fù)制作層間絕緣膜(TH23-TH25)、連接部分(P3-P5 )、互連線-溝槽-形成絕緣膜(H23-H25)和互連線(M3-M5)，制成五層互連線，如圖42所示。其制作方法與制作層間絕緣膜TH2、連接部分(柱塞)P2、互連線-溝槽-形成絕緣膜H22以及第二層互連線M2所用者相似。
在第五層互連線M5上如實施方式1那樣制作氮化硅膜作為防銅擴(kuò) 散膜后，淀積氧化硅膜和氮化硅膜的疊層膜PV作為保護(hù)膜。至此，在接觸孔C3、 C4和C5底部的阻擋膜P3a、 P4a和P5a，每個都如實施方式1那樣，在整個接觸孔底部其膜厚被做成從底部中間向側(cè)壁增大。
按照本實施方式，在接觸孔C2底部阻擋膜P2a的厚度被做成從底部中間向其側(cè)壁增大，如實施方式l所述那樣。因此從笫二層互連線M2 至笫一層互連線Ml，電流的最短幾何路徑不經(jīng)過阻擋膜薄的部分(電阻變?yōu)樽畹偷牟糠?，從而可防止電子聚集在這部分。因此，可改善電遷徙性質(zhì)。
取膜厚C大于膜厚B，即使在制作接觸孔C2時的過腐蝕不大于膜厚A，也可防止電子的聚集。 (實施方式3)
按照本發(fā)明這種實施方式的半導(dǎo)體集成電路器件，下面將按其制
作過程來描述。圖43-51是說明按照本發(fā)明實施方式3的半導(dǎo)體集成電路器件制作過程的村底局部剖面圖或局部平面圖。由于直至制作第一層互連線Ml的步驟與參照圖1和2所述的實施方式1所用者相似，其描述被省去.
如圖43所示，在笫一層互連線Ml和互連線-溝槽-形成絕緣膜HI 上用CVD法相繼淀積氮化硅膜TH2a、氧化硅膜TH2b、氮化硅膜TH2c 和氧化硅膜TH2d作為絕緣膜，從而制成層間絕緣膜TH2。在這些膜中，氮化硅膜TH2a具有防止構(gòu)成第一層互連線Ml的銅擴(kuò)散的作用。在制作接觸孔C2時它也被用作止蝕層，這將在以后描述。氮化硅膜TH2c 在制作互連溝槽HM2時被用作止蝕層，這也將在以后描述。
在層間絕緣膜TH2上施加抗蝕劑膜(未示出)，在待制作第二層互連線的區(qū)域，抗蝕劑膜有開孔。以此抗蝕劑膜作掩模，由層間絕緣膜TH2 腐蝕氧化硅膜TH2d和氮化硅膜TH2c，以形成互連溝槽HM2。
在層間絕緣膜TH2上，包括互連溝槽HM2內(nèi)側(cè)，淀積笫一抗蝕劑膜(未示出)。用回蝕使互連溝槽HM2嵌以第一抗蝕劑膜。然后在第一抗蝕劑膜上施加第二抗蝕劑膜(未示出)，它在笫一層互連線Ml與笫二層互連線M2相連接的區(qū)域有開孔。以此第二抗蝕劑膜作掩模，腐蝕第一抗蝕劑膜、氧化硅膜TH2b和氮化硅膜TH2a，從而制成接觸孔(C2 ), 如實施方式l所述，在制作接觸孔C2后，可制作互連溝槽HM2。
如果在制作接觸孔C2時進(jìn)行過腐蝕，接觸孔C2底部達(dá)到深于第一層互連線M1表面的位置，如圖43所示。
如圖44所示，在層間絕緣膜TH2上，包括接觸孔C2和互連溝槽HM2 內(nèi)側(cè)，淀積難熔金屬如Ti (鈦)，用以制作阻擋膜PM2a。
阻擋膜PM2a被做成下述結(jié)構(gòu)。
圖45和47每個都是圖44所示的接觸孔C2附近的放大圖。圖46 是圖45和47所示襯底的局部平面圖。圖45表示圖46的A-A剖面，而圖47表示圖46的B-B剖面。如圖45和47所示，阻擋膜PM2a是沿互連溝槽HM2或接觸孔C2的底部和側(cè)壁制作的。
在接觸孔C2中，在其整個底部，阻擋膜PM2a的厚度被做成從其底部中間向側(cè)壁增大。如圖48所示，它是圖47中接觸孔C2底部的局部放大圖，假定在接觸孔C2底部中間的阻擋膜厚度為B，在接觸孔C2 底部邊緣沿側(cè)壁方向的厚度A被做成大于膜厚B (A^B)。側(cè)壁上的阻擋膜厚度從鄰近笫一層互連線Ml表面F以上的部分向接觸孔C2底部增大。鄰近笫一層互連線Ml表面F的阻擋膜PM2a厚度E為側(cè)壁上的膜厚，且大于膜厚B (E^B)。
如實施方式1所示，膜厚B或接觸孔C2側(cè)壁的膜厚D必須被調(diào)節(jié) 為至少能保持阻擋性質(zhì)的最小厚度。
如圖49所示，在阻擋膜PM2a上用濺射或CVD法制作銅膜PM2b作為電鍍的籽膜后，在銅膜PM2b上電鍍銅膜PM2c作為導(dǎo)電膜。
對銅膜PM2b和PM2c熱處理后，用CMP法除去互連溝槽HM2和接觸孔C2以外的銅膜PM2b、 PM2c和阻擋膜PM2a，以形成第二層互連線 M2和第一層互連線與第二層互連線間的連接部分(柱塞)P2。圖50和 51是圖49中接觸孔C2附近的放大圖。圖50和51分別相應(yīng)于圖46的 A-A剖面和B-B剖面。
下面將描述第二層互連線M2、連接部分(柱塞)和笫一層互連線 Ml結(jié)構(gòu)的基本點。
第二層互連線M2和連接部分(柱塞)P2，每個都是由銅膜PM2b、 PM2c和阻擋膜PM2a制成的。如圖50所示，第二層互連線M2從連接部分(柱塞)P2向左延伸，而笫一層互連線Ml從連接部分(柱塞)P2 向右延伸。
如上所述，在接觸孔C2底部，阻擋膜PM2a的厚度從底部中間向側(cè)壁增大。換言之，阻擋膜PM2a從接觸孔C2側(cè)壁向底部中間有一下傾。在接觸孔C2底部中間的阻擋膜PM2a厚度B小于接觸孔C2底部邊緣部分沿側(cè)壁方向的厚度A (A^B)。膜厚A，例如，可從接觸孔C2底角至阻擋膜表面的最短距離L的端點向接觸孔C2底部做垂線來確定。
阻擋膜的實際表面，如圖15所示，在接觸孔底角處為曲面。當(dāng)接觸孔底角為弧形時，如圖16所示，上述的最短距離L可用接觸孔C2
側(cè)壁的延長線與底面延長線的交點作起點來確定。
連接部分(柱塞)P2的底部因過腐蝕量OE而深于笫一層互連線Ml 的表面F，且在鄰近此第一層互連線Ml表面F部分的膜厚E大于膜厚 B (參見圖48)。
按照本實施方式，膜厚E大于膜厚B,使當(dāng)電流由第二層互連線M2 流向第一層互連線M1時，最短幾何路徑Rul (參見圖52)不穿過阻擋膜電阻最小的薄的部分。
按照本實施方式，電流由第二層互連線M2至第一層互連線Ml的最短幾何路徑與阻擋膜PM2a電阻變得最低的薄的部分不一致，使電流通路得以分散.因此，即使在制作接觸孔C2時發(fā)生過腐蝕，也不易產(chǎn) 生電子(e)的聚集，使能改善電遷徙性質(zhì).
如實施方式1所述，當(dāng)接觸孔內(nèi)阻擋膜的厚度有變化時(參見圖 19)，而且，在制作接觸孔C2時發(fā)生了過腐蝕，電流的最短幾何路徑 (路徑Rul)通過側(cè)壁的阻擋膜PM2a',如圖52所示.
當(dāng)鄰近第一層互連線Ml表面的阻擋膜厚度小于接觸孔底部時，電流的最短幾何路徑與阻擋膜PM2a電阻變得最低的薄的部分一致，從而引起電子(e)的聚集，使電遷徙性質(zhì)惡化。
另一方面，在本實施方式中，鄰近第一層互連線Ml表面F的阻擋膜厚度E被取為大于厚度B，因而可以獲得上述效果，
按照制作第二層互連線M2和連接部分(柱塞)P2所用的類似方法，則可制作第三至第五層互連線M3-M5和連接部分(柱塞)PI-P5.但其圖示和詳細(xì)描述則被省去了.
在本實施方式中，第二層互連線M2和連接部分(柱塞)P2是用雙鑲嵌法制作的。另一方面，笫二層互連線M2和連接部分(柱塞)P2也可用實施方式2中所述的單鑲嵌法由分開的步驟來制作。對于這種情形，將連接部分(柱塞)的阻擋膜PM2a厚度E取為大于膜厚B，同樣可以獲得上述效果。
由本發(fā)明者做出的此項發(fā)明已根據(jù)各實施方式作了具體描迷。但本發(fā)明不限于這些實施方式，還可在不背離發(fā)明要點的范圍內(nèi)作某種
程度的修改。
例如，給出的MISFET Qn和Qp是作為半導(dǎo)體元件的例子。不僅是 MISFET，也可制作另一種元件，如雙極晶體管。
下面將簡短地描述在本專利申請所公開的發(fā)明中，典型的發(fā)明所獲得的效果。
(1) 在半導(dǎo)體襯底上的絕緣膜中開孔的底部和側(cè)壁上制作導(dǎo)電膜，其厚度從開孔的中間向側(cè)壁增大，這就使得開孔中電流的最短幾何路徑與導(dǎo)電膜電阻變?yōu)樽钚〉谋〉牟糠植灰恢拢闺娏魍贩稚ⅰ?br> 用這樣一種結(jié)構(gòu)，不易發(fā)生電子的聚集，因而可改善電遷徙性質(zhì)。而且，具有這種導(dǎo)電膜的半導(dǎo)體集成電路器件的特性也可改善. 因此，產(chǎn)量可以提高，其壽命(電遷徙壽命)可以延長。
(2) 當(dāng)開孔底部較深而位于互連線延伸表面以下時，在底部和側(cè)壁制作導(dǎo)電膜，使得鄰近互連線表面的導(dǎo)電膜厚度E大于厚度B。因此孔中電流的最短幾何路徑與導(dǎo)電膜電阻變?yōu)樽钚〉谋〉牟糠植灰恢?，?使電流通路分散。
用這樣一種結(jié)構(gòu)，不易發(fā)生電子的聚集，因而可改善電遷徙性質(zhì)。而且，具有這種導(dǎo)電膜的半導(dǎo)體集成電路器件的特性也可改善。因此，產(chǎn)量可以提高，其壽命(電遷徙壽命)可以延長。
權(quán)利要求
1.一種制造半導(dǎo)體集成電路器件的方法，包括步驟(a)在半導(dǎo)體襯底上形成第一絕緣膜；(b)在所述第一絕緣膜中形成第一布線；(c)在所述第一布線上形成第二絕緣膜；(d)在所述第二絕緣膜上形成第三絕緣膜；(e)通過蝕刻所述第二和第三絕緣膜形成開孔，所述開孔延伸至所述第一布線；(f)蝕刻所述第一布線的表面；(g)在所述開孔的底部和側(cè)壁上形成第一導(dǎo)電膜；及(h)在所述第一導(dǎo)電膜上形成第二導(dǎo)電膜，使得所述第二導(dǎo)電膜嵌入在所述開孔中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述步驟(f)中的所述蝕刻量。
2. 根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
3. 根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
4. 根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
5.根據(jù)權(quán)利要求l的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鵠(W)、氮化鎢(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN)、或其合金、或其疊層膜制成。
6.根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
7. 根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
8. 根據(jù)權(quán)利要求1的制造半導(dǎo)體集成電路器件的方法，其中在所述步驟(g)中，所述第一導(dǎo)電膜由偏壓濺射法形成。
9. 一種制造半導(dǎo)體集成電路器件的方法，包括步驟(a) 在半導(dǎo)體襯底上形成第一絕緣膜；(b) 在所述第一絕緣膜中形成第一布線；(c) 在所述第一布線上形成第二絕緣膜；(d) 在所述第二絕緣膜上形成第三絕緣膜；(e) 通過蝕刻所述第二和第三絕緣膜形成開孔，所述開孔延伸至所述第一布線；(f) 蝕刻所述第一布線的表面；(g) 在所述開孔的底部和側(cè)壁上形成第一導(dǎo)電膜；及(h) 在所述第一導(dǎo)電膜上形成第二導(dǎo)電膜，使得所述第二導(dǎo)電膜嵌入在所述開孔中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述步驟(f)中的所述蝕刻的表面量，及其中在所述第一布線的所述表面下形成的所述第二導(dǎo)電膜的寬度小于在所述第一布線的所述表面上形成的所述第二導(dǎo)電膜的寬度。
10. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
11. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
12. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
13. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、鵠(W)、氮化鵠(WN)、珪氮化鈥(TiSiN)或硅氮化鵠(WSiN )、或其合金、或其疊層膜制成。
14. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
15. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
16. 根據(jù)權(quán)利要求9的制造半導(dǎo)體集成電路器件的方法，其中在所述步驟(g)中，所述第一導(dǎo)電膜由偏壓濺射法形成。
17. —種半導(dǎo)體集成電路器件，包括在半導(dǎo)體襯底上形成的第一絕緣膜；在所述第一絕緣膜中形成的第一布線；在所述第一布線上形成的第二絕緣膜；在所述第二絕緣膜上形成的第三絕緣膜；開孔，形成在所述第二和第三絕緣膜中，使得所述開孔連接至所述第一布線；在所述開孔的底部和側(cè)壁上形成的第一導(dǎo)電膜；及第二導(dǎo)電膜，在所述第一導(dǎo)電膜上形成，使得所述第二導(dǎo)電膜嵌入在所述開孔中，其中所述第一布線的表面深陷于所述開孔中，及其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述深陷量。
18. 根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
19. 根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
20.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
21.根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鎢(W)、氮化鴒(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN )、或其合金、或其疊層膜制成。
22. 根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
23. 根據(jù)權(quán)利要求17的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
24. —種半導(dǎo)體集成電路器件，包括在半導(dǎo)體襯底上形成的第一絕緣膜；在所述第一絕緣膜中形成的第一布線；在所述第一布線上形成的第二絕緣膜；在所述第二絕緣膜上形成的第三絕緣膜；開孔，形成在所述第二和第三絕緣膜中，使得所述開孔連接至所述第一布線；在所述開孔的底部和側(cè)壁上形成的第一導(dǎo)電膜；及第二導(dǎo)電膜，形成在所述第一導(dǎo)電膜上，使得所述第二導(dǎo)電膜嵌入在所述開孔中，其中所述第一布線的表面深陷于所述開孔中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述深陷量，及其中在所述第一布線的所述表面下形成的所述第二導(dǎo)電膜的寬度小于在所述第一布線的所述表面上形成的所述第二導(dǎo)電膜的寬度。
25. 根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
26. 根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
27. 根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
28.根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鴒(W)、氮化鎢(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN)、或其合金、或其疊層膜制成。
29. 根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
30. 根據(jù)權(quán)利要求24的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
31. —種制造半導(dǎo)體集成電路器件的方法，包括步驟(a) 在半導(dǎo)體襯底上形成第一絕緣膜；(b) 在所述第一絕緣膜中形成第一布線；(c) 在所述第一布線上形成第二絕緣膜；(d) 在所述第二絕緣膜上形成第三絕緣膜；(e) 在所述第三絕緣膜上形成第四絕緣膜；(f) 通過蝕刻所述第三和第四絕緣膜形成開孔；(g) 通過蝕刻所述第四絕緣膜形成溝槽；(h) 蝕刻所述第二絕緣膜，使得所述開孔連接至所述第一布線；(i) 蝕刻所述第一布線的表面；(j)在所述溝槽的底部、所述溝槽的側(cè)壁、所述開孔的底部和所述開孔的側(cè)壁上形成第一導(dǎo)電膜；及(k)在所述第一導(dǎo)電膜上形成第二導(dǎo)電膜，使得所述第二導(dǎo)電膜嵌入在所述開孔和溝槽中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度大于所述步驟(i)中的所述蝕刻量。
32. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述步驟(g)是在所述步驟(f)后執(zhí)行的。
33. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
34. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
35. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
36.根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鴒(W)、氮化鵠(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN)、或其合金、或其疊層膜制成。
37. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
38. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
39. 根據(jù)權(quán)利要求31的制造半導(dǎo)體集成電路器件的方法，其中在所述步驟(j)中，所述第一導(dǎo)電膜由偏壓濺射法形成。
40. —種制造半導(dǎo)體集成電路器件的方法，包括步驟(a) 在半導(dǎo)體襯底上形成第一絕緣膜；(b) 在所述第一絕緣膜中形成第一布線；(c) 在所述第一布線上形成第二絕緣膜；(d) 在所述第二絕緣膜上形成第三絕緣膜；(e) 在所述第三絕緣膜上形成第四絕緣膜；(f) 通過蝕刻所述第三和第四絕緣膜形成開孔； (g) 通過蝕刻所述第四絕緣膜形成溝槽；(h) 蝕刻所述第二絕緣膜，使得所述開孔連接至所述第一布線；(i) 蝕刻所述第一布線的表面；(j)在所述溝槽的底部、所述溝槽的側(cè)壁、所述開孔的底部和所述開孔的側(cè)壁上形成第一導(dǎo)電膜；及(k)在所述第一導(dǎo)電膜上形成第二導(dǎo)電膜，使得所述第二導(dǎo)電膜嵌入在所述開孔和溝槽中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度大于所述步驟(i)中的所述蝕刻量，其中在所述第一布線的所述表面下形成的所述第二導(dǎo)電膜的寬度小于在所述第一布線的所述表面上形成的所述第二導(dǎo)電膜的寬度。
41. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述步驟(g)是在所述步驟(f)后執(zhí)行的。
42. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
43. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
44. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
45.根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鵠(W)、氮化鵠(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN)、或其合金、或其疊層膜制成。
46. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
47. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
48. 根據(jù)權(quán)利要求40的制造半導(dǎo)體集成電路器件的方法，其中在所述步驟(j)中，所述第一導(dǎo)電膜由偏壓濺射法形成。
49. 一種半導(dǎo)體集成電路器件，包括在半導(dǎo)體襯底上形成的第一絕緣膜；在所述第一絕緣膜中形成的第一布線；在所述第一布線上形成的第二絕緣膜；在所述第二絕緣膜上形成的第三絕緣膜；在所述第三絕緣膜上形成的第四絕緣膜；開孔，形成在所述第二和第三絕緣膜中，使得所述開孔連接至所述第一布線；形成在所述第四絕緣膜中的溝槽；在所述溝槽的底部、所述溝槽的側(cè)壁、所述開孔的底部和所述開孔的側(cè)壁上形成的第一導(dǎo)電膜；及第二導(dǎo)電膜，形成在所述第一導(dǎo)電膜上，使得所述第二導(dǎo)電膜嵌入在所述開孔和溝槽中，其中所述第一布線的表面深陷于所述開孔中，及其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述深陷量。
50. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
51. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
52. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
53. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，9其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鴒(W)、氮化鵠(WN)、硅氮化鈦(TiSiN)或硅氮化鵠(WSiN )、或其合金、或其疊層膜制成。
54. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
55. 根據(jù)權(quán)利要求49的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
56. —種半導(dǎo)體集成電路器件，包括在半導(dǎo)體襯底上形成的第一絕緣膜；在所述第一絕緣膜中形成的第一布線；在所述第一布線上形成的第二絕緣膜；在所述第二絕緣膜上形成的第三絕緣膜；在所述第三絕緣膜上形成的第四絕緣膜；開孔，形成在所述第二和第三絕緣膜中，使得所述開孔連接至所述第一布線；形成在所述第四絕緣膜中的溝槽；在所述溝槽的底部、所述溝槽的側(cè)壁、所述開孔的底部和所述開孔的側(cè)壁上形成的第一導(dǎo)電膜；及第二導(dǎo)電膜，形成在所述第一導(dǎo)電膜上，使得所述第二導(dǎo)電膜嵌入在所述開孔和溝槽中，其中所述第一布線的表面深陷于所述開孔中，其中在所述開孔的底部中心處所述第一導(dǎo)電膜的厚度小于所述深陷量，以及其中在所述第一布線的所述表面下形成的所述第二導(dǎo)電膜的寬度小于在所述第一布線的所述表面上形成的所述第二導(dǎo)電膜的寬度。
57. 根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述開孔的側(cè)壁的所述第一導(dǎo)電膜的厚度大于在所述開孔的底部中心處所述第一導(dǎo)電膜的所述厚度。
58. 根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的底部的中心向所述開孔的側(cè)壁的向上斜坡的膜厚度。
59.根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜在限定所述開孔的底部的整個區(qū)域具有從所述開孔的側(cè)壁向底部的中心下降的下降部分。
60.根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜由鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦 (TiN)、鎢(W)、氮化鎢(WN)、硅氮化鈦(TiSiN)或硅氮化鎢(WSiN)、或其合金、或其疊層膜制成。
61. 根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述第二導(dǎo)電膜是銅(Cu)膜或銅合金膜。
62. 根據(jù)權(quán)利要求56的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電膜具有對所述第二導(dǎo)電膜的阻擋膜的功能。
全文摘要
提供一種半導(dǎo)體集成電路器件的制作方法和用這種方法制作的半導(dǎo)體集成電路器件，半導(dǎo)體集成電路器件的制作方法包括在半導(dǎo)體襯底上的第一層互連線上制作層間絕緣膜，在膜中制作互連線溝槽和開接觸孔；在溝槽和開孔內(nèi)制作阻擋膜，使得在接觸孔的整個底部，其膜厚從孔底部中間向側(cè)壁增大；在阻擋膜上制作銅膜，形成第二層互連線，并用CMP法拋光形成連接部分(柱塞)。按照本發(fā)明，電流從第二層互連線經(jīng)連接部分(柱塞)流向第一層互連線的最短幾何路徑，與阻擋膜電阻最低的薄的部分不一致，而可使電流通路分散，不易發(fā)生電子的聚集。
文檔編號H01L21/285GK101097888SQ20071013689
公開日2008年1月2日申請日期2002年9月29日優(yōu)先權(quán)日2001年10月4日
發(fā)明者宮內(nèi)正敬, 斎藤敏男, 石川憲輔, 蘆原洋司, 齋藤逹之申請人:株式會社日立制作所

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