專利名稱：P型金屬氧化物半導(dǎo)體裝置及半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，且特別涉及一種具有完全硅化金屬柵極的P型金屬氧化物半導(dǎo)體(PMOS)裝置及其制造方法，此 完全硅化金屬柵極可應(yīng)用于多臨界電壓集成電路(multi-thresholdIC)。
背景技術(shù)：
目前，微電子裝置已廣泛地應(yīng)用于各種設(shè)備且普遍地存在現(xiàn)今社會。 微電子裝置可利用于計算機、電話或家庭娛樂系統(tǒng)等應(yīng)用。其廣泛應(yīng)用的 其中原因之一是，近來的技術(shù)在擴大電子裝置性能的同時也降低了其成 本。如此技術(shù)的進步的關(guān)鍵點即是發(fā)展改善的半導(dǎo)體裝置及其制造工藝。半導(dǎo)體是在特定情況下可傳導(dǎo)電流的材料，此特定情況包括微量電荷 的存在。由此，半導(dǎo)體可用來制作固態(tài)物理(solid-state)開關(guān)，而固態(tài)物 理開關(guān)不具有運轉(zhuǎn)部件(movingpart)。而電子裝置也可不利用半導(dǎo)體制 造。固態(tài)物理裝置除了沒有運轉(zhuǎn)部件引起的疲勞(fatigue)或機械破壞的 問題外，其還可制作為非常小的尺寸。極小的(甚至顯微鏡下才可看到) 電子元件已被利用，以提供現(xiàn)今電子設(shè)備所需的電阻器、開關(guān)及電容器。形成這些微小半導(dǎo)體裝置的步驟非常多，以下將敘述基本的工藝。首 先，提供如硅的材料以作為基板或基底，各種電子元件將形成在此基底上。 接著，將此材料形成為適當?shù)男螤?，通常為一薄片，其稱為晶片。之后， 在純硅中選擇性地摻雜一或多種材料，稱為摻雜質(zhì)(dopant)，摻雜質(zhì)如 為離子化的硼或磷。通過導(dǎo)入摻雜質(zhì)可制作所想要的半導(dǎo)體性質(zhì)。接著， 在晶片上或鄰近晶片表面處形成各種結(jié)構(gòu)以制作所需要的元件。圖1為顯示公知的半導(dǎo)體裝置的剖面圖，在此例中，半導(dǎo)體裝置為晶 體管。金屬氧化物半導(dǎo)體場效晶體管(MOSFET) 10的基本元件顯示于圖 1中?；?5包括硅，各種裝置可形成在基底15上。晶體管10包括柵 極20，柵極20具有柵電極層25，柵電極層25由導(dǎo)電材料形成，如多晶 硅或金屬。柵極介電層30將柵電極層25與基底15分隔。在圖1的晶體管10中，間隙壁35位于柵電極層25的兩側(cè)。稱為源極40與漏極45的 導(dǎo)電區(qū)位于基底15中，且于間隙壁35的兩側(cè)。源極40、漏極45與柵電 極層25分別連接至電性接觸部50、 51及52，電性接觸部50、 51及52 則連接至外部元件(未顯示)，由此，電流可流至及流自這些晶體管元件。 當微小的電荷經(jīng)由電性接觸部52施加于柵電極層25時，電流可通過溝道 區(qū)5在漏極45與源極40之間流通。不同應(yīng)用中的晶體管可能是不相同的，舉例而言，在源/漏極區(qū)摻雜硼 離子的MOSFET是P溝道(p-channel)裝置，其具有正電荷載子且通過 負柵極電壓啟動(activated)，此裝置稱為PMOS裝置。另一方面，NMOS 裝置的源/漏極區(qū)是通過注入n型摻雜質(zhì)而形成，例如磷離子。這兩種 MOSFET可成對利用，互補式金屬氧化物半導(dǎo)體裝置(CMOS)即是由一 對NMOS與PMOS裝置形成。配合適當?shù)倪壿嫿Y(jié)構(gòu)的CMOS裝置可有效 地節(jié)省電力且已廣泛地應(yīng)用于半導(dǎo)體產(chǎn)業(yè)。在其它例子中，MOSFETS可具有相對高與相對低的臨界電壓。多臨 界電壓裝置同時具有較高與較低的臨界電壓，此裝置在應(yīng)用上具有優(yōu)點， 其可在特定的操作條件下選擇最適操作模式。多臨界電壓裝置的制造工藝 提供一種同時降低總耗電量且仍維持其性能的方法。低臨界電壓晶體管可 應(yīng)用于關(guān)鍵路徑操作以符合時間限制，高臨界電壓晶體管可降低靜態(tài)電力 消耗的次臨界電壓漏電流(sub threshold leakage)。因此，多臨界電壓晶 體管已被廣泛地應(yīng)用。MOSFET非常微小，舉例而言，MOSFET的柵極長度(即源極與漏極 之間的長度)可能不大于100 nm。當柵極越來越小，某些不欲發(fā)生的特 性也越來越顯著，其中一個問題即是短溝道效應(yīng)(short channel effect, SCE)。在一些例子中，可通過利用新材料來避免或降低短溝道效應(yīng)。舉 例而言，傳統(tǒng)上，柵電極是以多晶硅形成，然而，可利用金屬來代替多晶 硅，金屬柵極在某些區(qū)域具有良好的性能。另一方面，金屬材料在半導(dǎo)體 工藝中產(chǎn)生更多的挑戰(zhàn)。一種用來最佳化柵極性能的材料為硅化物(silicide)?；旧希杌?物是多晶硅與金屬的合金，金屬例如為鎳、鈦或鈷。硅化物用來形成接觸 部，通常位于柵電極或源/漏極區(qū)的頂部。然而，硅化物也可利用于整個 柵電極中。 一種制作此柵電極的方法是先形成一公知的多晶硅柵極，以光致抗蝕劑層或介電層遮蓋其它元件后，在多晶硅柵極上覆蓋一或多層金屬層。之后，對整個柵極結(jié)構(gòu)進行退火(anneal)工藝以利用足夠時間將結(jié) 構(gòu)加熱，因此，可結(jié)合多晶硅與金屬，直至柵極介電層。以這種或類似方 法形成的柵極稱為完全硅化(fblly-silicided， FUSI)柵極，因為所有的多 晶硅在此工藝中被消耗。FUSI金屬柵極具有許多優(yōu)點，然而，其有時會產(chǎn)生關(guān)于獲得適當功函 數(shù)的問題，特別在PMOS裝置中。功函數(shù)是描述固體原子中的電子自起始 費米能階(initial Fermi energy level)移動至原子之外的真空能階所需的能 量。功函數(shù)可應(yīng)用于晶體管的柵極，舉例而言，未硅化的多晶硅柵極具有 約5.0eV的功函數(shù)。功函數(shù)決定電子裝置開與關(guān)的臨界電壓。硅化的PMOS 裝置通常不具有高功函數(shù)，例如4.8eV，這將產(chǎn)生較高的臨界電壓，例如 高0，2V，如此，不利于其應(yīng)用在低臨界電壓邏輯中。因此，目前需要一種半導(dǎo)體裝置中FUSI金屬柵極的形成方法，并且同時獲得所欲取得的功函數(shù)以應(yīng)用于多臨界電壓裝置，而不需進行袋區(qū) (pocket)或溝道注入。發(fā)明內(nèi)容本發(fā)明提供一種P型金屬氧化物半導(dǎo)體裝置，包括 一柵極結(jié)構(gòu)，形 成于一基底上，該柵極結(jié)構(gòu)包括通過一柵極介電層與該基底分隔的一摻雜 硼硅化金屬柵電極層，其中該摻雜硼硅化金屬柵電極層包括鎳及鉑且包括 一鉑高峰區(qū)，該鉑高峰區(qū)鄰接該柵極介電層的界面，且在該鉑高峰區(qū)中鉑 濃度較鎳濃度約大于5%。本發(fā)明又提供一種半導(dǎo)體裝置，包括 一第一型金屬氧化物半導(dǎo)體裝 置，其包括一摻雜硼的柵電極層；以及一第二 P型金屬氧化物半導(dǎo)體裝置， 其包括一未摻雜硼的柵電極層；其中該摻雜硼的柵電極層及該未摻雜硼的 柵電極層分別包括鉑以及多鎳的鎳硅合金；其中該摻雜硼的柵電極層及該 未摻雜硼的柵電極層分別包括一鉑高峰區(qū)，且在該鉑高峰區(qū)中鉑濃度較鎳 濃度約大于5%。本發(fā)明又提供一種半導(dǎo)體裝置，包括 一高臨界電壓晶體管，其包括 一完全硅化柵電極層；以及一低臨界電壓晶體管，其包括一完全硅化柵電極層，該低臨界電壓晶體管包括鎳及鉑，且包括一鉑高峰區(qū)，在該鉑高峰 區(qū)中鉑濃度較鎳濃度約大于5%;其中該低臨界電壓晶體管的該完全硅化 柵電極層硅摻雜硼。


圖1為顯示公知的半導(dǎo)體裝置的剖面圖；圖2為顯示本發(fā)明實施例的PMOS裝置剖面圖；圖3為顯示本發(fā)明另一實施例的PMOS裝置剖面圖；圖4為本發(fā)明實施例的PMOS裝置的形成方法的工藝流程圖；圖5a至5d為顯示本發(fā)明另一實施例的PMOS裝置的工藝剖面圖。其中，附圖標記說明如下10 晶體管；15 基底；20 柵極；25 柵電極層；30 柵極介電層；35 間隙壁；40 源極；45 漏極；50、 51、 52 電性接觸部；100-^PMOS裝置；105 基底；111、211 硅化鎳接觸區(qū);112、 212 源極區(qū);113、213 淺延伸區(qū)；114、 214 硅鍺部；115、215 溝道區(qū)；116、 216 漏極區(qū)；117、217 淺延伸區(qū)；118、 218 硅鍺部;119、219 硅化鎳接觸區(qū);120、 220 柵極結(jié)構(gòu)；125、225 柵電極層；127、 227 介電層;128、218 間隙壁；129、 219 間隙壁；131、231 界面；135 接觸蝕刻停止層；201-HPMOS裝置；400 方法；403、楊、409、 412、 415、 418、 421、 424、 427、 430、 433、 436、 439、 442、 445、 448、 451、 454、 457、 460、 463、 466、 469、 472 步驟; 500 PMOS裝置 ； 505 基底； 512、 612 源極區(qū)； 516、 616 漏極區(qū)；521、 621 多晶硅柵電極層； 528、 529 間隙壁；530、 630 柵極介電層； 540 介電層； 541、 641 第一金屬柵極部； 542、 642 第二金屬柵極部；550 第二犧牲氧化層； 645 光致抗蝕劑層具體實施方式
本實施例的操作方法及制造方法將在以下作詳盡的說明。然而，以下實 施例并非本發(fā)明唯一的運用，本實施例僅是說明實施本發(fā)明的特定方法，其 非用以限定本發(fā)明的保護范圍。本發(fā)明將以優(yōu)選實施例說明，以下實施例將說明具有多鎳(nickel-rich) 完全硅化(ftilly silicided， FUSI)金屬柵極的PMOS裝置。在此，所謂的 多鎳FUSI金屬柵極是指在硅化工藝中大致上所有原來的多晶硅都被消耗， 且形成的柵電極材料具有較硅多的鎳。然而，本發(fā)明也可應(yīng)用于以類似材料 形成的PMOS裝置。舉例而言，PMOS裝置可以是CMOS裝置中的一個晶 體管，而CMOS裝置通常也包括一個NMOS裝置。雖然本發(fā)明對NMOS裝 置沒有提供優(yōu)點或僅提供很小的優(yōu)點，但對整個CMOS裝置可貢獻優(yōu)點，因 為CMOS裝置中有NMOS及PMOS裝置。本發(fā)明的一實施例是低臨界電壓裝置。如上所述，許多半導(dǎo)體裝置同時 包括高及低臨界電壓裝置，以獲得省電的優(yōu)點。圖2顯示低臨界電壓裝置， 請參照圖2，其為顯示本發(fā)明實施例的PMOS (P溝道金屬氧化物半導(dǎo)體) 裝置100的剖面圖。在本實施例中，PMOS裝置100包括柵極結(jié)構(gòu)120，且 柵極結(jié)構(gòu)120形成在n型硅基底105上方。在鄰接?xùn)艠O結(jié)構(gòu)120的基底105 中形成源極區(qū)112與漏極區(qū)116。需注意的是，源極區(qū)112與漏極區(qū)116的 形狀可根據(jù)設(shè)計與工藝而變化。在本實施例中，源極區(qū)112包括延伸至柵電極層125下方的淺延伸區(qū) 113;漏極區(qū)116包括延伸至柵電極層125下方的淺延伸區(qū)117。分別包括延 伸區(qū)的源極區(qū)112及漏極區(qū)116定義溝道區(qū)115，其中當PMOS裝置被啟動 (activated)后電流可通過溝道區(qū)115。在本實施例中，也分別在源極區(qū)112 及漏極區(qū)116形成硅鍺部114及118。硅鍺部114及118可通過施加物理應(yīng) 力而影響周圍的材料及改善其特性。在本實施例中，在硅鍺部114及118上 方分別形成硅化鎳接觸區(qū)111及119。在本實施例中，柵極結(jié)構(gòu)120包括柵電極層125，其中柵電極層125通 過介電層127與基底105分隔。間隙壁128及129分別形成于柵電極層125 的兩側(cè)。在本實施例中，柵電極層125由完全硅化(FUSI)材料形成，優(yōu)選 地，其為與鎳及鉑進行硅化的多晶硅。優(yōu)選地，F(xiàn)USI柵電極層125是多鎳， 且在柵電極層125與柵極介電層127的界面(或鄰近界面處)包括鉑高峰區(qū) 130。鉑高峰區(qū)130中的鉑濃度較鎳濃度約大于5%，且鉑高峰區(qū)130的位置 在柵極介電層一電極層界面131的約50A中。在柵極結(jié)構(gòu)120及其鄰近區(qū)域 上方形成接觸蝕刻停止層(contact etch stop layer, CESL) 135，以允許后續(xù) 芯片工藝在此裝置上進行。在本實施例中，柵電極層125可摻雜硼。在一例子中，也形成硼高峰區(qū) (未顯示)，且硼高峰區(qū)的位置在界面131的約50A中。在另一例子中，硼 高峰區(qū)較鉑高峰區(qū)130的位置更遠離界面131。在另一實施例中，硼高峰區(qū) 不但在界面131的約50A中，且較鉑高峰區(qū)130更遠離界面。根據(jù)上述參數(shù) 制造的摻雜硼多鎳含鉑硅金屬可獲得約5.04eV的功函數(shù)且臨界電壓約為一 0.3伏特，因此非常適合多臨界電壓裝置中的低臨界電壓裝置。然而，除非 明確地說明，否則本發(fā)明并不需具備某些特別的效果。以下實施例將說明多臨界電壓裝置。圖3為顯示本發(fā)明另一實施例的 PMOS裝置200的剖面圖。本實施例包括高臨界電壓裝置與低臨界電壓裝置。 在本實施例中，PMOS裝置100是低臨界電壓裝置，在某些實施例可不具有 此低臨界電壓裝置。圖3中與圖2相同或類似的元件將不再重復(fù)說明。在圖3的實施例中，鄰近低臨界電壓裝置100的是高臨界電壓裝置201。 然而，裝置100與200也可不互相鄰近，除非對于電路或利用PMOS裝置 200的電路的可靠功能是必要的。在一芯片上可具有許多類似或相同的裝置， 且不需要特別的使用方法。在本實施例中，PMOS裝置200的高臨界電壓裝 置201包括形成于基底105上的柵極結(jié)構(gòu)220。在鄰近柵極結(jié)構(gòu)220的基底 105中形成源極區(qū)212與漏極區(qū)216。需注意的是，源極區(qū)212與漏極區(qū)216 的形狀可根據(jù)設(shè)計與工藝而變化。在本實施例中，源極區(qū)212包括延伸至柵電極層225下方的淺延伸區(qū) 213;漏極區(qū)216包括延伸至柵電極層225下方的淺延伸區(qū)217。分別包括延 伸區(qū)的源極區(qū)212及漏極區(qū)216定義溝道區(qū)215，其中當PMOS裝置201被啟動(activated)后電流可通過溝道區(qū)215。在本實施例中，也分別在源極區(qū) 212及漏極區(qū)216中形成硅鍺部214及218。硅鍺部214及218可通過施加 物理應(yīng)力而影響周圍的材料及改善其特性。在本實施例中，在硅鍺部214及 218上方分別形成硅化鎳接觸區(qū)211及219。在本實施例中，柵極結(jié)構(gòu)220包括柵電極層225，其中柵電極層225通 過介電層227與基底105分隔。需注意的是，PMOS裝置201的某些元件可 與PMOS裝置100的對應(yīng)元件同時形成，例如柵極介電層227。當然，這些 元件也可分別形成。間隙壁228及229分別形成于柵電極層225的兩側(cè)。在 本實施例中，柵電極層225是由完全硅化(FUSI)材料形成，優(yōu)選地，其為 與鎳及鉑進行硅化的多晶硅。優(yōu)選地，F(xiàn)USI柵電極層225是多鎳，且在柵 電極層225與柵極介電層227的界面231(或鄰近界面處)包括鉑高峰區(qū)230。 鉑高峰區(qū)230中的鉑濃度較鎳濃度約大于5%，且鉑高峰區(qū)230的位置在界 面231的約50A中。在柵極結(jié)構(gòu)220及其鄰接的源/漏極區(qū)上方形成CESL 135。在本實施例中，柵電極層225不摻雜硼。根據(jù)上述參數(shù)制造的未摻雜硼 多鎳含鉑硅金屬可獲得約4.93eV的功函數(shù)且臨界電壓約為一0.41伏特，因 此非常適合多臨界電壓裝置中的高臨界電壓裝置。然而，除非明確地說明， 否則本發(fā)明并不需具備某些特別的效果。本發(fā)明實施例的裝置的形成方法將 在以下作說明。圖4為本發(fā)明實施例的PMOS裝置的形成方法400的工藝流程圖。假設(shè) "開始"時進行工藝所必須的材料及設(shè)備都已獲得。首先，提供基底，如步 驟430，基底可為硅或其它適用材料，如硅鍺。接著，在基底上形成相對薄 的介電層，如步驟406,而部分的介電層將隨后形成柵極介電層。優(yōu)選地， 介電層是利用等離子體氮化法形成的氮氧化硅(SiON)。之后，形成多晶硅 層，如步驟409，且其厚度以約400A為佳。進行多晶硅再氧化，如步驟412，以形成厚度約30A的氧化層。也可通 過沉積法形成此氧化層，或者，通過氧化多晶硅材料的表面形成。接著，形 成第二多晶硅層，如步驟415，其厚度以約800 A為佳。之后，沉積柵極硬 掩模層，如步驟418,且形成并圖案化光致抗蝕劑層，如步驟421。圖案化 后留下的光致抗蝕劑層可保護部分的柵極材料，以形成柵極疊層。通過蝕刻工藝形成柵極疊層，如步驟424。在本實施例中，蝕刻工藝去除先前沉積于基底上未受保護的材料，而形 成柵極疊層。在本實施例中，柵極疊層不但包括柵極介電層與柵極導(dǎo)電層， 且還包括在柵極導(dǎo)電層上的氧化層、第二多晶硅層及硬掩模層。在其它例子 中，柵極疊層仍可包括其它層。在本實施例中，此蝕刻工藝包括在鄰接?xùn)艠O 疊層的兩側(cè)所暴露的基底中蝕刻出凹陷區(qū)。利用外延生長法以在凹陷區(qū)中形成硅鍺，從而形成源/漏極區(qū)，如步驟427。優(yōu)選地，各源/漏極區(qū)的上邊界是 通過此工藝凸起于鄰接?xùn)艠O結(jié)構(gòu)的下邊界及基底。之后，形成犧牲氧化層，如步驟430，其厚度以約300 A為佳。接著， 形成并圖案化光致抗蝕劑層，如步驟433。此圖案化的光致抗蝕劑層保護源/ 漏極區(qū)而暴露柵極結(jié)構(gòu)。進行蝕刻工藝，如步驟436，由此，暴露的犧牲氧 化層及其下的位于各柵極疊層上的硬掩模層被去除，且此蝕刻工藝沿著留下 的第二多晶硅層與其下的氧化層。需注意的是，步驟436為一或多個單獨的 蝕刻步驟。蝕刻進行完畢后，在各柵極結(jié)構(gòu)中留下第一多晶硅層，各柵極結(jié) 構(gòu)暴露其頂部且其側(cè)壁由間隙壁保護。間隙壁延伸至留下的多晶硅柵電極層 的上邊界上方，這是因為在間隙壁形成過程中利用第二多晶硅層來增加?xùn)艠O 疊層的高度。接著，去除留下的光致抗蝕劑層，如步驟439。之后，進行硅化多晶硅柵極。舉例而言，硅化步驟可包括沉積金屬層， 如步驟442，金屬層以鎳為佳，然而，也可使用其它金屬。進行第一快速熱 退火(rapid thermal anneal, RTA)，如步驟445。優(yōu)選地，第一 RTA在溫 度約35(TC下進行約1分鐘。第一RTA可使金屬層中的金屬與多晶硅層中的 硅結(jié)合，以形成硅化物。不是所有的金屬都與多晶硅反應(yīng)，因此下個步驟是 去除未反應(yīng)的過剩金屬，如步驟448。進行第二RTA，如步驟451。優(yōu)選地， 第二 RTA在溫度約500'C下進行約1分鐘。形成并圖案化光致抗蝕劑層，以覆蓋兩個柵電極層的其中之一，如步驟 454，且形成約40A的第二犧牲氧化層，如步驟457。第二犧牲氧化層可用 來進行暴露柵電極的摻雜硼工藝，如步驟460。優(yōu)選地，硼摻雜工藝的摻雜 能量約為350 eV，摻雜濃度約為3X1015。在其它例子中，柵電極層的摻雜 工藝可于硅化工藝之前進行。之后，去除留下的光致抗蝕劑層，如步驟463。為了保護源/漏極區(qū)硅化工藝中的柵電極層，可在源/漏極區(qū)上形成圖案化光致抗蝕劑層，如步驟466。 進行源/漏極區(qū)的硅化工藝，如步驟469，此硅化方法可與上述的多晶硅柵電 極層硅化工藝類似。接著，去除保護柵極結(jié)構(gòu)的光致抗蝕劑層，如步驟472。 隨后，隨著CESL及其它結(jié)構(gòu)的形成，可繼續(xù)進行其它工藝以完成并封裝芯 片。圖5a至5d為顯示本發(fā)明另一實施例的PMOS裝置500的工藝剖面圖。 這些圖中所顯示半導(dǎo)體裝置結(jié)構(gòu)并不完全根據(jù)圖4的工藝方法400。由于工 藝可能發(fā)生一些變化，因此一實施例具有的結(jié)構(gòu)并不一定存在另一實施例。 請參照圖5a，在基底505上形成柵極結(jié)構(gòu)520及620，柵極結(jié)構(gòu)520及620 分別具有柵極介電層530、 630與多晶硅柵電極層521、 621。柵極結(jié)構(gòu)520 的介電層間隙壁528、 529與柵極結(jié)構(gòu)620的介電層間隙壁628、 629分別沉 積于柵極疊層的相對側(cè)。在鄰接?xùn)艠O結(jié)構(gòu)520相對側(cè)的基底505中形成源極 區(qū)512及漏極區(qū)516，在鄰接?xùn)艠O結(jié)構(gòu)620相對側(cè)的基底505中形成源極區(qū) 612及漏極區(qū)616。可通過類似圖4中步驟403至436的方法形成上述結(jié)構(gòu)。圖5a的結(jié)構(gòu)可類似但不需與圖2及3相同，類似的元件是以類似的符 號標示。需注意的是，圖中柵極結(jié)構(gòu)520及620的相對位置關(guān)系僅作為示例， 兩者可不需互相鄰接。此外，高臨界電壓柵極620與低臨界電壓柵極520可 分別地形成或同時進行工藝，以下的實施例將以最有效率的方法為示例。與 上述的圖4相較，圖5a至5d可與其具有不同的步驟順序，且可增加步驟 或去除某些非主要的步驟，只要不脫離本發(fā)明的精神。在圖5a至5b的實施例中，在形成犧牲氧化層及進行回蝕刻以暴露柵極 之后，可在暴露的多晶硅柵電極層上形成一或多層金屬層。圖5b顯示介電 層540、第一金屬柵極部541與641及第二金屬柵極部542與642。優(yōu)選地， 第一金屬柵極部541與641包括鎳及5%的鉑，且厚度約為220A。第二金屬 柵極部542與642包括氮化鈦，且其厚度以約100A為佳。進行第一及第二 RTA，且在第一及第二 RTA之間去除未反應(yīng)而過剩的 金屬。請參照圖5c，形成并圖案化光致抗蝕劑層645以覆蓋柵電極層625。 接著，形成第二犧牲氧化層550，其厚度以約40A為佳。第二犧牲氧化層550 可用來進行柵電極層525的硼摻雜工藝，對應(yīng)圖4的步驟460。隨后，去除 留下的光致抗蝕劑層與犧牲氧化層。形成并圖案化光致抗蝕劑層以在源/漏極區(qū)的硅化工藝中保護柵極結(jié)構(gòu)。 接著，進行源/漏極區(qū)的硅化工藝，硅化步驟可類似于上述的柵極硅化工藝，其包括沉積一或多層金屬層、進行RTA及去除過剩金屬。然而，不需要硅 化整個源/漏極區(qū)。去除留下的光致抗蝕劑層，而產(chǎn)生的結(jié)構(gòu)如圖5d所示。 硅化區(qū)511沉積于源極區(qū)512上部，硅化區(qū)519沉積于漏極區(qū)516上部。硅 化區(qū)611及619分別沉積在源極區(qū)612及漏極區(qū)616上部。隨后，可繼續(xù)進 行其它工藝，如形成CESL及其它結(jié)構(gòu)或完成并封裝芯片。雖然本發(fā)明已經(jīng)以優(yōu)選實施例揭示如上，然而其并非用以限定本發(fā)明， 任何熟悉此技術(shù)的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作一些 的變動與潤飾，因此本發(fā)明的保護范圍當以后附的權(quán)利要求書為準。
權(quán)利要求
1. 一種P型金屬氧化物半導(dǎo)體裝置，包括一柵極結(jié)構(gòu)，形成于一基底上，該柵極結(jié)構(gòu)包括通過一柵極介電層與該基底分隔的一摻雜硼硅化金屬柵電極層，其中該摻雜硼硅化金屬柵電極層包括鎳及鉑且包括一鉑高峰區(qū)，該鉑高峰區(qū)鄰接該柵極介電層的界面，且在該鉑高峰區(qū)中鉑濃度較鎳濃度約大于5％。
2. 如權(quán)利要求1所述的P型金屬氧化物半導(dǎo)體裝置，其特征是該鉑高 峰區(qū)位于該柵極介電層的界面的約50A中。
3. 如權(quán)利要求1所述的P型金屬氧化物半導(dǎo)體裝置，其特征是該摻雜 硼硅化金屬柵電極層包括硅并且為多鎳。
4. 如權(quán)利要求1所述的P型金屬氧化物半導(dǎo)體裝置，還包括一硼高峰區(qū)。
5. 如權(quán)利要求1所述的P型金屬氧化物半導(dǎo)體裝置，其特征是該鉑高 峰區(qū)較該硼高峰區(qū)接近該柵極介電層的界面。
6. 如權(quán)利要求1所述的P型金屬氧化物半導(dǎo)體裝置，還包括一第二柵極 結(jié)構(gòu)，其中該第二柵極結(jié)構(gòu)包括通過一第二柵極介電層與該基底分隔的一第 二硅化金屬柵電極層，其中該第二硅化金屬柵電極層包括硅及鎳并且為多 鎳，其中該第二硅化金屬柵電極層未摻雜硼。
7. 如權(quán)利要求6所述的P型金屬氧化物半導(dǎo)體裝置，其特征是該第二 硅化金屬柵電極層包括鉑并且包括一鉑高峰區(qū)，并且在該鉑高峰區(qū)中鉑濃度較鎳濃度約大于5%。
8. —種半導(dǎo)體裝置，包括-一第一P型金屬氧化物半導(dǎo)體裝置，其包括一摻雜硼的柵電極層；以及 一第二 P型金屬氧化物半導(dǎo)體裝置，其包括一未摻雜硼的柵電極層； 其中該摻雜硼的柵電極層及該未摻雜硼的柵電極層分別包括鉑以及多 鎳的鎳硅合金；其中該摻雜硼的柵電極層及該未摻雜硼的柵電極層分別包括一鈾高峰 區(qū)，且在該鉑高峰區(qū)中鉑濃度較鎳濃度約大于5%。
9. 如權(quán)利要求8所述的半導(dǎo)體裝置，其特征是該第一P型金屬氧化物 半導(dǎo)體裝置是低臨界電壓裝置，該第二 p型金屬氧化物半導(dǎo)體裝置是高臨界 電壓裝置。
10. —種半導(dǎo)體裝置，包括一高臨界電壓晶體管，其包括一完全硅化柵電極層；以及一低臨界電壓晶體管，其包括一完全硅化柵電極層，該低臨界電壓晶體 管包括鎳及鉑，并且包括一鉑高峰區(qū)，在該鉑高峰區(qū)中鉑濃度較鎳濃度約大于5%;其中該低臨界電壓晶體管的該完全硅化柵電極層硅摻雜硼。
11. 如權(quán)利要求10所述的半導(dǎo)體裝置，其特征是該低臨界電壓晶體管的臨界電壓約小于0.35V。
全文摘要
本發(fā)明提供一種P型金屬氧化物半導(dǎo)體裝置及半導(dǎo)體裝置，包括一柵極結(jié)構(gòu)，形成于一基底上，該柵極結(jié)構(gòu)包括通過一柵極介電層與該基底分隔的一摻雜硼硅化金屬柵電極層，其中該摻雜硼硅化金屬柵電極層包括鎳及鉑且包括一鉑高峰區(qū)，該鉑高峰區(qū)鄰接該柵極介電層的界面，且在該鉑高峰區(qū)中鉑濃度較鎳濃度約大于5％。
文檔編號H01L29/49GK101276835SQ20071013709
公開日2008年10月1日 申請日期2007年7月24日 優(yōu)先權(quán)日2007年3月27日
發(fā)明者卡羅斯, 林威戎, 王志豪, 蔡慶威, 黃煥宗 申請人:臺灣積體電路制造股份有限公司