專利名稱：：超級(jí)自對準(zhǔn)的溝-柵雙擴(kuò)散金屬氧化物半導(dǎo)體器件的制作方法200710161809.2說明書第l/38頁超級(jí)自對準(zhǔn)的溝-柵雙擴(kuò)散金屬氧化物半導(dǎo)體器件本申請是申請日為2000年4月21日、申請?zhí)枮?00410094656.0、發(fā)明名稱為"超級(jí)自對準(zhǔn)的溝-柵雙擴(kuò)散金屬氧化物半導(dǎo)體器件"的專利申請的分本發(fā)明涉及金屬氧化物半導(dǎo)體器件及其制造方法，具體涉及超級(jí)自對準(zhǔn)的溝-柵雙擴(kuò)散金屬氧化物半導(dǎo)體器件及其制造方法。
背景技術(shù)：
：附圖1所示為常規(guī)的垂直雙擴(kuò)散MOSFET(DMOS)10,該MOSFET10具有溝柵(trenchgate)11、擴(kuò)散的P-型本體(body)擴(kuò)散區(qū)(PB)、淺N+源極區(qū)12和P+本體接觸區(qū)13，并形成在N-型外延層Nepi中，在N+襯底上生長。利用對接的接觸結(jié)構(gòu)通過源極金屬14使源極和本體接觸區(qū)12,13短接。柵極11埋入在夕卜延層Nepj中腐蝕出的溝15中,進(jìn)行氧化并填充捧雜的多晶硅。在硅區(qū)中沿著溝的側(cè)壁形成該該器件的溝道，該硅區(qū)在N+源極到Pb本體結(jié)到在PB本體和N型外延漏極之間形成的結(jié)之間延伸。在常規(guī)器件中，同時(shí)形成在溝側(cè)壁和底部上的柵氧化物16,由此具有均勻的厚度(除了由于在曲面上壓縮氧化效應(yīng)和在不同的結(jié)晶面上的不同的氧化率造成的細(xì)^f鼓的變化以外)。漏極摻雜在濃度上通常低于PB本體區(qū)，以對于任何可適用的電壓在漏極中保證顯著的貧化擴(kuò)展而在溝道中形成最小的貧化擴(kuò)展。在PB本體中更大濃度的^^雜可以避免穿通擊穿和短溝道的其它的不希望的效應(yīng)，這種短溝道通常的有效長度為0.3到1微米。通過對在附圖2中所示的電阻分量進(jìn)行求和確定這種器件的接通電阻，即對它的襯底電阻(Rsub)、它的外延漏極電阻(Repi)、它的溝道電阻(Rch)、它的源極接觸電阻(RJ和它的金屬互連電阻(Rm)進(jìn)行求和。在更厚的外延層的情況下在從溝道中流出的電流傳播的區(qū)域(R^pu)和電流變得均勻的另一區(qū)域(Repi2)之間對外延電阻(Repi)再進(jìn)行細(xì)分。其中<formula>formulaseeoriginaldocumentpage5</formula>用作開關(guān)的功率MOSFET的主要設(shè)計(jì)目標(biāo)是通過同時(shí)使它的每個(gè)電阻分量最小來實(shí)現(xiàn)最低的接通電阻。下面的因素必須考慮1.通過利用更厚的金屬層使金屬電阻最小化。2.將晶片研磨到盡可能的最薄的尺寸以使襯底的電阻最小。必須在制造的過程中接近最后進(jìn)行研磨以使操作造成斷裂的危險(xiǎn)最小。3.在該器件的雪崩擊穿電壓和接通電阻之間進(jìn)行必要的折衷。更高的擊穿電壓要求更厚的濃度更低摻雜的外延層，導(dǎo)致了更高的外延電阻。通常，選擇摻雜的外延層以提供能夠承受所要求的斷態(tài)阻斷電壓(即，它的特定雪崩擊穿電壓)的最高的摻雜層。4.對于給定的面積通過使溝道的周長最大來使溝道電阻最小?？梢詫OSFET的每個(gè)單元(cell)構(gòu)成任何帶狀或多邊形。理想情況下，所選擇的形狀應(yīng)該是這樣的一種形狀，即能夠以規(guī)則的間距重復(fù)的形狀以使更多的單元常低的接通電阻。5.更高的單元密度具有的優(yōu)點(diǎn)是在外延漏極中的電流變得均勻，越接近表面，越充分地利用外延層的傳導(dǎo)性，并降低外延電阻的擴(kuò)展電阻項(xiàng)(Repn)。通過比較附圖3A和附圖3B可以看出，更小的單元間距減少了沒有電流流經(jīng)而浪費(fèi)的面積，以外延層的總厚度的更大的百分比均勻地傳導(dǎo)電流。更均勻?qū)ㄍ庋訉邮孤O電阻更低。由于MOSFET溝道導(dǎo)通方程取決于器件的柵極的總的"周長"而不是器件的面積，所以使給定面積的溝柵的周長最大能夠降低溝道電阻(Rch)。利用常規(guī)的橫向MOSFET的溝道電阻方程可以逼近垂直DMOS的溝道電阻。<formula>formulaseeoriginaldocumentpage5</formula>其中C<formula>formulaseeoriginaldocumentpage6</formula>組合提供<formula>formulaseeoriginaldocumentpage6</formula>(5)利用指標(biāo)A/W的幾何參數(shù)值以面積表示，得到如下形式:<formula>formulaseeoriginaldocumentpage6</formula>由于比較理想的是使W最大并使A最小，需要減少指標(biāo)A/W的數(shù)值以降低溝道電阻。為確定各種單元幾何形狀的A/W,根據(jù)溝寬度(溝的表面尺寸Yg，區(qū)別于"柵極寬度W")和在溝之間的源極本體"臺(tái)面(mesa)"的寬度Y犯確定面積A和周長W的方程。如附圖4A所示，對于表面長度Z的連續(xù)帶，有形成<formula>formulaseeoriginaldocumentpage6</formula>換句話說，對于帶狀幾何形狀的A/W僅僅為間距的一半。對于附圖4B的方形單元，周長為<formula>formulaseeoriginaldocumentpage6</formula>與帶狀幾何形狀相比較，只要當(dāng)與源極-本體尺寸相比棚-極較小時(shí)方形單元幾何形狀具有更低的電阻。由于在常規(guī)的溝柵DMOS中，制造較小的溝并不象制造較小的硅臺(tái)面一樣困難，緊密的單元幾何形狀在性能方面更優(yōu)越。即使柵極尺寸比源極本體臺(tái)面尺寸更大，帶形幾何尺寸仍然具有優(yōu)越的性能。在實(shí)際中這種情況很難實(shí)現(xiàn)，特別是在較狹窄的溝柵結(jié)構(gòu)中，在這種較狹窄的溝柵結(jié)構(gòu)中形成源極和本體區(qū)并建立與它們所需的接觸區(qū)的對準(zhǔn)公差導(dǎo)致了較寬的臺(tái)面。只要柵極尺寸Yc和源極本體臺(tái)面尺寸Ysb相等，就使A/W最小而言，這兩種幾何形狀不存在差別。已經(jīng)發(fā)現(xiàn)在溝柵DMOS單元陣列中在方形角落中存在源極，導(dǎo)致了在該器件中的斷態(tài)泄漏，可能是由沿著溝角上的缺陷或沿著角落上源極的某些擴(kuò)散增強(qiáng)引起的。對于這種問題的一種解決方案是利用光致抗蝕掩膜阻止N+源極被注入到溝的角落中，如附圖4C所示。然而，不幸的是，這種角落區(qū)(cornerblock)的特征降低了該器件的柵極周長并增加了溝道電阻。假設(shè)環(huán)形形狀的源極的寬度為Ys,該寬度必須小于臺(tái)面的寬度Ysb的一半。如圖所示，如果我們僅從源極掩模消除角落，則該器件的周長不再是4YsB,而是減少為<formula>formulaseeoriginaldocumentpage7</formula>因此<formula>formulaseeoriginaldocumentpage7</formula>由于角落區(qū)引起的預(yù)期電阻的損失呈線性，因此如果Ys是Ysb的20%，柵極周長將減少20%,因此溝道電阻增加。這種解釋是一種最糟糕的情況，因?yàn)樗僭O(shè)在角落區(qū)中沒有導(dǎo)通。而實(shí)事上，有些電流流經(jīng)在角落區(qū)，但它們對應(yīng)于具有更長的長度和可能具有不同的閾值電壓的晶體管。此外，當(dāng)單元成比例地縮小到更小的尺寸時(shí)，它不大可能繼續(xù)利用角落區(qū)的概念，因?yàn)榻锹渚o密連接在一起。在這種情況下顯著減少了源極周長并也減少了接觸面積?？梢韵胂?在六邊形單元溝型DMOS(參見附圖4D)中消除了角落區(qū)，這是由于在六邊形臺(tái)面的周邊的角度是更小的銳角(實(shí)際是鈍角)。在另一方面，溝的腐蝕表面并不與在硅中的自然結(jié)晶面平行。通過橫穿多晶面切割，溝道的表面粗糙度增加，溝道的遷移率降低，并且溝道的電阻增加。盡管有些人在商業(yè)性和工業(yè)性的雜志中聲稱了相反的情況，但是六邊形單元的填元密度并不好于常規(guī)的方形單元設(shè)計(jì)，導(dǎo)致了完全相同的A/W。因此，為使單元密度最大并使垂直溝柵DMOS的單元間距最小，只要A/W減少了，應(yīng)該使溝柵表面尺寸和臺(tái)面的表面尺寸都最小化。可能的最小的溝尺寸是溝刻設(shè)備、溝寬度和深度、溝的形狀(包括圓化)和溝回填過程的函數(shù)。除了所有這些變量以外，溝的最小的拉制特征尺寸是單層尺寸，即通過印制、蝕刻和填充溝的晶片制造(fab)的能力確定它的最小特征尺寸，而不是由與其它的光學(xué)掩蔽層的某些相互作用確定。然后指定最小的溝尺寸作為單層掩模特征。單掩才莫層結(jié)構(gòu)特征通常稱為單層尺寸或SLD。由于現(xiàn)在專門用作微處理器和DRAM制造的光學(xué)掩蔽設(shè)備可用于功率半導(dǎo)體的生產(chǎn)，因此溝寬度SLD很可能收縮。通過與不止一層光學(xué)掩蔽層相關(guān)的設(shè)計(jì)規(guī)則確定源極本體臺(tái)面的最小尺寸，即它涉及多層尺寸(MLD)設(shè)計(jì)規(guī)則。該規(guī)則考慮了在關(guān)鍵尺寸(稱為ACD)方面和一掩模層對另一掩模層的對準(zhǔn)誤差(通稱為重疊或OL)方面的可變性，在特征尺寸方面的ACD變化是由于光致抗蝕劑厚度和粘度的變化率、曝光時(shí)間、光學(xué)反射、在蝕刻過程中的光致抗蝕劑腐蝕、蝕刻時(shí)間、蝕刻速率等影響的結(jié)果。由于OL層間錯(cuò)位引起的變化率更顯著。附圖5A-5E所示為在設(shè)定溝型DMOS臺(tái)面的最小尺寸的過程中變化量。在這種情況下通過三種設(shè)計(jì)規(guī)則設(shè)定臺(tái)面寬度。1.接觸區(qū)(contact)對溝的最小間隔。在附圖5A所示的設(shè)計(jì)規(guī)則的目的是防止金屬接觸區(qū)與柵極短接(參見附圖5D所示的嚴(yán)重?fù)p壞的情況)。假設(shè)金屬接觸區(qū)與溝對準(zhǔn)，OL表示單一重疊錯(cuò)位，ACDi表示在溝寬度方面的寬度變化，而ACDz表示在接觸區(qū)尺寸方面的變化。對于半個(gè)單元將ACDi和八CD2的值除以2?？紤]所有的變量的最小間隔必須超過零以防止在埋入的柵極多晶硅和源極金屬之間的短路。碼聽;"A錯(cuò)位+，+，(l"2.金屬接觸區(qū)和N+源極的最小重疊。在附圖5B中所示的設(shè)計(jì)規(guī)則的目的是保證在金屬接觸區(qū)層和N+源極之間的接觸(參見附圖5E的錯(cuò)位實(shí)例)。假設(shè)接觸區(qū)掩模與在晶片上的溝特征對準(zhǔn)，OL表示至少兩個(gè)連續(xù)的錯(cuò)位，即一種錯(cuò)位可以產(chǎn)生在接觸區(qū)掩模與溝的對準(zhǔn)中，第二種(在統(tǒng)計(jì)上獨(dú)立)錯(cuò)位產(chǎn)生在N+源極掩模和溝之間。ACD3表示在N+源極區(qū)的寬度中的變化，而ACD2表示接觸區(qū)(與金屬)的尺寸的變化?？紤]所有的變量在每側(cè)上最小間隔必須超過凈重疊5N+以保證在金屬接觸區(qū)和N+源極區(qū)之間的歐姆接觸。^v+"W^+^《(17)3.在P+本體接觸區(qū)和金屬接觸區(qū)之間的最小接觸。在附圖5C中所示的設(shè)計(jì)規(guī)則的目的是通過確保N+源極區(qū)并不完全覆蓋P+本體接觸區(qū)來保證在金屬接觸區(qū)和P+本體區(qū)之間的歐姆接觸。ACD3是N+源極區(qū)的寬度的變化。8由于穿過N+源極區(qū)的開口的總尺寸在每側(cè)上縮小ACD/2,尺寸總共可能變化ACD?？紤]所有的變量最小間隔必須超過凈重疊5p+以保證在金屬接觸區(qū)和P+源極區(qū)之間的歐姆接觸。在這種極端的情況下，如附圖5F所示，通過重疊在該單元的中心的N+區(qū)的橫向延伸覆蓋整個(gè)P+區(qū)域。對于半個(gè)單元，Di"ACZ^+(18)總之，利用兩個(gè)接觸區(qū)對溝的規(guī)則(rule)(在臺(tái)面的每側(cè)各一個(gè))、兩個(gè)N+接觸區(qū)規(guī)則(確保與在臺(tái)面的兩側(cè)上的N+源極的接觸)和單個(gè)P+規(guī)則確定最小臺(tái)面寬度。但由于在朝一個(gè)溝的接觸區(qū)掩模中的錯(cuò)位增加了到另一個(gè)溝的距離，當(dāng)計(jì)算最小的臺(tái)面尺寸時(shí)每種設(shè)計(jì)規(guī)則必須僅考慮一次。假設(shè)所有的OL和ACD規(guī)則，臺(tái)面的最小寬度是F幼(最小臺(tái)面)=3ACD+3<9丄+2SW++5P+(19)例如，假設(shè)0.25微米的±3-1:OL誤差、0.1微米的3-1:ACD、0.1微米的最小N+重疊(如圖所示對于每個(gè)N+)和0.3微米的最小N+開口(以接觸P+),則最小的源極-本體臺(tái)面尺寸是!^(最小臺(tái)面)=3(0.1)+3(0.25)+2(0.15)+0,65=2.0(20)然而，實(shí)際上可能需要附加0.5微米以實(shí)現(xiàn)較高的產(chǎn)量，較好的缺陷容差和提高P+接觸面積。在2微米臺(tái)面以下利用接觸區(qū)掩模和對接N+7P+源極-本體接觸區(qū)它很難實(shí)現(xiàn)溝型DMOS。在這種情況下，必須利用在N+源極區(qū)從溝到溝之間橫穿硅臺(tái)面延伸的結(jié)構(gòu)設(shè)計(jì)。用于連接到底層PB本體擴(kuò)散區(qū)的P+本體接觸區(qū)可在z-方向(沿帶長度方向)形成接觸。然后利用兩個(gè)接觸區(qū)-至—溝的特征和接觸區(qū)尺寸確定臺(tái)面寬度。&B(最小臺(tái)面)=2ACD+201+^^(21)利用相同的公差但具有0.4微米N+接觸窗口，得到F幼(最小臺(tái)面)=2(0.1)+2(0.25)+0.4=1.1(22)實(shí)際上，為實(shí)現(xiàn)更高產(chǎn)量和較好的缺陷容差，可能要求更大的尺寸，大至1.5微米。在大約0.9到1.1微米的臺(tái)面寬度之下，甚至細(xì)微的線條接觸和精確的層間對準(zhǔn)都變得困難。此外，在這些尺寸下還存在其它的與制造相關(guān)的問題。在溝柵DMOS中另一種設(shè)計(jì)和過程考慮是本體區(qū)PB的電阻和將它短接到源極金屬的本體接觸區(qū)的質(zhì)量。通過使發(fā)射極和基極保持在相同的電位，源極到本體的短路防止了寄生NPN雙極性晶體管的導(dǎo)通和快速反向擊穿(見附圖7A的剖面圖)。使發(fā)射極和基極端短路在理想地防止了發(fā)射極-基極結(jié)點(diǎn)的正向偏置并避免隨后的少數(shù)載流子(電子)注入到MOSFET的本體(即基極)中。本體拾取(pickup)頻率確定了沿z方向的基極電阻。在"階梯"設(shè)計(jì)中，P+本體接觸區(qū)偶爾中斷N+源極帶以電學(xué)方式拾取本體區(qū)(見附圖7B的平面視圖和附圖7C的三維投影視圖)。位于N+源極區(qū)之下的P-本體區(qū)Pb部分的"夾斷(pinch)電阻"必須保持在較低的值而不會(huì)對其它的器件的特性比如閾值電壓產(chǎn)生不利的影響。用于形成P-本體區(qū)的方法和用于實(shí)現(xiàn)與本體較低的電阻歐姆接觸的淺P+區(qū)的結(jié)合都是專用于每個(gè)溝柵DMOS設(shè)計(jì)和過程。如今許多商用功率MOSFET在這方面并不適合，結(jié)果造成快速反向和強(qiáng)度問題。P+接觸區(qū)越小或頻率越低，越可能產(chǎn)生快速反向。主要利用較小的接觸區(qū)特征來實(shí)現(xiàn)較小的臺(tái)面和較高的單元密度，在金屬接觸區(qū)的臺(tái)階覆蓋方面存在另外的問題。如附圖8A所示，通過頂部金屬比如鋁硅、鋁銅或鋁銅硅的濺射進(jìn)行淀積形成相似的接觸區(qū)形狀，在金屬層70的中部形成凹口或間隙。在薄金屬層的情況下凹口并不嚴(yán)重。但對利用在功率器件中，薄金屬層的電阻(特別是在0.2微米厚以下)太高。表面金屬電阻將毫歐姆的電阻橫向地加入到溝柵DMOS中(當(dāng)電流沿著器件的表面流到連接導(dǎo)線或源極拾取部分(pickup),使較大的電路片(die)產(chǎn)品的接通電阻顯著部分地增加。需要厚的金屬層(例如3到4微米厚)以便使接通電阻最小。然而，如附圖8B所示，厚金屬層72具有末端開口，其在由氧化層71所形成的接觸區(qū)臺(tái)階處導(dǎo)致形成薄金屬。由于所有的電流都必須流經(jīng)薄金屬和臺(tái)階，盡管較厚的金屬淀積，該器件仍然具有較高的金屬電阻，但也具有較差的電遷移性能。通過淀積更薄的中間層電介質(zhì)(ILD)可以減少在活性(active)接觸區(qū)域上的氧化物臺(tái)階的高度，但無論在什么情況下只要金屬運(yùn)行在多晶硅柵極總線上更薄的電介質(zhì)可能會(huì)因金屬擊穿。更薄的ILD還可以使在源極金屬和到對ESD破損敏感的薄氧化物的多晶硅柵極總線或引線之間短路。例如，附圖9A所示為在柵極總線92上交叉的金屬層90。在源極金屬與多晶硅柵極總線交叉之處的電路片中任何地方都可能產(chǎn)生金屬臺(tái)階覆蓋問題，因?yàn)楸砻娑嗑Ч杼?。因?yàn)槲挥陔娐菲砻嫔显O(shè)置的多晶硅柵極總線具有由于溝的多晶硅平面化產(chǎn)生的厚度，所以出現(xiàn)了這種情況。該多晶硅的這種厚度必須足夠厚以填充它的最寬的點(diǎn)上的溝。假設(shè)l-微米寬的溝，最寬的點(diǎn)產(chǎn)生在對角線上的溝角上，尺寸大約為1.4微米(見附圖9B)。在淀積之后在電路片的表面上多晶硅的厚度需要至少是對角尺寸的一半以填充溝，如附圖9C所示，以確保在后面的內(nèi)腐蝕的過程中多晶硅并不浸入(dip)到電路片之下。例如在0.7微米的情況下，整個(gè)多晶硅厚度加上底層的氧化物都出現(xiàn)在柵極總線中的電路片的頂部上，因此1到1.5微米的臺(tái)階是可能的。在多晶硅的平面化內(nèi)腐蝕的過程中通常對柵極總線區(qū)進(jìn)行掩模，形成臺(tái)階。較厚的多晶硅還限制了可能的制造方法的工序，因?yàn)閷νㄟ^它51入雜質(zhì)來說多晶硅太厚?？傊延械某Ｒ?guī)溝柵垂直DMOS器件存在的一個(gè)問題是單元密度不能增加和幾何形狀面積和柵極周長比不能進(jìn)一步減小以進(jìn)一步改善低接通電阻開關(guān)的面積效率，由于常規(guī)的溝柵極垂直DMOS的結(jié)構(gòu)基本限制強(qiáng)加在單元尺寸上。對于低壓器件，總的電阻中的大部分基于MOS溝道電阻(Rch),因此電阻損失特別大。對單元密度的限制主要是在溝之間的臺(tái)面的最小寬度的結(jié)果。通過利用多掩模層確定臺(tái)面的最小寬度，特別是由與接觸區(qū)掩模相關(guān)的設(shè)計(jì)規(guī)則確定。帶狀幾何形狀減少了或消除了對頻繁或更大的面積對接源極/本體短接的需要，實(shí)現(xiàn)了更緊密的單元間距但在實(shí)現(xiàn)良好的擊穿和快速反向特性方面可能產(chǎn)生問題。增加最小可能的接觸區(qū)尺寸要求能夠解決在活性接觸區(qū)域和柵極總線上的金屬臺(tái)階覆蓋問題。但沒有將這些設(shè)計(jì)規(guī)則利用到在臺(tái)面寬度等于溝柵寬度之處，帶狀幾何形狀的A/W比具有類似單元間距的方形單元幾何形狀的A/W更差。
發(fā)明內(nèi)容為了解決上述問題，本發(fā)明提供一種制造溝型MOSFET的方法，包括提供具有表面的半導(dǎo)體材料的本體；在該表面上形成第一掩模，第一掩模在要在該本體上設(shè)置溝之處具有開口；通過在第一掩模中的開口腐蝕該半導(dǎo)體材料以形成在該半導(dǎo)體本體中的溝；在該溝中淀積氧化物；腐蝕該氧化物以在該溝的底部上形成第一氧化物層；在該溝的側(cè)壁上形成第二氧化物層，該第一氧化物層比第二氧化物層更厚；以及將多晶硅引入到該溝中；氧化所暴露的多晶硅的表面以在該溝的頂部上形成第三氧化物層，該第三氧化物層向下延伸到該溝之內(nèi)并比第二氧化物層更厚；將第一導(dǎo)電型的摻雜劑引入到半導(dǎo)體本體中以形成本體區(qū)，該本體區(qū)的結(jié)與第一氧化物層的上表面處于同一平面。本發(fā)明還提供一種溝-柵功率MOSFET，包括具有在其中形成溝的半導(dǎo)體本體，該溝的壁與在溝的角落上的半導(dǎo)體本體的主表面相交，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的4冊極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚，第二部分的底部表面在半導(dǎo)體本體的表面的平面之下；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層，在金屬層和頂部表面之間的接觸區(qū)橫向地延伸到溝角落。本發(fā)明還提供一種溝-柵功率MOSFET,包括具有在其中形成溝的半導(dǎo)體本體，該溝的壁與在溝的角落上的半導(dǎo)體本體的主表面相交，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚；其中柵極氧化物層還包括在溝的底部附近的第三部分，該第三部分比第一部分更厚，該第三部分的上表面與在本體區(qū)和漏極區(qū)之間的結(jié)處于相等的水平面；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層，在金屬層和頂部表面之間的觸點(diǎn)橫向地延伸到溝角落。本發(fā)明還提供一種溝-柵功率MOSFET，包括具有主表面的半導(dǎo)體本體和在該半導(dǎo)體本體中形成的溝，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚，第二部分并不與在溝之外的半導(dǎo)體本體的主表面重疊，該第二部分的底部表面在半導(dǎo)體本體的表面的平面之下；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層。本發(fā)明還提供一種溝-柵功率MOSFET,包括具有主表面的半導(dǎo)體本體和在該半導(dǎo)體本體中形成的溝，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚，第二部分并不與在溝之外的半導(dǎo)體本體的主表面重疊；其中柵極氧化物層還包括在溝的底部附近的第三部分，該第三部分比第一部分更厚，該第三部分的上表面與在本體區(qū)和漏極區(qū)之間的結(jié)處于相等的水平面；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層。本發(fā)明還提供一種溝-柵功率MOSFET,包括具有主表面的半導(dǎo)體本體和在該半導(dǎo)體本體中形成的溝，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和在溝底部上的第二部分，該第二部分比第一部分更厚，第二部分的上表面與在本體區(qū)和漏極區(qū)之間的結(jié)處于相等的水平面。本發(fā)明還提供一種制造MOSFET的方法，包括提供半導(dǎo)體本體；在該半導(dǎo)體本體的表面上形成溝，該溝限定臺(tái)面；沿該溝的壁形成第一絕緣層；在該溝中形成柵極，通過絕緣層使該柵極與半導(dǎo)體本體絕緣；將第一導(dǎo)電型的摻雜劑注入到臺(tái)面中以形成本體區(qū)；將第二導(dǎo)電型的摻雜劑注入到臺(tái)面中以形成源極區(qū)；在該臺(tái)面上形成第二絕緣層；在該第二絕緣層上腐蝕開口；以及將金屬層淀積到接觸開口中以形成與源極區(qū)的電接觸區(qū)，在大于大氣壓的壓力下進(jìn)行淀積。根據(jù)本發(fā)明在超自對準(zhǔn)(SSA)溝型DMOSFET中解決了這些問題。根據(jù)本發(fā)明的SSA溝型MOSFET包括具有在其中形成有溝的半導(dǎo)體本體、在溝角落上與半導(dǎo)體本體的主要表面相交的溝壁。半導(dǎo)體本體包括在溝和半導(dǎo)體本體的主要表面的附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝壁附近的溝道區(qū)；以及形成本體區(qū)的結(jié)點(diǎn)的第一導(dǎo)電型的漏極區(qū)。柵極設(shè)置在溝中。柵極鄰接?xùn)艠O氧化物層。柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在柵極上的第二部分，第一部分比第二部分更厚。金屬層與半導(dǎo)體本體的主表面接觸，在金屬層和主表面之間的接觸區(qū)橫向地延伸到溝角落。柵極氧化物層的第一部分防止在柵和源之間短路，由此使在金屬層和主表面之間的接觸區(qū)延伸到溝角落。因此，該接觸區(qū)與溝"自對準(zhǔn)"而不存在柵源短路的危險(xiǎn)，避免了上文所討論的設(shè)計(jì)規(guī)則，在溝的各分段之間的臺(tái)面寬度可以形成得比常規(guī)的MOSFET可能的臺(tái)面寬度更小。如上文所解釋，反過來這種設(shè)計(jì)又使單元密度增加和指標(biāo)A/W的數(shù)值減小。根據(jù)本發(fā)明的另一方面，柵極氧化物層還包括在溝底部附近的第三部分，第三部分比第一部分更厚。這就減少了柵極-漏極電容并避免了場電極導(dǎo)致的擊穿。根據(jù)本發(fā)明的另一方面，高濃度摻雜埋入層其圖形形成基本符合溝柵極形狀，并用于減少DMOSFET的接通電阻。實(shí)現(xiàn)這種結(jié)構(gòu)的一種方法是在已經(jīng)形成溝之后植入埋入層。有利的是通過在此所描述的方法生產(chǎn)SSA溝型MOSFET。該方法包括形成具有表面的半導(dǎo)體材料的本體；在該表面上形成第一掩模，該第一掩模具有在其中將要在本體上設(shè)置溝的開口；通過在第一掩模上的開口腐蝕半導(dǎo)體材料以在半導(dǎo)體本體上形成溝；在該溝中在側(cè)壁上形成第一氧化物層；以多晶硅填充溝；在適當(dāng)位置上利用第一掩模氧化所暴露的多晶硅表面以在溝的頂部上形成第二氧化物層，該第二氧化物層朝下延伸到溝內(nèi)；除去第一掩模；以及在第二氧化物層的表面和半導(dǎo)體本體的表面上淀積金屬層。根據(jù)本發(fā)明另一方面，填充溝的多晶硅柵淀積在兩個(gè)多晶硅層之間。第一多晶硅層并不覆蓋臺(tái)面，由此在形成溝之后容易對臺(tái)面進(jìn)行離子注入。根據(jù)本發(fā)明另一方面，在覆蓋在半導(dǎo)體本體的表面上的多晶硅層中形成多晶硅二極管。根據(jù)本發(fā)明另一方面，通過接觸區(qū)掩模所確定的氧化物特征可以設(shè)置在溝的頂部上以減少源極接觸區(qū)金屬和柵極的電極間電容。根據(jù)本發(fā)明另一方面，即使在利用較小的特征的接觸區(qū)掩模的情況下，可以利用金屬比如4烏平面化該接觸區(qū)以避免臺(tái)階覆蓋的問題。在已有技術(shù)中，各單獨(dú)的掩模通常用于分別限定溝和源極金屬接觸區(qū)。這就導(dǎo)致上文所討論的對準(zhǔn)的問題。根據(jù)本發(fā)明的方法，利用相同的掩模限定溝和源極金屬接觸區(qū)兩者。溝與源極金屬接觸區(qū)"自對準(zhǔn)"，覆蓋柵極的較厚的氧化物層防止了在柵極和源極之間的短路。附圖1所示為常M^的垂直溝型DMOSFET的剖面圖。附圖2所示為常規(guī)的垂直溝型DMOSFET的剖面圖，該剖面圖說明器件的電阻部分。附圖3A和3B所示為常M^的垂直溝型DMOSFET的剖面圖，該剖面圖說明了在提高外延漏極擴(kuò)展電阻方面單元密度的優(yōu)點(diǎn)。附圖4A-4D所示為各種溝型DMOS源極幾何形狀的平面圖和剖面圖。附圖4A所示為帶狀幾何形狀。附圖4B所示為方形單元幾何形狀。附圖4C所示為帶有源極角落區(qū)(block)的方形單元幾何形狀。附圖4D所示為六邊形單元幾何形狀。附圖5A-5F所示為常規(guī)的溝型DMOSFET的臺(tái)面的設(shè)計(jì)規(guī)則。附圖5A所示為接觸區(qū)對溝的設(shè)計(jì)規(guī)則。附圖5B所示為接觸區(qū)到源極的設(shè)計(jì)規(guī)則。附圖5C所示為P+接觸區(qū)到本體的設(shè)計(jì)規(guī)則。附圖5D所示為柵源短路的實(shí)例。附圖5E所示為未接觸或不充分接觸的源極的實(shí)例。附圖5F所示為未接觸的本體的實(shí)例。附圖6所示為所示為常規(guī)的垂直溝型DMOSFET的剖面圖，該DMOSFET帶有接觸區(qū)掩模特征和橫穿相鄰的溝之間的整個(gè)臺(tái)面延伸的N+源極。附圖7A,7B和7C所示分別為帶有接觸區(qū)掩模的"梯狀"源極溝型DMOS的剖面圖、平面圖和透視圖。附圖8A所示為說明共形的薄金屬層的臺(tái)階覆蓋問題的常規(guī)的溝型DMOSFET的剖面圖。附圖8B所示為說明厚金屬層的臺(tái)階覆蓋問題的常規(guī)的溝型DMOSFET的剖面圖。附圖8C說明了厚金屬層的鍵孔(keyhole)問題。附圖9A所示為說明在常規(guī)的溝型DMOSFET中的多晶硅柵極總線上的金屬層的臺(tái)階覆蓋問題的剖面圖。附圖9B所示為在常規(guī)的溝型DMOSFET的溝柵極的交點(diǎn)上的平面圖。附圖9C所示為說明在溝型DMOSFET中的最小多晶硅再填充厚度的剖面圖。附圖10A所示為作為臺(tái)面寬度的函數(shù)的等效垂直MOSFET單元密度的曲線。附圖10B所示為作為單元間距的函數(shù)的等效垂直MOSFET單元密度的曲線。極接觸區(qū)的方法的工序的步驟的剖面圖。附圖12A-12B利用常規(guī)的接觸區(qū)掩模所制造的MOSFET(附圖12A)和利用SSA方法所制造的MOSFET(附圖12B)的比較的剖面圖。附圖12C所示為通過SSA方法所制造的并帶有覆蓋溝的接觸區(qū)掩模確定的氧化物特征的MOSFET。附圖13所示為作為臺(tái)面寬度函數(shù)的垂直DMOS單元周長比A/W的曲線。附圖14所示為作為單元密度函數(shù)的垂直DMOS單元周長比A/W的曲線。附圖15A-15D所示為SSA溝型DMOSFET的各種實(shí)施例的剖面圖。附圖15A所示為整個(gè)臺(tái)面N+源極，其中P-本體以三維形成接觸區(qū)。附圖15B所示為與在附圖15A中所示的實(shí)施例類似的實(shí)施例，但該MOSFET還包括較深的箝位二極管。附圖15C所示為與附圖15B所示的實(shí)施例類似的實(shí)施例，但該MOSFET還包括相對的較淺層的箝位二極管。附圖15D所示為在其中源極金屬與P+本體接觸區(qū)接觸并且不存在箝位二極管的實(shí)施例。附圖16A所示為在雪崩擊穿開始時(shí)在溝角落上產(chǎn)生的碰撞電離概況的剖面圖。附圖16B所示為作為柵極氧化物層的厚度的函數(shù)的擊穿電壓BVDSS的曲線。附圖17A所示為在溝柵DMOSFET中在柵極和漏極(CcD)、本體(CGB)和源極(CGS)之間的寄生電容的曲線圖。附圖17B所示為作為柵極電荷Qg的函數(shù)的柵極電壓Vg的曲線圖。附圖18所示為在溝中帶有"梯狀"P+源極本體設(shè)計(jì)結(jié)構(gòu)和較厚的底部氧化物的帶狀幾何形狀的SSA溝型DMOSFET的透視圖。附圖19A-19F所示為各種源極本體設(shè)計(jì)結(jié)構(gòu)的平面圖。附圖19A所示為帶有連續(xù)的N+源極的"波紋狀"P+本體接觸區(qū)。附圖19B所示為帶有周期性P+條的"波紋狀"P+本體接觸區(qū)。附圖19C所示為帶有"島狀"的N+源極連續(xù)P+本體接觸區(qū)。附圖19D所示為"竹狀"階梯結(jié)構(gòu)(替代N+和P十區(qū)域)。附圖19E所示為帶有P+本體接觸區(qū)"窗口"的連續(xù)的N+源極區(qū)。附圖19F所示為以周期性P十"帶，，替代的P+本體接觸區(qū)窗口。附圖20A,20B和20D所示為使溝柵MOSFET的柵極到源極的電壓箝位的多晶硅二極管配置的電路示意圖。附圖20C所示為多晶硅二極管配置的剖面圖。附圖21A所示為在與高濃度摻雜埋入層重疊的溝的底部處具有較厚的氧化物層的SSA溝型DMOSFET的剖面圖，在形成外延層之后立即注入該高濃度摻雜埋入層。附圖21B和21C所示為與在附圖21A中所示的實(shí)施例類似的實(shí)施例，但在形成該溝之后并在以柵極材料填充該溝之前注入埋入層。附圖22所示為制造SSA溝型DMOSFET的方法(包括變型)流程圖。附圖23所示為SSA溝型DMOSFE丁的剖面圖，包括有源單元陣列、柵極總線、多晶硅ESD二極管和邊緣末端。附圖24A-24Q所示為制造SSA溝型DMOSFET的一步一步的過程的剖面圖，包括有源單元陣列、柵極總線、多晶硅ESD二極管和邊緣末端。附圖25A-25C所示為制造在底部具有厚氧化物層的溝的過程的剖面圖。附圖26A所示為在常規(guī)的MOSFET中的雜質(zhì)分布。附圖26B所示為根據(jù)本發(fā)明的一方面利用鏈接的本體注入所形成的MOSFET的雜質(zhì)分布。附圖27A-27D所示為利用高壓方法淀積金屬接觸區(qū)層所制造的MOSFET結(jié)構(gòu)。附圖28A-28D所示為根據(jù)本發(fā)明制造另一MOSFET的過程步驟。具體實(shí)施例方式附圖IOA和10B所示為通過減小源極/本體臺(tái)面的寬度和單元間距所能夠獲得的在單元密度方面的優(yōu)點(diǎn)。附圖10A所示為相對于1.0、0.8和0.5微米的溝柵所繪表面尺寸Y(3等效單元密度的臺(tái)面尺寸YsB的曲線。通過下式以(M單元/英寸"Mcells/in、兆單元/英寸2)(左軸)和Mcells/cm、兆單元/厘米2)(右軸)繪制該密度曲線<formula>formulaseeoriginaldocumentpage18</formula>(23)將該曲線分為三個(gè)區(qū)段，即1.YSB〉2微米的區(qū)段III,在這個(gè)區(qū)段中可以利用常規(guī)的對接源極本體接觸區(qū)。雖然在生產(chǎn)的過程中30到400Mcells/ir^密度最高，但是這種類型的器件的單元密度的界限范圍為從67到100Mcells/in2。2.0.9微米〈YsB〈微米的區(qū)段n，在這個(gè)區(qū)段中利用可以通過光刻使溝對準(zhǔn)接觸區(qū)來采用掩模源極帶狀設(shè)計(jì)結(jié)構(gòu)。利用這種結(jié)構(gòu)的最大的密度可以達(dá)到170到320Mcells/ir^的范圍，但僅提供一定的設(shè)計(jì)結(jié)構(gòu)并可克服與制造過程相關(guān)的問題(其解決方案將在下文描述)。3.YSB<0.9微米的區(qū)段I,在這個(gè)區(qū)段中要求一種新技術(shù)在有源(active)溝型DMOS晶體管單元中形成接觸區(qū)特征。如果這可能的話，僅利用光刻處理設(shè)備的能力設(shè)定這種結(jié)構(gòu)的界限以分辨(構(gòu)圖)并蝕刻更小的特征尺寸。只有區(qū)段m代表利用本技術(shù)可制造的器件。然而，附圖10A的曲線表示如果可以克服在區(qū)段I和II中所遇到的技術(shù)問題則可獲得的可能的單元。附圖IOB所示為利用不同的技術(shù)某些特定的實(shí)例的可能的單元密度，反映了各種晶片制造設(shè)備的復(fù)雜性(和最初基本設(shè)備投資成本)。例如需要具有0.8微米的晶片制造能力來制造32Mcells/in2溝型DMOS,而180Mcells/in2的設(shè)計(jì)結(jié)構(gòu)需要按0.6微米來制造。在本文中，術(shù)語"0.6微米的制造"是指在所要求的通風(fēng)水平和水的清潔度下設(shè)備所能夠制造的最高的密度CMOSIC過程的特征尺寸。因此術(shù)語"0.6微米"不僅指柵極尺寸，而且還指最小接觸窗口、金屬規(guī)則甚至所需的表面平面化的類型。特別是，金屬臺(tái)階覆蓋是利用較小的接觸區(qū)窗口的問題，它要求在0.8微米的制造中所沒有采用的技術(shù)和設(shè)備。因此實(shí)現(xiàn)較高的單元密度不是簡單利用更好的更現(xiàn)代的晶片制造的問題。而是需要新的研究開發(fā)以解決制造可靠的、高產(chǎn)量的超密集的功率MOSFET的問題。附圖11A-11E所示為形成超自對準(zhǔn)(SSA)溝型DMOSFET的過程的基本元件。該過程描述了形成溝式電容器的密集陣列的方法，該溝式電容器能夠利用在溝之間的表面或背面上的硅，而不需要接觸區(qū)掩模與硅臺(tái)面區(qū)的頂部接觸。這種SSA電容器與形成溝柵DMOSFET的構(gòu)成一致，但并不限于此。例如，在絕緣柵雙極性晶體管(IGBT)、MOS柵雙極性器件以及其它類型的器件中都可以利用SSA陣列。選擇氮化物層102(或另一"硬"材料比如氧化物層)以限定溝104(附圖11A)以繼續(xù)后續(xù)的過程操作，某些過程操作將在比光致抗蝕劑所能耐的溫度更高的溫度中進(jìn)行。氮化物是比較可取的，因?yàn)橥ㄟ^化學(xué)蝕刻技術(shù)可以清除它，而這種化學(xué)蝕刻技術(shù)對用于保護(hù)溝柵極的氧化物并沒有損害。通常在硅本體108的主表面103上的薄氧化物層106上形成氮化物層102，以降低在硅本體108和氮化物層102之間的熱膨脹系數(shù)(TCE)產(chǎn)生的任何應(yīng)力。在某些過程中，不需要薄的氧化物層106。在氮化物層102上還可以形成其它的氧化物層(未示出)以避免在溝蝕刻過程中的腐蝕。在硅腐蝕的過程中用于限定氮化物特征的光致抗蝕劑層(未示出)也可以留在氮化物或氮化物-氧化物夾層的頂部上。在已經(jīng)限定溝之后，通過公知的蝕刻方法(比如反應(yīng)離子蝕刻(RIE))來形成溝。這就得到在附圖IIA中所示的結(jié)構(gòu)。在溝104的各分段之間形成"臺(tái)面"114。如圖所示，在本實(shí)施例中，硅本體108包括外延層，但本發(fā)明并不限于此。正如我們將要理解到，附圖11A-11E所示為在功率MOSFET中的幾種MOSFET的陣列單元，該陣列通常包括幾百萬的單元。如圖所示，所制造的結(jié)構(gòu)是一種大面積電容器，該電容器是溝功率MOSFET的結(jié)構(gòu)元件。然后將溝氧化以形成犧牲氧化物(未示出)以減少由溝蝕刻過程所造成的任何表面損壞。隨后除去犧牲氧化物。形成柵極氧化物層110并利用多晶硅填充該溝。內(nèi)腐蝕該多晶硅以連同硅本體108的主表面一起平面化柵極l2(附圖UB)。根據(jù)器件所需的結(jié)構(gòu)和它所要求的PN結(jié)，在這些步驟中通過預(yù)先淀積或離子注入可以？1入各種雜質(zhì)。這些細(xì)節(jié)將在下文的溝功率MOSFET的實(shí)例性制造過程中進(jìn)行描述。接著，將多晶硅柵極112的所暴露的表面氧化以形成覆蓋柵極112的厚的氧化物層116(附圖IIC)。厚的氧化物層116保護(hù)柵極112不受隨后的蝕刻的影響并將柵極112"埋入，，在溝104中以使柵極112不與覆蓋在整個(gè)器件中的溝104上的(源極)金屬短路。氮化物層102防止了在臺(tái)面114上的氧化物層106被氧化。在這一點(diǎn)上，在器件的制造的過程中，單掩模(氮化物層102)形成了受氧化物層116保護(hù)的硅臺(tái)面114和埋入的柵溝104。在常規(guī)的方法中用于埋入柵極的氧化物并不定位或與溝區(qū)"自對準(zhǔn)"，但可以在臺(tái)面上或橫穿臺(tái)面延伸。由于與覆蓋柵極112的厚的氧化物層116相比，選擇在氮化物層102之下的氧化物層106為較薄的氧化物層，所以在SSA方法流程中消除氮化物層102實(shí)質(zhì)上是區(qū)掩模操作。在附圖11D中所示為在消除氮化物層102之后的結(jié)構(gòu)。如附圖11E所示，短時(shí)間浸漬在氬氟酸(通常稀釋在水中的HF)中或短時(shí)間均質(zhì)等離子體氧化腐蝕從臺(tái)面114上清除了氧化物層106而不暴露埋入的多晶硅柵112。原始的溝掩模本身限定的特征使在硅和金屬層(將要淀積的)之間所形成的接觸區(qū)118橫穿臺(tái)面114從溝104的一段到下一段一直延伸。因此接觸區(qū)本身與溝本身對準(zhǔn)并延伸到溝角落120,在該處，溝104的壁與硅的表面103相交。因此由限定溝104和厚的氧化物層116的相同的掩模特征限定了所暴露的臺(tái)面118或接觸區(qū)。這樣就可以減少臺(tái)面114的寬度。相反，在常規(guī)的溝器件中通過另一特征(所謂"接觸區(qū)掩模")限定接觸區(qū)。接觸區(qū)掩模特征需小于臺(tái)面的寬度以實(shí)現(xiàn)完美的對準(zhǔn)并考慮到在氧化物腐蝕中的偏差(參見附圖12A)。因?yàn)樵诙嗑Ч鑳?nèi)腐蝕之后形成厚的氧化物層116(附圖IIB)，厚的氧化物層116的頂部表面與臺(tái)面114的表面幾乎是平面，結(jié)果在臺(tái)面和氧化物之間的臺(tái)階小于在利用淀積的氧化物和傳統(tǒng)的接觸區(qū)掩模所形成的臺(tái)階。從附圖12A和附圖12B的比較中可以清楚地看出這一點(diǎn)，附圖12所示為常規(guī)的溝型DMOSFET,而附圖12B所示為根據(jù)本發(fā)明具有與臺(tái)面114的頂部表面相接觸的金屬層122的臺(tái)面。結(jié)果，對臺(tái)面對金屬(源極金屬)接觸區(qū)的尺寸沒有限制，因?yàn)樵趩卧嚵斜旧碇袥]有使用單獨(dú)的接觸區(qū)掩模，雖然仍然需要單獨(dú)的接觸區(qū)掩模以形成實(shí)現(xiàn)穩(wěn)定的ESD性能所需的多晶硅柵極總線、末端和多晶硅PN二極管陣列的接觸區(qū)。同樣，由于臺(tái)階高度降低了，所以在有源陣列(activearray)中不存在金屬帶覆蓋的問題。如附圖12C所示，即使希望接觸區(qū)掩模(例如，為減少在多晶硅柵極和頂部金屬之間的電極間電容)，由于某些氧化物是在硅表面"之下"，因此臺(tái)階高度可以減小。功率MOSFET的公知的指標(biāo)數(shù)值是面積與寬度比A/W,它是對要求提供給定的"通道寬度"的電路片的面積的量度(大致說是MOSFET單元的總的周長)。利用A/W比率作為器件性能和接通電阻的指標(biāo)可以對各種器件設(shè)計(jì)進(jìn)行比較。A/W越小，性能越好。附圖13所示為作為硅臺(tái)面寬度YsB的函數(shù)的這種A/W比較(利用先前的定義式)。該方形單元具有u-形曲線，當(dāng)臺(tái)面和溝的寬度相等時(shí)該曲線具有一個(gè)最小值。只要源極-本體尺寸小于柵極尺寸，臺(tái)面寬度的任何減小都會(huì)比它所節(jié)省的面積更大程度地減小單元周長，因此增加了A/W比率。對于1微米寬度的柵極，將產(chǎn)生2微米的單元間距。在這個(gè)最小的點(diǎn)上，對于2微米間距的器件的封閉單元或帶狀幾何形狀的A/W都相同。然而，在商業(yè)實(shí)際情況中，在溝角落中由于活性溝道導(dǎo)通封閉的單元設(shè)計(jì)具有異常的泄漏，并且由于各種原因包括短通道效應(yīng)、瞬時(shí)增強(qiáng)擴(kuò)散和結(jié)晶缺陷造成閾值降低。如前文參考附圖4C所述，這種問題的解決方案是在防止離子注入到每個(gè)臺(tái)面角落的N+源極注入掩模中引入"角落區(qū)(block)"特征。應(yīng)注意，溝柵極的內(nèi)部角落是與形成在形成溝之后仍然保留的硅臺(tái)面的外部角落相同的特征。由于這種角落區(qū)特征，單元間距的每次遞增的降低都將比它所節(jié)省的面積更顯著地減小溝道周長。因此，隨著YsB減少，比溝柵尺寸更小的臺(tái)面尺寸進(jìn)一步降低使A/W快速增加。還要注意的是，在具有在1微米和2微米之間的YsB值的區(qū)段II中出現(xiàn)兩種1微米的單元設(shè)計(jì)的A/W的最小值。如前文所述，在區(qū)^爻II中，在僅有帶狀結(jié)構(gòu)設(shè)計(jì)的實(shí)用場合，接觸區(qū)尺寸導(dǎo)致了金屬臺(tái)階覆蓋問題。如在該曲線上的兩個(gè)最右的圓圈所示的利用實(shí)際的已有技術(shù)所生產(chǎn)的器件仍然處于遠(yuǎn)離它們的A/W最佳狀態(tài)的區(qū)域III中。附圖13也說明了為0.8微米和0.5微米帶狀設(shè)計(jì)繼續(xù)改善(即降低)了完全在1微米之下方形單元設(shè)計(jì)的A/W比率。利用對較小的接觸區(qū)金屬臺(tái)階覆蓋問題的解決方案，仍然利用基于帶狀設(shè)計(jì)(區(qū)段n)的接觸區(qū)掩模，1.2微米的臺(tái)面可以實(shí)現(xiàn)子單位A/W值。但由于A7W值完全不接近它們的最佳值，利用自對準(zhǔn)進(jìn)一步將臺(tái)面收縮到區(qū)段I,以實(shí)現(xiàn)臺(tái)面寬度在0.9微米以下，這仍然是有利的并且是有保證的。如附圖所示，利用這種自對準(zhǔn)技術(shù)，在0.5微米之下的A/W是實(shí)際可行的。參看以單元密度而不是臺(tái)面寬度所定義的橫坐標(biāo)(附圖14)所繪制的相同幾何形狀設(shè)計(jì)的A/W比率，可以清楚地看到利用將更高的密度以降低的A/W的優(yōu)點(diǎn)。應(yīng)注意，比實(shí)現(xiàn)可比較的A/W性能的封閉單元方法帶狀設(shè)計(jì)要求更高的單元密度。例如，僅要求70Mcell/ir^帶狀設(shè)計(jì)以實(shí)現(xiàn)與32Mcell/in2方形單元設(shè)計(jì)等效。換句話說，需要通過本發(fā)明可形成的自對準(zhǔn)和成比例延更緊密的尺寸本體的連續(xù)性和源極擴(kuò)散(在沿帶的Z方向)或在帶狀設(shè)計(jì)中可能的遠(yuǎn)的本體區(qū)(與Z-方向相對的方向)有助于補(bǔ)償A/W的缺陷。在附圖14的曲線中，利用本發(fā)明在此所描述的方法，所制造的實(shí)際的溝型DMOS結(jié)構(gòu)預(yù)計(jì)達(dá)到每平方英寸(1Gcell/in2)上接近十億個(gè)單元的密度。利用這種方法，這種設(shè)計(jì)的規(guī)模甚至并不限于這個(gè)數(shù)字，而是約略估計(jì)，僅受光蝕刻技術(shù)進(jìn)展的限制。附圖15A-15D所示為各種溝型DMOS設(shè)計(jì)的剖面圖，每種溝型DMOS沿著溝側(cè)壁和底部具有均勻的柵極氧化物厚度。在這種情況下，均勻定義為不是以如下的方式有意制造柵極氧化物在溝側(cè)壁上而不是在它的底部表面上形成不同的氧化物厚度。.當(dāng)然，根據(jù)與溝本身相交的各種結(jié)晶面的不同的氧化率和應(yīng)力造成的增強(qiáng)或延遲氧化，預(yù)計(jì)氧化物厚度會(huì)沿著溝表面變化。在附圖15A中，本體區(qū)Ps是均勻的，并沒有設(shè)計(jì)特定的區(qū)域以使其比本體到漏極的結(jié)150具有更低的擊穿電壓，即起電壓箝位的作用。這種器件會(huì)受到柵極氧化物的熱載流子的剝蝕作用，并在柵極氧化物附近不希望地產(chǎn)生雪崩。通過使本體到漏結(jié)150盡可能地接近多晶硅柵極的底部可以使熱載流子的產(chǎn)生最少。在附圖15B中，利用深P區(qū)域152來降低局部擊穿并作為電壓箝位(在剖面圖上示意地表示作為在深P區(qū)域152和N埋入層156之間的齊納二極管154)。如在申請?zhí)枮?8/459,555(1995年1月2日申請，在此以引用參考的方式結(jié)合在本申請中)的申請中所述，電壓箝位可以在整個(gè)器件或單元陣列中隨機(jī)地或以規(guī)則的間隔地重復(fù)。利用在公知的已有技術(shù)中的方法在超密集器件中不能夠?qū)崿F(xiàn)箝位原理。利用不與柵極形成短路常規(guī)的方法，通常不可能與較小的尺寸的箝位部分接觸。除了下述不同之外在附圖15C中所示的器件與附圖15B的器件類似設(shè)定電壓夾的雪崩擊穿的高濃度摻雜位于在PB本體區(qū)內(nèi)，不過具有更高的濃度。利用不與柵極形成短路常規(guī)的方法，通常不可能與較小的尺寸的箝位部分接觸。在附圖15D中，所示為對接源極/本體接觸區(qū)?？衫糜诜忾]單元或帶狀結(jié)構(gòu)設(shè)計(jì)中。金屬層與N+源極區(qū)159和P+本體接觸區(qū)160都接觸，由此使源極和本體一起短接。在附圖15A，15B和15C中假設(shè)在z方向的本體區(qū)(沿著溝而不是在附圖中所示的剖面)?？商鎿Q的是，還可以設(shè)計(jì)并生產(chǎn)沒有P+接觸區(qū)到Pb區(qū)的那些器件以使本體區(qū)在它的斷悉中完全耗盡。因?yàn)樽詫?zhǔn)接觸區(qū)延伸到溝的邊緣，因此N+源極的長度變短并仍然確保較好的歐姆接觸。不利用在此所描述的技術(shù)就不能實(shí)現(xiàn)N+源極區(qū)及其臺(tái)面的尺寸。附圖16A說明了在薄的柵極氧化物溝型DMOS器件中的場電極感應(yīng)(FPI)擊穿現(xiàn)象。如附圖16A所示，在與漏極重疊的溝角落上出現(xiàn)了在有限的FPI器件中的離子化。由于氧化物變薄，因此擊穿電壓降低，如附圖16B所示。在FPI擊穿比較普遍的情況下，在溝柵附近和它的柵極氧化物中出現(xiàn)雪崩和產(chǎn)生載流子，使柵極造成了熱載流子損壞和氧化物消耗。薄的柵極氧化物溝型DMOSFET的另一缺點(diǎn)是在柵極和漏極之間所造成的覆蓋電容，這種電容造成了柵電荷的增加(參見附圖17A)。通過密勒效應(yīng)(Millereffect)進(jìn)一步加劇了在輸入電容上的柵極漏極電容CGD的效應(yīng)和相應(yīng)的柵極電荷。由于柵極漏極電容的反饋使在輸入電容中的密勒效應(yīng)增加。該效應(yīng)可以看作在附圖17B的柵極電壓曲線中的平穩(wěn)段，在附圖17B中柵極電壓上升隨著柵極電荷的增加而停止同時(shí)漏極電壓降低，該器件導(dǎo)通。加在該器件上的電壓較低即它完全導(dǎo)通之后，柵極電壓與輸入電荷成比例再繼續(xù)上升。實(shí)質(zhì)上，利用柵極電荷來抵消在柵極到漏極電容上出現(xiàn)的AVDG。由于附加平穩(wěn)段要求更多的電荷(在x-軸上繪出的值)，則"有效的"輸入電容增加，在開關(guān)的過程中器件具有更高的能量損失。在柵極本體和柵極源極電容Cot和Ccs也存在的同時(shí)，它們對輸入柵極電荷的貢獻(xiàn)的量值(如附圖17B中所示按在平穩(wěn)段之前的曲線斜率)顯著小于漏極項(xiàng)，即平穩(wěn)段更寬。從該曲線中可以清楚地看出，較薄的氧化物以較低的柵極偏置下接通(在許多利用中希望較低的閾值電壓)，但要求更多的柵極電荷以達(dá)到柵極偏置的相同的最終值(并同樣地實(shí)現(xiàn)相同的溝道增強(qiáng))。更希望實(shí)現(xiàn)較低的閾值和較高的跨導(dǎo)而不增加覆蓋電容，但需要特定的方法和器件結(jié)構(gòu)來實(shí)現(xiàn)這些。附圖18所示為本發(fā)明的實(shí)施例。在帶狀設(shè)計(jì)中在N-外延層188中形成MOSFET180,該MOSFET180的溝柵181、硅臺(tái)面182和接觸區(qū)掩模的特征完全自對準(zhǔn)。橫穿臺(tái)面(在y-方向)，N+源極區(qū)183和Pb本體區(qū)184同樣自對準(zhǔn)該溝。N+源極區(qū)183在z-方向上由于P+本體接觸區(qū)185周期性中斷以與在下面的Pb本體區(qū)184接觸。在帶狀設(shè)計(jì)中在設(shè)定單元間距的過程中這種特征并不重要，因此對于Z-方向特征并不要求自對準(zhǔn)。如圖所示，溝頂部氧化物層186將柵極埋入在表面之下以避免與表面金屬(未示出)短接，但不顯著地凸伸到硅臺(tái)面182的頂部表面之上。因此避免了帶有源極金屬的臺(tái)階覆蓋問題。在N-外延層188和N+襯底189中示出了均勻的N-型埋入層(NBL)187，表明在N+外延層188生長之后通過離子注入可以設(shè)定從頂部表面到NBL的距離。為減少覆蓋電容，并在希望薄柵極氧化物時(shí)避免場電極感應(yīng)擊穿效應(yīng)，在溝底部而不是在與該器件的溝道區(qū)191相重疊的溝側(cè)壁上形成薄氧化物層部分190。在本實(shí)施例中，選擇柵極尺寸Ycj為0.5微米，形成器件的源極本體元件的硅臺(tái)面的尺寸YSB為0.5微米。作為帶狀設(shè)計(jì)，器件結(jié)構(gòu)要求沒有角落區(qū)(除了可能在較長的指狀結(jié)構(gòu)端部以外)，因此不會(huì)使器件的A/W效率受損。此外，只要YSB=YG(如在這種設(shè)計(jì)的優(yōu)選實(shí)施例中所示的情況)，對于方形和帶狀幾何形狀A(yù)/W都相同，因此利用帶狀結(jié)構(gòu)并不會(huì)造成任何電阻損失。對于帶狀設(shè)計(jì)，源極和本體接觸結(jié)構(gòu)還可以在幾何形狀上變化，如附圖19A-19F的平面視圖所示。選擇該設(shè)計(jì)以使N+源極周長最大(以實(shí)現(xiàn)可能的最低的電阻)或使對本體區(qū)的P+接觸區(qū)最大(為抑制寄生雙極性導(dǎo)通、防止快速反向并使器件堅(jiān)固)或在這兩者之間的折衷。在附圖19A中，N+源極區(qū)和p+本體接觸區(qū)形成連續(xù)的帶，但帶有P+開口(在N+中的孔)的周期性變樣小，而不會(huì)造成N+區(qū)域消失的危險(xiǎn)。例如，N+區(qū)域可以形成為0.2微米寬(每側(cè))，留下P+區(qū)域的0.4微米孔。因此，對于1.3微米的間距(假設(shè)0.5微米的溝柵極)、59Mcell/cm2(381Mcell/in2)和0.65微米的A/W,最小的可制造的臺(tái)面寬度大約為0.8微米。這種"波紋狀"設(shè)計(jì)是在電阻和強(qiáng)度之間的一種折衷。在N+源極區(qū)比P+區(qū)更寬的部分中，P+區(qū)可以變得很窄以僅提供相當(dāng)?shù)碾娮杞佑|。例如，如果N+區(qū)為0.3樣t米寬，則P+區(qū)變窄到0.2《敖米。在這種情況下，在N+注入之后通過限制高溫處理量(優(yōu)選快速熱退火)必須使N+區(qū)向P+區(qū)的橫向擴(kuò)散最小。在強(qiáng)度方面的稍作改善就可以實(shí)現(xiàn)附圖19B的"波紋帶狀狀(strappedcorrugated)"設(shè)計(jì)，在附圖19B的設(shè)計(jì)中P+帶周期性地與臺(tái)面寬度橫切。A/W與沿帶方向上它的使用周期成線性比例地減小。實(shí)際上，通過沿溝長度的橫向電流在P+區(qū)域中發(fā)生有某些導(dǎo)通并最終導(dǎo)致垂直導(dǎo)通。附圖19C所示的分段的N+源極設(shè)計(jì)減少了N+接觸區(qū)和溝道的周長，并對接通電阻進(jìn)行折衷以實(shí)現(xiàn)堅(jiān)固度增加?？扇〉氖牵瑢τ?.4微米的間距(假設(shè)0.5微米的溝柵)、51Mcell/cm2(329Mcells/in2)的密度和0.7微米的A/W,這種結(jié)構(gòu)設(shè)計(jì)的最小的可制造的臺(tái)面寬度大約是0.9微米。然而，由于因?yàn)槊總€(gè)N+島狀物本身要求良好的接觸質(zhì)量，因此在制造過程中可極大地改變這種^殳計(jì)的N+4妾觸區(qū)電阻。不損害N+接觸區(qū)電阻的另一種結(jié)構(gòu)設(shè)計(jì)是附圖19D所示的竹狀或梯狀結(jié)構(gòu)，在這種結(jié)構(gòu)中沿著N+源極的長度上除了在個(gè)別P+帶以外與N+源極相接觸。最小可制造的臺(tái)面寬度并不受它的結(jié)構(gòu)的限制。0.5微米的臺(tái)面寬度產(chǎn)生了l.O微米的間距(假設(shè)0.5微米溝柵)、100Mcell/cm2(645Mcells/in2)的單元密度和0.5微米的A/W(按P+帶的周期性線性地增加)。在將來這種結(jié)構(gòu)可成比例地達(dá)到1Gcell/in2的密度(0.8微米間距)和0.4微米的A/W。基于附圖19E和19F的設(shè)計(jì)的窗口和帶狀窗口分別與附圖19A和19B的波紋狀和波紋帶狀設(shè)計(jì)具有類似的幾何形狀特征，但它還具有更好的N+接觸電阻和更小的接觸區(qū)域(更小的堅(jiān)固度)?？紤]到已經(jīng)討論的幾何形狀和器件特征，可以預(yù)計(jì)的是，SSA溝型DMOSFET的優(yōu)選實(shí)施例具有在下表1中所概述的結(jié)構(gòu)特性和電特性。表1<table>tableseeoriginaldocumentpage25</column></row><table><table>tableseeoriginaldocumentpage26</column></row><table>在表1中所示的ESD保護(hù)實(shí)行在多晶硅層中所形成的背對背PN結(jié)二極管D1，D2的組合并將溝功率DMOS的柵極到源極電旁路。在所指定的電壓之下，通常在每串聯(lián)的二極管對為6.5至8伏特，二極管D1，D2仍然保持開路(除非在亞微安范圍內(nèi)的結(jié)型泄漏)。在該二極管電壓之上，它們;故雪崩擊穿并導(dǎo)通，對最大的柵電壓箝位。在附圖20A中所示的單對二極管能夠在一定程度上保護(hù)不受ESD脈沖影響，但仍然可能出現(xiàn)柵氧化物的某些過電壓。此外，在穩(wěn)態(tài)情況下單級(jí)設(shè)計(jì)經(jīng)不住DC過電壓。附圖20B所示的2-級(jí)箝位電路避免了這個(gè)問題，并通過選擇串聯(lián)的柵極電阻Rl的阻值限制了電流流進(jìn)第二對二極管D3，D4。只要內(nèi)部二極管對Dl,D2擊穿并保護(hù)該氧化物而同時(shí)在該器件端子上的電壓不超過外部二極管對D3，D4的擊穿電壓，則該網(wǎng)絡(luò)能夠一直經(jīng)得住在該柵極擊穿電壓之上的DC過壓情況。在某些實(shí)施例中，二極管對D3，D4的阻斷(blocking)電壓等于二極管對D1，D2的阻斷電壓。在附圖20C中示出了背對背串聯(lián)連接的二極管對D5，D6,D7，D8(即NPNPN)的poly(多)二極管結(jié)構(gòu)，該結(jié)構(gòu)利用從源極注入的N+作為N+電極，并同樣地利用專門的P-型注入當(dāng)陽極摻雜時(shí)以設(shè)定擊穿值。在覆蓋在氧化物或電介質(zhì)層199上的多晶硅層198中形成二極管D5-D8。通過金屬層197形成到二極管D5和D8的陰極接觸區(qū)。如果要保護(hù)能夠耐低于6.5伏特的電壓的柵極氧化物層，則內(nèi)部雪崩二極管組必須以并聯(lián)的正向偏置二極管陣列替代(參見附圖20D)。附圖21A所示為帶有N埋入層NBL212的SSA溝型DMOSFET210,通過消除了漏極電阻的外延部分，該N埋入層NBL212覆蓋在溝柵的底部上的較厚的氧化物層214上，以在較低的擊穿電壓器件中改善接通電阻(特別是對于低于12伏特的雪崩擊穿電壓)?？梢栽谕庋訉由L之后，即在形成溝之前或在形成溝之后并在填充該溝之前立即注入N埋入層(NBL)。如附圖21B和21C所示，當(dāng)在溝形成之后注入NBL時(shí)，它具有與在注入的過程中珪頂部表面的形狀一致的形狀。因此，NBL進(jìn)一步延伸到在溝之NBL進(jìn)一步延伸到外延層并朝溝延伸，甚至與在溝之間的臺(tái)面區(qū)重疊。在附圖21C中，NBL的輪廓形狀符合該溝的形狀，在溝的底部上在較厚的氧化物之間的臺(tái)面區(qū)成為摻雜區(qū)。通過在溝形成的某些中間階段注入離子可以形成這種形狀，例如，在較厚的氧化物淀積之后但還沒有以柵多晶硅填充該溝之前，或在填充多晶硅并內(nèi)蝕刻之后但在淀積第二層多晶硅層之前。在附圖22的流程圖中簡要概述了SSA溝型DMOSFET的制造過程。主要包括如下相關(guān)的部分漏極的形成SSA溝的形成4冊極的形成本體的形成柵極總線/多晶硅二極管的形成SSA源極/臺(tái)面的形成SSA接觸區(qū)的形成可選的P+本體接觸區(qū)的形成金屬接觸區(qū)的形成附圖22的流程圖詳細(xì)地給出了用于形成每個(gè)結(jié)構(gòu)元件的一系列標(biāo)記的方塊的步驤。對于特定的實(shí)施例如果不要求某些結(jié)構(gòu)特征，切去一角的方形塊所表示的步驟是可選的，因此可以省略。箭頭所示的多條路徑表示的是一種可選的方法流程。在此所描述的流程并不排除能夠形成類似的結(jié)構(gòu)元件的其它的順序，因此該流程并不是限制性的。附圖23所示為通過這個(gè)過程順序所形成的SSA溝型MOSFET的剖面圖。雖然所示的器件是N-溝道SSA溝型DMOS，但是通過將N-型摻雜劑替換P-型摻雜劑，該流程還可以生產(chǎn)SSAP-溝道器件，反之亦然。在優(yōu)選實(shí)施例中由于該過程是低熱集聚制造工序，因此，為生產(chǎn)P-溝道器件，該擴(kuò)散循環(huán)并不需要顯著地改變。附圖23所示為包括有源單元陣列(activecellarray)260、柵極總線區(qū)270、多晶硅二極管區(qū)280和邊沿末端區(qū)290的器件250的重要特征。該附圖為示意性的，因此在各種區(qū)域之間的空間關(guān)系一定意義上可以基于器件的設(shè)計(jì)變化，根據(jù)所選擇的剖面線的不同，該器件可以以各種組合出現(xiàn)。附圖23的目的是在單幅圖中示出各種區(qū)域以說明這種器件的制造。在有源單元陣列260中，許多溝柵段262形成了陣列或柵極，該陣列或柵極包含有帶有在溝道區(qū)263附近的側(cè)壁上的薄的柵氧化物層部分266和覆蓋在多晶硅柵極264上的更厚的氧化物層部分268(以將柵極與覆蓋的源極金屬層269電絕緣)的埋入的多晶硅柵極264,在優(yōu)選實(shí)施例中，還包含位于在溝的底部上的更厚的柵氧化物層部分261。埋入型多晶硅柵極264延伸到本體區(qū)(以Pb表示)的底部范圍之下，并延伸進(jìn)外延漏極材料267之中，該漏極材料267可以是均勻摻雜的并濃度上逐漸變化或形成等級(jí)，在溝附近形成最高的摻雜濃度，或可以包含如圖所示的注入的埋入層265。埋入層265可以與注入層相同，因?yàn)樗闹行?在x-方向垂直)并不位于在外延層267和N+襯底300之間的界面附近。N+源極區(qū)320橫穿由交叉的溝的分段所形成的臺(tái)面延伸，并從溝間與埋入金屬夾層303(比如Ti/TiN或W)相接觸。在升高的溫度下阻擋層金屬可以與硅臺(tái)面進(jìn)行反應(yīng)以形成硅化物。通過較厚的源極金屬層269覆蓋阻擋層金屬，可取的是該源極金屬層有純鋁(Al)、摻有1%的銅的鋁(AlCu)、摻有1%的銅和1%的硅的鋁(AlCuSi)或可能的純銅。根據(jù)附圖19A-19F,在陣列的邊沿上或整個(gè)陣列上沿著帶周期性地引入在其中沒有N+的淺的P+摻雜區(qū)來實(shí)現(xiàn)本體接觸區(qū)。柵極總線區(qū)270包括柵極272，該柵極272帶有埋入在溝271中的高濃度摻雜的多晶硅部分并延伸在搭接金屬層273的頂部表面上，該搭接金屬層273可以用作柵極總線或柵極焊接區(qū)。在溝之外的多晶硅層278位于氮化物層274的頂上，而薄氧化物層275在氮化物層274之下。在它的邊沿氧化多晶硅，并以在頂上的另一氮化物層276,295封裝該整個(gè)結(jié)構(gòu)。除了利用PA陽極注入對在二極管區(qū)280中的多晶硅層278的部分適當(dāng)摻雜并通過N+源極注入有選擇性地反摻雜(counterdaped)以形成一系列的二極管288不同以外，多晶硅二極管區(qū)280包括與柵極總線相同的結(jié)構(gòu)。在柵極總線上沿表面橫向地延伸的任何多晶硅(比如多晶硅層278)或多晶硅二極管結(jié)構(gòu)包括在其下但不在末端區(qū)290中的PB本體結(jié)。多晶硅柵極272和多晶硅層278通過金屬層269，273與插入其間的位于在接觸窗口的Ti/TiN阻擋層金屬281接觸。與有源陣列260不同的是，通過接觸區(qū)掩模限定與多晶硅層278相接觸的接觸窗口281的開口，通過封裝的氮化物層276和薄的多晶硅氧化物283蝕刻該接觸區(qū)掩^f莫。串聯(lián)的多晶硅二極管288通常在一端上電連接到源極金屬層269，而在另一端上電連接到多晶硅柵極272。通過金屬層(未示出)或通過埋入在溝中的N+多晶珪將多晶硅柵極272和多晶硅層278的N+部分連接到其它的多晶硅柵極區(qū)比如在有源陣列區(qū)260中的柵極264。外部末端區(qū)2卯包括多晶硅場電極291(多晶硅層278的一部分和多晶硅電極293的延伸端)，該多晶硅場電極291位于氮化物層274和氧化物夾層275的頂部并延伸通過P-本體292。可以將多晶硅電極293/場電極291偏置在柵極或源極電位。通過源極金屬層269形成與多晶硅電極293/場電極291的接觸區(qū)。如果源極金屬層269不從多晶硅電極293/場電極291分離，則通過塔接金屬層273另外將多晶硅電極293/場電極291電短接到柵電極272。由于在斷態(tài)下在對器件進(jìn)行偏置時(shí)，功率MOSFET的柵極和源極通常短接在一起，因此柵極272和場電極291的工作相同。在接通狀態(tài)下在源極電位之上附加的柵極偏置實(shí)質(zhì)上并不改變場電極的操作，因此場電極能夠執(zhí)行在所有的柵極偏置條件下的末端任務(wù)。按漏極電位偏置的第二多晶硅電極294和第二場電極299外接在該器件的外部邊緣上并朝本體結(jié)橫向地延伸，終止以在它和源極場電極291之間形成;f黃向地插入的間隙。以氮化物295填充該間隙，該氮化物295還封裝多晶硅場電極299并保護(hù)薄氧化物夾層275。通過金屬296使外部多晶硅電極294和場電極291、299與該器件的外部邊緣(即漏極電位)短接，通過N+接觸區(qū)297短接到外延層267在電路片邊緣上的部分?？商鎿Q的是，第二場電極299可延伸到電路芯片的外部邊緣并延伸進(jìn)劃線區(qū)中，在劃線區(qū)中可以利用鋸來分離該電路芯片并通過場電極299切割，由此使它與漏極短路。雖然有許多制造順序?qū)诫s劑引入到有源器件的區(qū)域中，但是所公開的發(fā)明的主要結(jié)構(gòu)特征是由氮化物層274所限定的它的SSA(超自對準(zhǔn))。在附圖24A-24Q中限定了該方法的流程。漏極的形成如附圖24A所示，過程以N+襯底300開始，在該N+襯底300上以公知的方式生長N-外延(epi)層267。形成應(yīng)力減輕氧化物層275，注入埋入附面層的層265,如附圖24B所示。對于有源陣列區(qū)260、柵極總線區(qū)270、多晶硅二極管區(qū)280和邊緣末端區(qū)290,該臺(tái)階是均勻的?？梢哉{(diào)節(jié)NBL的注入的能量以設(shè)置器件的BVDSS。表2所示為典型的過程參數(shù)。符號(hào)B+、P+和P—分別表示一次離子化的硼、一次離子化的磷和二次離子化的磷。表2<table>tableseeoriginaldocumentpage30</column></row><table>溝的形成柵溝的形成涉及利用氮化物層274的硬掩?；蚪?jīng)得住腐蝕過程的另一電介質(zhì)形成光掩模和溝的腐蝕。通過化學(xué)汽相淀積(CVD)淀積氮化物層274并以薄的氧化物蓋頂以有助于減少它的腐蝕。氮化物層274或其它電介質(zhì)都必須在以后的蝕刻的過程中相對于氧化物具有較好的干蝕刻選擇性。附圖24C所示為氮化物層274的淀積。與氧化物相比具有這種選擇性的任何其它的電介質(zhì)也都是可以的。附圖24D所示為具有細(xì)微線條和間隔以形成在有源陣列區(qū)260中的溝段262的溝掩模臺(tái)階。光致抗蝕劑層320淀積在氮化物層274上并利用公知的光刻工藝進(jìn)行構(gòu)圖(掩模I)。在柵極總線區(qū)(未示出)中每總線上僅開一個(gè)或兩個(gè)溝以進(jìn)行蝕刻，在末端區(qū)290中開兩個(gè)溝，在多晶硅二極管區(qū)280中沒有開溝。利用RIE蝕刻器執(zhí)行在附圖24E中所示的溝蝕刻(用于多晶硅蝕刻的相同的設(shè)備)。在硅溝蝕刻的過程可以適當(dāng)?shù)亓粝鹿庵驴刮g劑層320，甚至氮化物或氮化物-氧化物疊層作為掩模。在高于平均溫度的溫度下(例如高于常規(guī)的焙燒溫度的10-20。C)強(qiáng)烈地焙燒光致抗蝕劑以改善光致抗蝕劑的交聯(lián)可以使光致抗蝕劑更堅(jiān)固。將其暴露在紫外(UV)光中具有類似效果。因此，在蝕刻的過程中將保持光致抗蝕劑的陡峭的外形輪廓。特別是，這些臺(tái)階在硅溝蝕刻的過程中使氮化物的腐蝕最小。此后，剝?nèi)ス庵驴刮g劑。在表3中示出了典型的過程參數(shù)。表3<table>tableseeoriginaldocumentpage31</column></row><table>陡峭的側(cè)壁<100>對準(zhǔn)柵極的形成在已經(jīng)對溝進(jìn)行蝕刻之后，對溝進(jìn)行氧化并對犧牲氧化物層進(jìn)行腐蝕(未示出)以消除任何損壞。如附圖24F所示，然后對溝進(jìn)行氧化以形成柵極氧化物層266。在優(yōu)選實(shí)施例中，在最終的側(cè)壁柵極氧化物層266生長之前在溝的底部上形成了較厚的氧化物層26L結(jié)合附圖25下文描述了較厚的底部氧化過程的一個(gè)實(shí)例。再次參考附圖24F,淀積第一多晶硅層322,可取的是在原位上同時(shí)摻雜使其電阻率較低，對于N-溝道器件優(yōu)選用磷摻雜，而對于P-溝道器件優(yōu)選利用硼摻雜?？商鎿Q的是，淀積多晶硅層322,不進(jìn)行摻雜，并注入能量為60至100KeV劑量為1至7X10"cm々的磷，然后在900至U00。C下退火IO分鐘到2小時(shí)。如附圖24G所示，對第一多晶硅層322進(jìn)行內(nèi)腐蝕直到溝，或至少腐蝕到氮化物層274的表面之下。在本步驟中從多晶硅二極管區(qū)280中完全清除<table>tableseeoriginaldocumentpage32</column></row><table><table>tableseeoriginaldocumentpage33</column></row><table>(注Q/sq.為歐/方形)即使在利用較厚的底部氧化物工藝或在溝腐蝕之前利用氧化物硬掩模，在進(jìn)行多晶硅的內(nèi)腐蝕之后氧化物層仍然保留在氮化物層274的頂部上(在附圖24G中沒有示出)。可取的是，在進(jìn)行隨后的離子注入之前在本步驟中清除這種氧化物。必須注意在氧化物腐蝕的過程中不能腐蝕或損壞柵極氧化物。本體的形成如附圖24H所示，接著通過氮化物層274引入本體區(qū)PB。由于硼是較小的離子，因此它是優(yōu)選的P-型摻雜劑。硼容易透過氮化物層274并能夠僅通過離子注入深深地注入到形成本體摻雜分布特性的外延層267中，而不需要較長的主擴(kuò)散。即使在最終的分布是離子注入的情況下，用于阻塞從末端區(qū)290的注入所需的光致抗蝕劑層324必須足夠厚，通常大于1至3微米，以阻止摻雜劑達(dá)到MeV范圍。推薦劑量為8X10^cm^至8X1013cm'2的在800keV至3MeV范圍內(nèi)的硼注入。光致抗蝕劑層324的特征尺寸并不嚴(yán)格，因?yàn)橹挥心┒艘笞⑷胱枞４送?，在該循環(huán)中還可以引入本體注入，但在這個(gè)階段中注入比較有利，所得的本體漏極結(jié)均勻，并避免了任何的局部的結(jié)的擊穿問題。在常規(guī)的擴(kuò)散方式中的本體注入的劑量在"10"cnf2至l"0"cm々的范圍內(nèi)能量為60至100keV。然后通過在1050。C至1150。C下深入(drive-in)擴(kuò)散6至15小時(shí)進(jìn)行這種淺注入，得到1.7微米深的典型的結(jié)深度。表5給出了關(guān)于典型的過程參數(shù)的更多的信息。表5<table>complextableseeoriginaldocumentpage34</column></row><table>可替換的是，可以利用"鏈?zhǔn)阶⑷?chainedimplant)"技術(shù)來形成本體區(qū)。例如，以7，10cm的劑量在1MeV、700keV、525keV、375keV、225keV和125keV的能量下進(jìn)行連續(xù)的"鏈?zhǔn)剑?，硼注入。在另一?shí)施例中，可以利用不同的劑量和能量，在單個(gè)器件中可以使用不止一種劑量。這個(gè)過程產(chǎn)生在附圖26B中所示的普通形式的摻雜劑分布特性(其中所示鏈?zhǔn)降乃姆N注入)，這種摻雜劑分布可以與在附圖26A中所示的單次注入本體的常規(guī)的摻雜劑分布特性進(jìn)行比較。鏈?zhǔn)降淖⑷敕椒óa(chǎn)生更均勻的本體摻雜濃度和更陡峭的濃度梯度(在本體漏結(jié))，并且對于給定的閾值電壓產(chǎn)生了更高的總的本體電荷，由此降低了器件穿通擊穿的易損性。這種技術(shù)還具有的優(yōu)點(diǎn)是，當(dāng)它使用在由常規(guī)的擴(kuò)散本體過程所形成的DMOS器件中時(shí)，源極本體結(jié)的深度并不首先影響器件的閾值電壓。在與常規(guī)的擴(kuò)散本體MOSFET相同的深度下可以對準(zhǔn)本體漏結(jié)。選擇最大的注入能量以透過氮化物并在所需的深度上設(shè)置結(jié)。注入到臺(tái)面區(qū)并不需要滲透較厚的第一多晶硅層322,因?yàn)樵谏衔乃枋龅膬?nèi)腐蝕的步驟中從臺(tái)面上清除了多晶硅層322。柵極總線/二極管的形成在第二電極多晶硅層278中形成柵極總線和多晶硅二極管，并橫穿如附圖241中所示的與多晶硅層322的所暴露剩余部分相接觸的所有器件的區(qū)域進(jìn)行淀積。未摻雜或輕微摻雜地淀積多晶硅層278以便通過隨后的注入(比如二極管注入或源極注入)容易進(jìn)行反摻雜(counterdoped)。在多晶娃層322和278之間沒有出現(xiàn)界面氧化物。接著利用硼對多晶硅層278進(jìn)行附面層注入以形成在多晶硅二極管中的PN結(jié)的陽極。如在附圖24J所示，然后在多晶硅層278的頂部上形成可選的薄氧化物層328,通過化學(xué)汽相淀積法淀積氮化物層330并通過"多掩模(polymask)"(未示出)進(jìn)行構(gòu)圖。氮化物圖案結(jié)構(gòu)稱為"多掩模"，因?yàn)樗哂羞@樣的掩模特征它確定在溝之外和在該表面上之處露出多晶硅以便形成到多晶硅的接觸區(qū)。多掩模還確定在之處多晶硅層278位于在場氧化物的頂上以限定柵極總線和在漏極和二極管區(qū)中的場電極。如果多掩模是清潔的(假設(shè)正性光致抗蝕劑)，將對氮化物層330以及多晶硅層278進(jìn)行內(nèi)腐蝕，由此從該表面除去多晶硅并內(nèi)腐蝕到溝中(即埋入)。因此，在有源陣列區(qū)260中除去氮化物層330，但留下保護(hù)柵極總線區(qū)270和多晶硅二極管區(qū)280。由氮化物層330保護(hù)在末端區(qū)290中留下的兩個(gè)區(qū)，并，一個(gè)用于源;f及場電極291,另一個(gè)用于漏極場電極299。氮化物層330有兩個(gè)作用第一它確定在之處對多晶硅層278進(jìn)行內(nèi)腐蝕，第二它防止多晶硅總線278、源極和漏極場電極291,299和多晶硅二極管區(qū)280的隨后的氧化。如附圖24K所示，在暴露的區(qū)域內(nèi)腐蝕多晶硅層278到甚至與氮化物層274的底部平齊。氮化物層274暴露在末端區(qū)290的中心并在有源陣列區(qū)260中的所有的硅臺(tái)面的頂部上。在表6中給出了在附圖24I-24K中所示的步驟的典型的過程參數(shù)。表6<table>tableseeoriginaldocumentpage35</column></row><table><table>tableseeoriginaldocumentpage36</column></row><table>源極/臺(tái)面的形成如附圖24L所示，氧化在溝分段262中所暴露的多晶硅層278的表面以在有源陣列中形成氧化物層268。在4冊極總線區(qū)270和末端區(qū)290中的多晶硅層278的側(cè)邊(即沒有由氮化物層330覆蓋的所暴露的區(qū)域)也被氧化了。通過氮化物層274保護(hù)在有源陣列260中的臺(tái)面不被氧化，以及通過氮化物層330保護(hù)在柵極總線區(qū)270、多晶硅二極管區(qū)280和末端區(qū)290中的多晶硅層278不一皮氧化。接著，如附圖24M所示，從有源陣列區(qū)260上剝離氮化物層274，自從該過程開始之后首次暴露出在硅臺(tái)面頂部的薄氧化物層275。還除去氮化物層330，剩下僅由薄多晶硅二極管328所覆蓋的場電極291，299、多晶硅二極管和多晶硅柵極總線的頂部表面，該薄多晶娃二極管328是在多晶娃層278淀積之后形成的。以P-型雜質(zhì)(未示出)的附面層陽極注入對多晶硅二極管278進(jìn)行摻雜，因此除了下列之處以外多晶硅層成為P-型多晶硅層278在原地與摻雜的多晶硅層322接觸之處，在其中可發(fā)生某些外擴(kuò)散到層278中。在這些區(qū)域中，高濃度的N+多晶硅層322的上擴(kuò)散可以使多晶硅層278的某些重疊的未摻雜部分成為N-型雜質(zhì)摻雜，且其濃度高于陽極注入的P-型摻雜劑的濃度。例如，在末端區(qū)290中，多晶硅層278中的直接在溝之上的部分具有N+摻雜劑濃度，而多晶硅層278在場電極291,299中的部分仍然保留P-型直至N+源極注入(如下文所述)。然后涂敷光致抗蝕劑層332,在有源陣列區(qū)260限定N+源極區(qū)302和在多晶硅二極管區(qū)280中形成二極管的陰極。光致抗蝕劑層332還填充在柵極總線區(qū)270和末端區(qū)290中的氮化物層274中的間隙。對包括柵極總線、多晶硅場電極291,299和多個(gè)二極管的陰極的整個(gè)結(jié)構(gòu)注入砷，如附圖24N所示。然后清除光致抗蝕劑層332。在表7中示出了在附圖24L-24N中所示的步驟的典型過程參數(shù)。表7<table>tableseeoriginaldocumentpage36</column></row><table><table>tableseeoriginaldocumentpage37</column></row><table>SSA接觸區(qū)的形成由于在多晶硅總線、多晶硅二極管和多晶硅場電極291,299上的氧化物層328是較薄的，然后通過化學(xué)汽相淀積法淀積鈍化氮化物層276,如附圖240所示。接下來是接觸區(qū)掩模(未示出)，打開氮化物層276并在該區(qū)域中暴露多晶硅層278(僅由薄的氧化物層328所覆蓋)以進(jìn)行電連接。在有源陣列區(qū)260中完全清除氮化物層276。接著進(jìn)行淺的硼注入作為附面層注入^可取的是以較低的能量和較低的濃度利用BF2以便不對N+區(qū)域進(jìn)行反摻雜。氮化物層276還保護(hù)在末端區(qū)290中的場電極291,299之間的區(qū)域?？商鎿Q的是，通過光掩模限定的光致抗蝕劑執(zhí)行硼注入，并限制在要形成本體接觸區(qū)的區(qū)域中(將在下文描述)。與多晶硅二極管陰極和柵極總線形成接觸區(qū)。通過接觸區(qū)掩模實(shí)現(xiàn)本步驟，該接觸區(qū)掩模給這些選擇的接觸區(qū)打開區(qū)域，因?yàn)樗鼈儾⒉挥傻飳?76的剩余部分限定。如果該接觸區(qū)掩模覆蓋了這些有源陣列，在接觸窗口中腐蝕氧化物328,然后可以清除該掩模，接著浸漬以清除保留在活性區(qū)中的氮化物下的剩余氧化物。如果光掩模在多晶硅二極管區(qū)280、邊沿末端區(qū)290和有源陣列區(qū)260中具有開孔特征，則必須注意不要對在溝上的氧化物層過腐蝕而造成短接。然后浸漬暴露在活性接觸區(qū)中的薄氧化物層328，不要對氧化物層268進(jìn)行過度腐蝕，該氧化物層在埋入在溝中的多晶硅柵極的頂部。如在附圖24P和24Q所示，然后將阻擋層金屬303附加到如下的區(qū)域中在該區(qū)域中已經(jīng)暴露了在有源陣列區(qū)260中的臺(tái)面的硅表面和多晶硅層278。表8示出了在附圖240-24Q所示的步驟中的過程步驟的典型參數(shù)。<table>tableseeoriginaldocumentpage38</column></row><table>金屬層269的淀積和構(gòu)圖完成了該制造過程。不需要鈍化掩模，因?yàn)榈飳?76鈍化了末端和多晶硅柵極總線。表10所示為用于金屬層269的過程變量。表10<table>tableseeoriginaldocumentpage39</column></row><table>附圖25A-25C所示為在溝的底部上形成厚的氧化物層的一種方法的步驟(參見附圖24F)。在已經(jīng)腐蝕溝262之后，如附圖24E所示，通過熱處理在溝的底部和側(cè)壁上形成犧牲柵極氧化物層352以補(bǔ)救由腐蝕過程所造成的對硅的損壞。然后清除氧化物層352。然后通過CVD在垂直方向上淀積氧化物以填充溝262并溢出氮化物層274，如附圖25A所示。最后得到氧化物層350。然后內(nèi)腐蝕氧化物層350直到僅保留在溝262的底部上的較厚的氧化物層261,如附圖25B所示。然后通過熱過程在溝262側(cè)壁上生長薄氧化物層266。如表4所示，柵極氧化物層266的厚度通常為70至700埃。根據(jù)本發(fā)明的另一方面，通過幾種附加技術(shù)中一種能夠克服與將接觸區(qū)掩模與較窄的臺(tái)面組合導(dǎo)致臺(tái)面臺(tái)階覆蓋問題相關(guān)的問題，如附圖8B和8C所示。這些技術(shù)可以制造在附圖12A中所示的結(jié)構(gòu)，但橫向地充分地降低了"較大的"接觸區(qū)尺寸以生產(chǎn)在附圖13的區(qū)段II中的器件，或結(jié)合在此所描述的SSA技術(shù)生產(chǎn)在區(qū)段I中的器件。附圖27A所示為溝型MOSFET，該溝型MOSFET中與臺(tái)面接觸的接觸區(qū)寬度為亞微米型，即氧化物層400的厚度大于接觸區(qū)的寬度+。通過在較高的壓力下(通常為幾倍大氣壓，例如1.2-4個(gè)大氣壓)通過淀積金屬層402(例如鋁)來制造這種結(jié)構(gòu)。高壓有助于迫使金屬離子(通常為鋁或銅)進(jìn)入接觸窗口，由此避免造成如附圖8B和8C所示的凹口和空隙的淀積特性。例如，在這樣的條件下執(zhí)行鋁-銅-硅淀積能夠改善臺(tái)階覆蓋即與通常所使用的但壓力高于大氣壓的條件相同的條件。例如，在兩個(gè)大氣壓和250°C的晶片溫度下，臺(tái)階覆蓋好于在大氣壓下的臺(tái)階覆蓋。如附圖27B所示，較厚的金屬層402的高壓淀積可以與阻擋層404的形成相結(jié)合。如果使用阻擋層比如Ti和TiN夾層，則可以在升高的溫度例如在400。C下甚至在接近金屬(例如鋁)的熔化溫度下進(jìn)行淀積，而不會(huì)使在層402中的金屬與阻擋層金屬形成合金或燒結(jié)以致形成能夠?qū)+源極區(qū)(或P-本體)與柵極電極短接的金屬"釘(spike)"或降低柵極氧化物層質(zhì)量的晶體缺陷。如果溫度足夠高(例如400至450。C),則在大氣壓下可以進(jìn)行淀積。例如通過賊射、蒸發(fā)、化學(xué)汽相淀積(CVD)或等離子體增強(qiáng)化學(xué)汽相淀積(PECVD)方法都可以執(zhí)行淀積。如附圖27C和27D所示，以另一種材料比如鴒或銅填充接觸窗口，然后利用公知的工藝平面化，以形成將頂部金屬層408與阻擋層金屬404互連的栓針形接點(diǎn)(plug)406。利用包括接觸區(qū)掩模的方法流程形成在附圖27C中所示的器件。淀積、加掩模并腐蝕氧化物層400以形成接觸區(qū)開口。虛線表示在從氧化的柵極多晶硅中所得的氧化物和淀積的氧化物層400之間的邊界。利用本發(fā)明的SSA方法形成在附圖27D中所示的器件。然后在SSA結(jié)構(gòu)上回流玻璃層412比如硼磷硅酸鹽玻璃(borophosphosilicateglass(BSPS))，并利用接觸區(qū)掩模限定在玻璃層412中的接觸區(qū)開口414,利用形成針形接點(diǎn)406的金屬填充在玻璃層412中的接觸開口414。在多晶硅埋入柵極的氧化表面的頂部(即頂部氧化物)上淀積玻璃層412。層413是從在SSA方法中所使用的氮化物層中剩下的氮化物。在SSA流中接觸區(qū)掩模和插入玻璃的效能主要是降低在源極金屬和埋入的溝柵的頂部之間的耦合電容。附圖28A-28D所示為根據(jù)本發(fā)明的這一方面形成器件的方法的工序。在附圖28A中，在已經(jīng)完成了SSA方法之后，溝型MOSFET已經(jīng)由玻璃層420覆蓋了以使其具有相對較平整的頂部表面，該玻璃層例如可以是硼磷硅酸鹽玻璃(BPSG)。如附圖28B所示，然后對該器件施加掩^t并腐蝕以形成接觸窗口422,在N+源極區(qū)的表面上淀積可選的阻擋金屬層424。如附圖28C所示，使用比如鴒的材料層428以填充接觸孔422,層428充分延伸到玻璃層420的表面之上的平面。鴒層428的設(shè)計(jì)規(guī)則與用于填充與在附圖9B和9C中所示的溝的多晶硅的設(shè)計(jì)規(guī)則類似。接著，如在附圖28D中所示，鎢層428是內(nèi)腐蝕或是利用化學(xué)-機(jī)械拋光的磨光平面，而金屬層430淀積在層428上。鴒層428提供了平整的表面，因此金屬層430并不必延伸到由玻璃層化0所形成的臺(tái)階上。上文所描述的實(shí)施例僅是說明性的而不是限制性的。對于本領(lǐng)域的熟練人員來說根據(jù)本發(fā)明的原理顯然可以有其它的實(shí)施例。權(quán)利要求1.一種制造溝型MOSFET的方法，包括提供具有表面的半導(dǎo)體材料的本體；在該表面上形成第一掩模，第一掩模在要在該本體上設(shè)置溝之處具有開口；通過在第一掩模中的開口腐蝕該半導(dǎo)體材料以形成在該半導(dǎo)體本體中的溝；在該溝中淀積氧化物；腐蝕該氧化物以在該溝的底部上形成第一氧化物層；在該溝的側(cè)壁上形成第二氧化物層，該第一氧化物層比第二氧化物層更厚；以及將多晶硅引入到該溝中；氧化所暴露的多晶硅的表面以在該溝的頂部上形成第三氧化物層，該第三氧化物層向下延伸到該溝之內(nèi)并比第二氧化物層更厚；將第一導(dǎo)電型的摻雜劑引入到半導(dǎo)體本體中以形成本體區(qū)，該本體區(qū)的結(jié)與第一氧化物層的上表面處于同一平面。2.—種溝-柵功率MOSFET,包括具有在其中形成溝的半導(dǎo)體本體，該溝的壁與在溝的角落上的半導(dǎo)體本體的主表面相交，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚，第二部分的底部表面在半導(dǎo)體本體的表面的平面之下；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層，在金屬層和頂部表面之間的接觸區(qū)橫向地延伸到溝角落。3.根據(jù)權(quán)利要求2所述的溝-柵功率MOSFET,其中柵極氧化物層的第二部分的上表面是在半導(dǎo)體本體的表面的水平面上。4.根據(jù)權(quán)利要求2所述的溝-柵功率MOSFET，其中柵極氧化物層包括在溝的底部附近的第三部分，該第三部分比第一部分更厚。5.—種溝-柵功率MOSFET，包括具有主表面的半導(dǎo)體本體和在該半導(dǎo)體本體中形成的溝，該半導(dǎo)體本體包括在該溝和本體主表面附近的第一導(dǎo)電型的源極區(qū)；與源極區(qū)形成結(jié)的第二導(dǎo)電型的本體區(qū)，該本體區(qū)包括在溝的壁附近的溝道區(qū)；以及與本體區(qū)形成結(jié)的第一導(dǎo)電型的漏極區(qū)；以及設(shè)置在該溝中的柵極，該柵極以柵極氧化物層為邊界，柵極氧化物層包括在溝道區(qū)附近的第一部分和覆蓋在該柵極上的第二部分，第二部分比第一部分更厚，第二部分并不與在溝之外的半導(dǎo)體本體的主表面重疊，該第二部分的底部表面在半導(dǎo)體本體的表面的平面之下；以及與半導(dǎo)體本體的頂部表面相接觸的金屬層。6.根據(jù)權(quán)利要求5所述的溝-柵功率MOSFET，其中柵極氧化物層的第二部分的上表面是在半導(dǎo)體本體的表面的水平面上。7.根據(jù)權(quán)利要求5所述的溝-柵功率MOSFET,其中柵極氧化物層包括在溝的底部附近的第三部分，該第三部分比第一部分更厚。8.—種制造MOSFET的方法，包括提供半導(dǎo)體本體；在該半導(dǎo)體本體的表面上形成溝，該溝限定臺(tái)面；沿該溝的壁形成第一絕緣層；在該溝中形成柵極，通過絕緣層使該4冊極與半導(dǎo)體本體絕緣；將第一導(dǎo)電型的摻雜劑注入到臺(tái)面中以形成本體區(qū)；將第二導(dǎo)電型的摻雜劑注入到臺(tái)面中以形成源極區(qū)；在該臺(tái)面上形成第二絕緣層；在該第二絕緣層上腐蝕開口；以及將金屬層淀積到接觸開口中以形成與源極區(qū)的電接觸區(qū)，在大于大氣壓的壓力下進(jìn)行淀積。9.根據(jù)權(quán)利要求8所述的方法，其中在兩個(gè)大氣壓的壓力下淀積金屬層。10.根據(jù)權(quán)利要求8所述的方法，進(jìn)一步包括在臺(tái)面的表面上淀積阻擋層。全文摘要一種新穎的超自對準(zhǔn)(SSA)結(jié)構(gòu)和制造方法，利用單光掩模層以限定溝柵垂直功率DMOSFET的主要特征和尺寸。單主要掩模確定了溝表面尺寸、在溝之間的硅源極-本體臺(tái)面寬度和硅臺(tái)面接觸區(qū)的尺寸和位置。該接觸區(qū)與溝自對準(zhǔn)，消除了在常規(guī)的溝型DMOS器件中需要接觸區(qū)對溝的掩模對準(zhǔn)，以避免在制造過程中所產(chǎn)生的柵源短接而施加的限制。還降低了在硅表面上氧化物臺(tái)階的高度，從而避免了金屬臺(tái)階覆蓋問題。也降低了多柵極總線臺(tái)階高度。所描述的其它的特征包括多晶硅二極管的形成、控制漏極-本體二極管擊穿的位置、降低了柵極對漏極的重疊電容，以及利用降低的熱集聚處理技術(shù)。文檔編號(hào)H01L29/739GK101179030SQ200710161809公開日2008年5月14日申請日期2000年4月21日優(yōu)先權(quán)日1999年4月22日發(fā)明者理查德·K·威廉斯,韋恩·格拉博斯基申請人:先進(jìn)模擬科技公司