專利名稱：半導體裝置的制作方法
技術領域：
本發(fā)明涉及一種半導體裝置，并且具體地涉及一種具有通過從半導體襯底的兩側挖溝槽形成的用于電連接的雙面襯底通孔(via-hole) 的半導體裝置。
背景技術：
對于半導體裝置，尤其是處理高頻晶體管和信號的模擬集成電路 的半導體芯片，通常使用襯底通孔作為地線，而不是線焊(wire bonding)。襯底通孔是形成在襯底表面上的半導體器件的地線。襯底 通孔是通過向半導體襯底和賦予金屬鍍層的線提供通孔而形成的。對 于線焊，線的彎曲是電感分量，而線的直徑是電阻分量。由此半導體 芯片上的地電位變得不穩(wěn)定，并且很難獲得高頻性能。然后，通過襯 底通孔利用更厚更短的線連接背面的接地平面與形成在表面上的半導 體器件，抑制了電感和電阻分量，并且半導體芯片連接到地。這提高 了半導體裝置的高頻性能。通過蝕刻在半導體襯底中形成溝槽并在溝槽中形成金屬鍍層，制 成了襯底通孔。提供溝槽的方法寬泛地分為3種方法。第一種方法是在 提供半導體器件的表面上形成溝槽。通過第一種方法形成的襯底通孔 稱為表面襯底通孔。第二種方法是在半導體襯底的背面上形成溝槽。 通過第二種方法形成的襯底通孔稱為背面襯底通孔。第三種方法是從 半導體襯底的兩面形成溝槽。通過第三種方法形成的襯底通孔稱為雙 面襯底通孔。這些通孔中最早的是背面襯底通孔。用于半導體襯底的蝕刻最初 是利用溶液的濕法類型。通過利用各向同性蝕刻的底切(undercut)從
光致抗蝕劑膜掩模進行濕法蝕刻。溝槽的截面形狀是梯形的。由此， 表面?zhèn)鹊目讖矫娣e比背面的開口窄。在背面襯底通孔中，在襯底的背 面上提供光致抗蝕劑膜作為蝕刻掩模。因此，背面襯底通孔需要特殊 的背面光刻設備來根據(jù)表面?zhèn)壬系臉擞浭褂糜谛纬捎诒趁鎮(zhèn)鹊墓庵驴?蝕劑膜的蝕刻掩模對準。之后，已開發(fā)了利用高密度等離子體的高速千法蝕刻技術，其能 夠將半導體襯底挖成垂直形狀。該表面襯底通孔可以從表面?zhèn)刃纬伞?開始使用表面襯底通孔。為形成表面襯底通孔，不需要特殊的背面光 刻設備。利用普通的步進式光刻設備形成通孔。也就是說，根據(jù)形成 到表面上的光致抗蝕劑膜掩模的圖案形成通孔。然而，如果通過干法 蝕刻所蝕刻的光致抗蝕劑的厚度和要蝕刻的半導體芯片中的區(qū)域的厚 度之間的比率(選擇性)太低，則光致抗蝕劑膜需要比半導體襯底的 厚度更厚。在這種情況下，存在光致抗蝕劑膜的厚度使得開口圖案的 分辨度降低并且難以提供精細開口的問題。兩種通孔的結合是雙面襯底通孔。對于表面?zhèn)龋褂煤穸饶塬@得 精細分辨度的光致抗蝕劑膜。通過干法蝕刻將襯底蝕刻到襯底的一半， 并提供金屬鍍層。此外，以不嚴格的精度從背面提供溝槽。然后，將 從背面在溝槽中形成的地線與從表面?zhèn)仍跍喜壑行纬傻木€連接。也就 是說，雙面襯底通孔的問題在于，由于其需要從表面和背面進行處理， '所以工藝數(shù)目和工藝周期增加。然而，雙面襯底通孔使得能夠從表面 側高精度的挖槽，由此能夠增加半導體芯片的密度。在半導體襯底的濕法蝕刻中，使用過氧化氫溶液和酸或堿的混合 溶液。在這種方法中，首先過氧化氫溶液氧化半導體晶體。氧化物被 酸或堿分解。對于酸，當半導體是Si時使用氫氟酸。另一方面，當半導體為化合物例如GaAs或InP時，使用硫酸或磷酸等。然而，當由于 蝕刻的反應熱使溫度升高時，存在光致抗蝕劑膜的粘附性降低和進行 底切的問題。因此，需要用水稀釋酸來抑制蝕刻速率。
其間，在半導體襯底的干法蝕刻中，使用氯(Cl)或溴(Br)氣 體。在最初的蝕刻中，使用平行板型RIE (反應離子蝕刻)。之后，為 了增加蝕刻速率，已開發(fā)了高密度等離子型干法蝕刻設備。高密度等 離子型設備寬泛地分類為使用電子回旋加速諧振微波的ECR (電子回 旋加速諧振)或其是感應耦合放電系統(tǒng)的ICP (感應耦合等離子體)。 此外，通過利用He氣強制冷卻襯底底座的方法，使得高速且垂直的干 法蝕刻成為可能。然而通過氯氣蝕刻，可以髙速蝕刻半導體例如Si、 GaAs和InP， 但是也存在蝕刻作為線金屬的Al、 Au和Cu等的缺點。這意味著在利 用雙面襯底通孔將這些線金屬提供到表面?zhèn)鹊臏喜壑胁谋趁孢M行氯 干法蝕刻時，先前提供到表面?zhèn)鹊木€金屬也被蝕刻了。作為相關技術l，日本未審查專利申請公布No.60-134483，公開了 一種具有雙面襯底通孔的FET (場效應晶體管)。圖19A和19B是示出 具有雙面襯底通孔的場效應晶體管結構的頂視圖和截面圖。圖19A是場 效應晶體管的頂視圖，圖19B是場效應晶體管的截面圖。如圖19B所示， 對于根據(jù)相關技術l的場效應晶體管，提供到GaAs襯底101的表面的 FET的有源層區(qū)102的下部的背面被挖成梯形形狀(截面110)。溝槽從 GaAs襯底101的一端形成到另一端，成為條狀。形成溝槽的部分比沒有 形成溝槽的其它部分薄。地電極109提供到整個背表面。在封裝工藝中， 當GaAs襯底101安裝到金屬基部時，在背面焊接填充材料(brazing filler material)進入溝槽，并填充溝槽。由此，根據(jù)相關技術l的場效應晶體 管減少了加熱FET有源層區(qū)域中的襯底厚度，以減少該區(qū)域的熱阻。源 電極107在垂直方向上伸出，以提供焊盤部分。在焊盤部分下面有襯底 通孔108。在襯底背面形成溝槽的較薄區(qū)域中襯底通孔108與地電極109 連接。另一方面，在半絕緣GaAs襯底101上方引出柵電極103和漏電極
104，該襯底101沒有開槽并且仍然很厚。柵電極103和漏電極104將成 為匹配電路105。此外，將焊盤106提供到柵電極103和漏電極104。由 于匹配電路105的襯底厚，所以僅存在小損耗。對于匹配電路105，對 應于消切錐形部分lll的斜面，線形成為變尖(變尖部分112)。這使 得匹配電路105的阻抗保持恒定，由此沒有降低一致性。作為相關技術2，日本未審查專利申請公布No.3-99470公開了一種 根據(jù)相關技術的半導體裝置的制造方法。圖20A至20D是示出根據(jù)相關 技術2的制造雙面襯底通孔單元的工藝的截面圖。在圖20A至20D中，相 關技術中的半導體裝置包括GaAs襯底121、第一通孔122、第二通孔123、 第一通孔內金屬層124、基底非電解鎳鍍層125、光致抗蝕劑層126、非 電解鎳鍍層127、電解Au鍍層128和突出切割部分181。如圖20A所示，通過RIE方法等從GaAs襯底121的第一表面形成約 30/mi的第一通孔122。在通孔122內部，通過電解鍍金(Au)形成金屬 層124。之后，通過纏繞(wrapping)和拋光等，將GaAs襯底121處理 成100pim厚。通過化學蝕刻等，從作為GaAs襯底121的第一表面相對側 的第二表面?zhèn)刃纬傻诙?23。這時，形成第二通孔123，使得暴露 第一通孔122內部的金屬層124的底部。然后進行圖20B所示的工藝。在該工藝中，對包括第二通孔123的 內表面的GaAs襯底121的整個第二表面進行鈀(Pd)激活。電鍍非電解 鎳(Ni)，以形成基底非電解鎳鍍層125。通過光刻，通過光致抗蝕劑 層126等，對除第二通孔123的開口之外的GaAs襯底121的整個第二表面 掩模。不用Pd激活，用非電解鍍Ni溶液進行處理。然后用在第二通孔 123內部暴露的基底非電解鎳鍍層作為催化劑進行化學還原反應。通過 進行上述工藝，填充非電解鎳鍍層127 (見圖20C)。移除光致抗蝕劑 層126。對襯底121的整個第二表面，形成電解Au鍍層128。之后，對由 第二通孔123的填充層127的波動(undulation)產生的凸出部分181進行 拋光和切除(見圖20D)。
通過用于表面?zhèn)鹊腞IE方法和用于背面的化學蝕刻，根據(jù)相關技術2的半導體器件形成通孔的溝槽。通路線對于表面?zhèn)葋碚f是電解金(Au) 鍍層，對于背面來說是非電解Ni鍍層。作為相關技術3，日本未審查專利申請公布No.2004-128352公開了 一種相關技術中的半導體裝置制造方法。圖21A至21E是根據(jù)相關技術3 制造雙面襯底通孔單元的每個工藝中半導體裝置的截面圖。如圖21E所 示，完成的半導體裝置包括由GaAs等形成的半導體襯底202、形成到半 導體襯底202的主表面?zhèn)鹊臍W姆電極204、絕緣206、具有阻擋金屬的通 孔基底電極210、通孔電極212和形成到半導體襯底202背面的背面通孔 電極214。在下文中，參考每個工藝的截面圖描述該半導體裝置的制造 工藝。下面描述圖21A示出的第一工藝。在第一工藝中，利用剝離方法， 在半導體襯底202上方形成歐姆電極204。利用CVD方法在歐姆電極204 上方形成絕緣膜206。接下來，將接觸孔220的開口形成到絕緣膜206， 以暴露歐姆電極204的表面。下面描述圖21B示出的第二工藝。在第二工藝中，在歐姆電極204 上方的區(qū)域中并且還在接觸孔220的內部形成抗蝕劑208。開口圖案將 形成抗蝕劑208。用抗蝕劑208作為掩模，進行干法蝕刻，例如離子修 整(trimming)。這暴露出半導體襯底202的表面。此外，用抗蝕劑208 作為掩模，通過RIE將半導體襯底202干法蝕刻到預定的深度。這形成 通孔226。之后，移除用作掩模的抗蝕劑208。下面描述圖21C中示出的第三工藝。在第三工藝中，首先重新構成 抗蝕劑208。形成抗蝕劑208，使得暴露出一部分通孔226和暴露出歐姆 電極204，并且覆蓋絕緣膜206。向半導體芯片的整個表面淀積阻擋金 屬膜210，例如WSi。阻擋金屬膜210覆蓋通孔226的內壁、暴露的歐姆電極204和抗蝕劑208。在阻擋金屬膜210上方，形成開口圖案比抗蝕劑 208的開口圖案更寬的抗蝕劑(未示出)。用該抗蝕劑作為掩模，通過 電解電鍍方法形成通孔電極212。下面描述圖21D中示出的第四工藝。在第四工藝中，首先移除形成 在阻擋金屬膜210上方的抗蝕劑。用通孔電極212作為掩模，移除暴露 的阻擋金屬膜210。移除暴露的抗蝕劑208。從半導體襯底202的背面， 形成背面通孔232，使得暴露通孔226底部的阻擋金屬膜210。下面描述圖21E中示出的第五工藝。在第五工藝中，通過電解電鍍 方法將背面通孔電極214形成到包括背面通孔223的內部的半導體襯底 202的背面。由上面的工藝，獲得了相關技術3的半導體裝置。在根據(jù)相關技術3的半導體裝置中，在表面?zhèn)壬嫌米魍纂姌O212 的基底的阻擋金屬膜210是WSi，且目的在于防止通孔電極212和歐姆電 極204之間相互擴散。在日本未審查專利申請公布No.8-46042中公開了 這種半導體裝置，其是相關技術4。如上所述，為了通過利用相關技術的氯氣干法蝕刻來形成雙面襯 底通孔，在從背面蝕刻時，不僅蝕刻了用于背面通孔的半導體襯底例 如GaAs和Si，而且蝕刻了掩埋在表面?zhèn)壬系耐字械牟季€材料，例如 Au、 Cu、 Al、 Ti、 Ta、 W、 Mo、 TiN和WSi。存在這樣的問題如果 用這種方式蝕刻掩埋在表面?zhèn)壬系耐字械耐肪€(via line)，就會 有導致線斷開的問題。發(fā)明內容在一個實施例中， 一種半導體裝置，包括形成到半導體襯底的 第一表面的半導體器件；提供在第一通孔中的阻擋膜，該第一通孔以 凹狀形成于半導體襯底的第一表面；第一通路線，連接至接觸阻擋膜 的半導體器件的電極；第二通路線，形成在第二通孔內，與第一通路 線電連接而阻擋膜介于其間，并且是形成于第二表面的布線的一部分， 該第二通孔以凹狀形成于與半導體襯底的第一表面相對的第二表面， 以到達阻擋膜。該阻擋膜包括8族元素中的至少一種。利用本發(fā)明的半導體裝置，第一和第二通路線與插入其間的阻擋膜電連接。該阻擋膜包括元素周期表中的8族元素；鐵(Fe)、鈷(Co)、 鎳(Ni)、釕(Ru)、銠(Rh)、鈀(Pd)、鋨(Os)、銥(Ir)和 鉑(Pt) 。 8族元素全是金屬，且呈現(xiàn)出良好的導電性。在將半導體器 件形成到第一表面(例如，半導體襯底的表面)之后，形成凹狀的第 一通孔(例如表面通孔)，并在表面通孔內部形成第一通路線(例如 表面通路線)，以便阻擋膜接觸表面通孔。之后，從相對的第二表面 形成凹狀的第二通孔(例如背面通孔)，并形成第二通路線(例如背 面通路線或背面電極)以到達形成到第一通路線側的阻擋膜。這使得 第一和第二通路線與作為介于它們之間的金屬的阻擋膜電連接。本發(fā)明實現(xiàn)了一種結構，以確實制造具有雙面結構通孔的半導體 器件。


由下面結合附圖對特定優(yōu)選實施例的描述，本發(fā)明的上述和其它 目的、優(yōu)點和特征將變得更明顯，其中圖1A和1B是用于檢驗掩模材料蝕刻選擇性的半導體襯底的截面圖；圖2是根據(jù)本發(fā)明第一實施例的其上形成有場效應晶體管的半導 體芯片的頂視圖；圖3是根 據(jù)本發(fā)明第一實施例的其上形成有場效應晶體管的半導 體芯片的頂視圖；圖4是放大一部分圖3的截面圖；圖5A至5D是示出根據(jù)本發(fā)明第一實施例的雙面襯底通孔單元的 制造工藝的截面圖6是根據(jù)本發(fā)明第二實施例的其上形成有場效應晶體管的半導 體芯片的截面圖；圖7是根據(jù)本發(fā)明第二實施例的其上形成有場效應晶體管的半導 體芯片的截面圖；圖8是根據(jù)本發(fā)明第三實施例的其上形成有場效應晶體管的半導 體芯片的截面9是根據(jù)本發(fā)明第四實施例的其上形成有場效應晶體管的半導 體芯片的截面圖；圖IO是根據(jù)本發(fā)明第五實施例的其上形成有場效應晶體管的半導體芯片的頂視圖；圖ll是示出根據(jù)本發(fā)明第六實施例的具有異質雙極晶體管的半導 體器件結構的放大頂視圖；圖12是根據(jù)本發(fā)明第六實施例的具有異質雙極晶體管的半導體器件的截面圖；圖13是根據(jù)本發(fā)明第七實施例的具有異質雙極晶體管的半導體器 件的截面圖；圖14是根據(jù)本發(fā)明第八實施例的半導體芯片的背面視圖；圖15是根據(jù)本發(fā)明第八實施例的半導體芯片的截面圖；圖16是根據(jù)本發(fā)明的第八實施例安裝半導體芯片時的截面圖；圖17是根據(jù)本發(fā)明第八實施例的其上形成有半導體芯片的放大截面圖；圖18A至18F是示出根據(jù)本發(fā)明第九實施例的利用導電Si襯底的 雙面襯底通孔單元的制造工藝的截面圖；圖19A和19B是示出根據(jù)相關技術1的場效應晶體管結構的頂視 圖和截面圖；圖20A至20D是示出根據(jù)相關技術2的雙面襯底通孔單元制造方 法的截面圖；和圖21A至21E是示出根據(jù)相關技術3的雙面襯底通孔單元制造方 法的截面圖。
具體實施方式
在這里，現(xiàn)在將參考示范性實施例描述本發(fā)明。本領域內的技術 人員將認識到利用本發(fā)明的教導可以實現(xiàn)許多可選實施例，并且本 發(fā)明并不限于這些為說明的目的而示出的實施例。在本發(fā)明中，使用阻擋膜，以便使利用氯氣由背面進行的干法蝕 刻不會達到表面上的線。對于阻擋膜，8族的金屬元素是適合的。這涉 及下文將要描述的本發(fā)明的原理。利用氯(Cl)或溴(Br)氣可以干法蝕刻半導體襯底材料，例如 Si、 GaAs、 InP、 GaN和SiC。對于這種干法蝕刻，有一種在2個平行 電極之間施加高頻電能的被稱為反應離子蝕刻或平行板型的蝕刻。在 該設備中，例如陽離子集中到陰極側，并產生高電場部分(離子鞘(ion sheath))。通過在該陰極上方布置晶片，通過濺射和反應等離子體進 行干法蝕刻。近年來，已開發(fā)了具有降低的濺射能力和提高的反應性能的高密 度等離子體型干法蝕刻設備，其能夠高速蝕刻。這種高密度等離子體 型裝置寬泛地分成利用電子回旋加速諧振微波的ECR型和其是感應耦 合放電系統(tǒng)的ICP(感應耦合等離子體)'。然而由于ECR型需要數(shù)GHz 的超高頻率能量，所以使用數(shù)十MHz的高頻率能量的ICP型是主流。另一方面，元素周期表中8族元素是金屬。在幾百攝氏度的溫度 下，8族元素穩(wěn)定且反應慢。因此，對于作為特定部分的電極等來使用， 這些金屬引起了注意。對于8族元素，有下面9種原子序數(shù)26的鐵 (Fe) 、 27的鈷(Co) 、 28的鎳(Ni) 、 44的釕(Ru) 、 45的銠(Rh)、 46的鈀(Pd) 、 76的鋨(Os) 、 77的銥(Ir)和78的鉑(Pt) 。 Fe、 Co和Ni用于磁器件，而Ni、 Ru和后面的元素用于電極材料例如半導 體裝置和電容器。然而8族的這些金屬元素很難被通常用來干法蝕刻 金屬的氯和溴氣體蝕刻。8族元素具有8個價電子和強共價鍵。因而，8族元素穩(wěn)定且很難顯示離子性。由此可以認為其很難被7B族中的C
和Br蝕刻。同時，8族元素的金屬可以用作掩模材料。然而，由于難 以移除這種掩模材料，所以除了簡單的實驗其很少使用。對8族的金屬元素進行干法蝕刻的方法基本上是物理濺射。作為 典型的方法，有用于對Ar離子進行電場加速的離子銑(ion milling) 方法。濺射效應是通過利用平行板型RIE將晶片布置到陰極側而產生 的。在這種通過濺射的工藝中，散射離子碰撞半導體器件，甚至穿過 夾在中間的絕緣膜，由此存在損害半導體器件的缺點。近些年來，已開發(fā)了用于以低損傷處理8族金屬元素的反應干法 蝕刻設備。這種反應干法蝕刻設備是高密度等離子體型，其通過將襯 底的溫度加熱到200至300攝氏度提高化學反應性。相反地，通過水 冷等將襯底的溫度冷卻到0攝氏度，則這些金屬很難被蝕刻。8族元素的鐵(Fe)等與氧鍵合產生Fe203或Fe403的反應物，且 展現(xiàn)出二價或三價陽離子的特性。因此，當向蝕刻氣體中加入元素周 期表中6B族的氧(O)或硫(S)的成分時，就會產生這些成分和8 族元素的反應物。然后，通過用CI和Br置換O和S，得到Cl(或Br) 的、8族元素成分和7B族元素成分的反應物。這使得能夠對8族元素 的金屬干法蝕刻。然而，由于這些蝕刻需要中間工藝，所以蝕刻速率 慢。'下面，將詳細地描述本發(fā)明中使用的9種8族元素膜和半導體襯 底的蝕刻選擇性。圖1A和1B是形成用來檢驗掩模材料的蝕刻選擇性 的半導體襯底的截面圖。圖1A中示出的截面圖是蝕刻前半導體襯底的 圖。如圖1A所示，對半導體襯底(晶片)87的表面，通過濺射淀積8 族元素的金屬膜90，以具有100nm (0.1/mi)的厚度。對金屬膜90， 提供具有幾mm寬的開口88，以接受用于測量臺階的針的針尖。用下 面的方式形成開口 88。在提供了具有開口的光致抗蝕劑膜之后，通過
利用Ar離子銑或RIE濺射移除8族元素的金屬膜90，以暴露半導體表 面并移除光致抗蝕劑。通過這種方式，將制備的半導體襯底87投入干 法蝕刻設備中。干法蝕刻設備蝕刻半導體襯底87。然后，形成了具有 圖1B中所示的溝槽97的半導體襯底。將半導體襯底從干法蝕刻設備 中取出。用粗糙度測量設備測量開口 88的溝槽97的深度。粗糙測量 設備中之一以精細探針水平掃描測量目標，并且另一個使用光干涉。至于要用作掩模膜90的8族元素的金屬，有下面9種類型原子 序數(shù)26的鐵(Fe) 、 27的鈷(Co) 、 28的鎳(Ni) 、 44的釕(Ru)、 45的銠(Rh) 、 46的鈀(Pd) 、 76的鋨(Os) 、 77的銥(Ir)禾口 78 的鉑(Pt) 。 Fe、 Co和Ni用于磁器件，而Ni、 Ru和后面的元素用于 電極材料例如半導體器件。因此，作為用于濺射的對象(target)，可 以獲得99.99%或更高的高純度元素。在下文中描述了第一蝕刻條件下的蝕刻選擇性。第一蝕刻選擇性 使用高純度半絕緣GaAs襯底作為半導體襯底87。至于干法蝕刻設備， 使用ICP。干法蝕刻的條件是RF天線功率為500W (13.56 MHz) ， RF 偏置功率為 30 W (2 MHz )， 蝕刻氣體Cl2/SiCl4為 8.45xl0-2/8.45xl(T2Nm/S (50/50 seem)，蝕刻壓力為2 N/m2，襯底冷 卻溫度為0攝氏度，以及襯底冷卻的背面He壓力為600N/m2。注意， 在后面描述的本發(fā)明實施例中使用該干法蝕刻條件。在第一蝕刻條件下，僅用Cl2蝕刻是各向同性的。通過加入SiCU 并對側表面產生沉淀物，形成了垂直處理形狀。為了冷卻晶片襯底87， 在襯底底座和晶片之間通氦(He)氣，以加速冷卻的熱傳導。泄露的 He在蝕刻腔內部流動，并加入蝕刻氣體。在該條件下GaAs襯底87的 蝕亥U速率為約4 jLim/niin。干法蝕刻9種8族元素的掩模膜90，使得掩模的厚度為0.1/mi。 GaAS襯底開槽約100/mi。對于Fe和Co，掩模金屬已消失了。對于Fe
保留約30/mi的臺階，而對于Co保留約70/mi的臺階。認為在掩模膜 90消失之后，整個半導體襯底87被回刻(etchback)，而留下了那些 臺階。因此，F(xiàn)e的蝕刻選擇性約為300倍，而Co的選擇性是700倍。 除了Fe和Co之外，選擇性在IOOO倍或以上。以Fe和Co 1:1的合金以及Fe和Nil:l的合金作為對象。利用通 過濺射淀積的具有0.1/im厚的掩模膜，蝕刻上述合金對象直到溝槽的 深度約為100 ;mi。對于Fe和Co的合金，掩模膜90消失了，并且保 留了約60/un的溝槽。因此，F(xiàn)e和Co合金的蝕刻選擇性約為600倍。 至于Fe和Ni的合金，剩余了掩模膜90，由此蝕刻選擇性在IOOO倍以 上。結果，認為對于組合每個具有高蝕刻選擇性的8族金屬元素的合 金，蝕刻選擇性高。另一方面，對于4A族鈦(Ti) 、 5A族釩(V)、鈮(Nb)、鉭 (Ta) 、 6A族鉻(Cr)、鉬(Mo)或鎢(W)，在該ICP條件下的蝕 刻選擇性為幾倍到幾十倍，這是較小的。對于干法蝕刻氣體，可以使用BCl3、或BCl3和Cl2等的組合?；旧?，氯(Cl)有助于半導體襯底的蝕刻。8族元素金屬膜很難被蝕刻， 這沒有區(qū)別。下面描述了第二蝕刻條件下的蝕刻選擇性。在第二蝕刻條件中， Si用于半導體襯底87，并且ICP用于干法蝕刻設備。用于干法蝕刻的 條件是天線功率為600W( 13.56 MHz)，RF偏置功率為60 W(2MHz)， 蝕刻氣體CVHBr為8.45x1 (T2/8.45x1 (T2Nm/S (50/50 sccm)，蝕刻壓 力為2Pa，襯底冷卻溫度為30攝氏度，以及襯底冷卻的背面He壓力 為600 N/m2。該干法蝕刻條件也結合在后面描述的本發(fā)明的實施例中。在該條件下Si襯底87的蝕刻速率約為3 /im/min。 HBr，蝕刻氣體 的成分，關系到側面沉淀物SiBrx的產生和垂直可加工性。Cl2具有各向同性的可加工性，并且用Cl2蝕刻快。此外，假設與每個器件的溝槽 相比，襯底通孔單元在水平方向上具有更大的空間。設置條件特別強 調開槽更快且更深，而不是強調使通孔成形垂直。對于90度的垂直角，處理的形狀是70到80度的斜坡或具有中間部分膨脹的桶形。在9種8族元素形成的掩模膜90的厚度為0.1/mi時，開槽Si襯 底，使得槽的深度為約100pm。對于Fe、 Co和Ni，掩模金屬消失了， 并且對于Fe保留約20/mi的臺階，對于Co保留約50/rni的臺階，而對 于Ni保留約80/mi的臺階。認為在掩模膜87消失之后，整個半導體襯 底87被回刻，而剩余了這些臺階。因此，F(xiàn)e、 Co和Ni的蝕刻選擇性 分別為約200倍、500倍和800倍。除了Fe、 Co和Ni之外，選擇性在 1000倍以上。因此，對于8族元素的任何金屬，都有100倍或以上的 選擇性。另一方面，對于4A族鈦(Ti) 、 5A族釩(V)、鈮(Nb)、鉭 (Ta) 、 6A族鉻(Cr)、鉬(Mo)或鎢(W),在該ICP條件下的蝕 刻選擇性為幾到幾十倍，這是較小的。注意，作為對半導體襯底87的干法蝕刻，在條件上可以小心使用 平行板型RIE。當增加蝕刻的電功率時，離子鞘電壓也增加，由此提高 了濺射強度。于是，降低了對8族元素膜的蝕刻選擇性。因此開始用 大的電功率形成背面通孔，并且在暴露表面通孔的底部的8族元素膜 之前減小電功率。這確保了對8族元素膜一定的蝕刻選擇性。在下文中，描述可以結合本發(fā)明的實施例。下面的說明是關于本 發(fā)明的實施例的，而且本發(fā)明并不限于下面的實施例。第一實施例參考附圖在下文中詳細地描述本實施例的半導體裝置。圖2是示 出根據(jù)第一實施例的用于場效應晶體管(FET)的半導體芯片結構的頂
視圖。圖3是示出根據(jù)第一實施例的用于場效應晶體管(FET)的半導 體芯片結構的截面圖。圖3是沿著圖2的線III-m的截面圖。圖4是放 大圖3—部分的截面圖。在本實施例中，GaAs場效應晶體管(在下文 中稱為GaAsFET)用于半導體芯片10。對于GaAs FET，向半絕緣GaAs襯底的表面形成通過n型AlGaAs/i 型InGaAs異質層的n型GaAs導電層或溝道層。此夕卜，在溝道層上形成肖 特基接觸柵電極。將源電極提供到柵電極的一側，并將漏電極提供到 另一側。而且，在有源區(qū)的外圍部分中，通過臺面蝕刻和離子注入等 而包括器件隔離區(qū)，其具有高電阻。圖2的頂視圖示意性示出了連接到這些電極的布線圖案。在圖2中， 示出了具有GaAs FET的溝道層區(qū)的區(qū)域寬度19。在溝道層區(qū)域上形成 線形柵電極ll。細條紋形源極線15和漏極線16提供到柵電極11的兩側。 這些交替布置，就像以源、柵、漏、柵、源、柵、漏、柵一樣。柵電 極11的一端共同連接到寬條紋形柵極線14。此外，在柵極線ll的中心 附近，提供柵極焊盤17用于線焊連接。另一方面，漏電極16的細條紋 形線共同連接到在柵極焊盤17的另一側上的寬條紋形線，并且在寬條 紋形線的中心附近提供漏極焊盤18。對細條紋形源極線15下的GaAs襯 底，存在由虛線表示的表面通孔2的開口。表面通孔2連接到提供于GaAs 襯底整個背面的背面電極。在下文中參考圖3描述半導體芯片10，圖3示出了沿著圖2中的線 ni-ni的半導體芯片10的截面圖。半導體芯片10具有形成到GaAs襯底l 表面上的半導體器件。然而在圖3中，省略了柵電極和器件結構，并示 意性示出了源極和漏極線。當在半導體芯片襯底l的表面上形成了多層 互連時，形成了絕緣膜6例如Si02。在絕緣膜6上方，形成漏極線16和源 極線15，其示于圖2的頂視圖中。在源極線15的下方，在GaAs襯底l的 厚度方向上，通過挖掘得比GaAs襯底l的厚度淺，形成表面通孔2。在 表面通孔2中埋入導體，作為表面通路線3。另一方面，背面通孔4形成 具有達到表面通路線3的底部的溝槽的深度。將背面電極5提供到半導體芯片10的整個背面。背面電極5也掩埋在背面通孔4中。這使得背面 電極5能夠與表面通路線3的底部電連接。在本實施例中，表面通孔2的 數(shù)目對應于背面通孔4的數(shù)目。 一個背面通孔4連接一個表面通孔2。圖4是放大一個漏極線16附近的結構的截面圖，聚焦于漏極線16。 在下文中，參考圖4詳細地描述形成到該表面的GaAsFET器件。由導電 半導體形成溝道層21到GaAs半導體襯底l的表面。這是由通過離子注入 形成的n型GaAs層和通過外延生長等形成的n-AlGaAs/i-InGaAs異質層 形成的。在溝道層21的上方，提供WSi或Al等的肖特基接觸柵電極ll。 在柵極ll的兩側，提供源電極12和漏電極13，它們是AuGeNi合金等的 歐姆接觸。為了確保歐姆接觸，在歐姆電極下面提供高濃度雜質摻雜 的導電半導體接觸區(qū)(未示出)。如果通過離子注入形成溝道層21， 則通過選擇性離子注入將該接觸區(qū)形成為高濃度n型GaAs區(qū)。如果通過 外延生長形成溝道層21，則該接觸區(qū)形成為高濃度n型GaAs層或高濃度 n型InGaAs區(qū)。用絕緣膜6，例如幾/im厚的Si02，覆蓋GaAs FET器件的表面。在 對應于源電極12和漏電極13上部的絕緣膜6的區(qū)域，提供通孔的開口。 源極線15和漏極線16經由通孔連接到每個電極。作為源極線15和漏極 線16，從電極側面順序淀積約50 nm厚的Ti層、約200 nm (0.2/rni)厚 的Pt層和約5/mi厚度的Au層。為了保護這些線，可進一步提供絕緣和樹 脂膜(未示出)。通過淀積在表面通孔2的內部形成源極線15作為表面 通路線3。在圖中8族元素的Pt層對應于阻擋膜7。 Ti層粘合電極和線。 在對背面的干法蝕刻工藝中，移除背面通孔4內部的Ti層的暴露部分。 將背面電極5提供到半導體襯底1的整個背面。背面電極5具有包括作為 粘合膜22的100nm厚的Ti層和5/xm厚的Au層的疊層結構。通過淀積在背 面通孔4內部形成背面電極5，以與表面通路線3的底部電連接。作為實例，描述根據(jù)本實施例的半導體芯片中每個部分的尺寸。
半導體襯底1的厚度約為150 /rni，表面通孔2的表面?zhèn)壬系膶挾燃s為 10/mi，深度約為70/mi。背面通孔4的背面寬度約為20/xm，深度約為 90pm。表面通路線3的底部凸出背面通孔4約10/mi。僅需要在形成到背 面通孔4的背面線5和形成到表面通孔2的源極線15之間電連接。并不必 須以比表面通孔2的底部寬的面積形成背面通孔4。但是兩部分可以僅 接觸。例如，由于在對準背面曝光中的未對準，背面線5和表面通路線 3可能部分接觸。背面線5與表面通路線3的底部的內側可能部分接觸。為了固定封裝等與半導體芯片IO，使用焊接材料如AuSn。這是因 為背面電極5的Au膜和AuSn焊接材料之間的潤濕特性是優(yōu)選的。將 AuSn焊接材料填充到背面通孔4的凹入部分中，這使得能夠確保輻射。 雖然AuSn焊料的Sn合金反應在Au膜內部進行，但是在平坦的部分，其 停止在Au膜的表面。與Au相比，阻擋膜7的Pt層具有與Sn更高的合金溫 度。即使背面通孔4內部的合金反應異常地進行，該合金反應也可以被 阻擋膜7停止。參考圖5，在下文詳細地描述根據(jù)本發(fā)明的半導體裝置的制造方 法。圖5A至5D是示出根據(jù)第一實施例的具有雙面襯底通孔的半導體裝 置的每個制造工藝的截面圖。圖5A至5D僅示出了用于半導體裝置的雙 面襯底通孔的附近區(qū)域。圖5A是完成了第一個工藝之后的半導體裝置的截面圖。在第一工 藝中，在約650Mm厚的GaAs襯底l的表面，形成半導體器件(未示出)， 例如GaAs FET。在半導體器件上方淀積約2/mi的Si02膜，作為用于多 層互連的絕緣膜6。在絕緣膜6上方，形成具有表面通孔2的開口圖案的 4pm厚的光致抗蝕劑膜24。通過利用CF4氣體的RIE等，通過干法蝕刻將 開口圖案形成到絕緣膜6上。此時，開口圖案的寬度為8Mm。利用光致抗蝕劑膜24作為掩模，通過千法蝕刻開槽暴露的GaAs襯 底l,槽深度約為7()Aim。于是，形成了表面通孔2。對于干法蝕刻設備，
使用ICP并且在下面的條件下進行干法蝕刻。該條件與上面提到的第一蝕刻條件相同。干法蝕刻的條件是RF天線功率為500 W( 13.56MHz)， RF偏置功率為30 W ( 2MHz )， 蝕刻氣體Cl2/SiCl4為 8.45xlCT2/8.45xl(r2Nm/S (50/50 sccm)，蝕刻壓力為2N/m2，襯底冷卻 溫度為O攝氏度，以及襯底冷卻的背面He壓力為600N/m2。僅用Cl2An，蝕刻是各向同性的。于是，通過加入SiCl4并在側表面 產生沉淀物，使溝槽具有垂直處理形狀。為了冷卻晶片襯底，在襯底 底座和晶片之間通氦氣(He)，以加速冷卻的熱傳導。泄露的He流到 蝕刻腔內部并加入蝕刻氣體。在該條件下GaAs襯底的蝕刻速度約為4 /rni/min。光致抗蝕劑膜的選擇性是40倍。基于蝕刻速率計算通孔的蝕刻時間。在實際處理之前，通過蝕刻 具有寬開口圖案掩模的虛晶片(dummywafer)，計算蝕刻速率。為了 計算蝕刻速率，測量蝕刻的溝槽的深度并將測量結果除以蝕刻時間。 優(yōu)選確認蝕刻速率在控制范圍之內。通過將溝道的目標深度除以蝕刻 速率并且乘以圖案粗密度(crude density)的校正系數(shù)，來設定實際處 理的蝕刻時間。校正系數(shù)是由截面SEM (掃描電子顯微鏡)測量的開 口圖案的目標溝槽深度和由寬圖案測量的臺階之間的比率。圖5B是完成第二工藝之后的半導體裝置的截面圖。在第二工藝中， 剝離和移除形成在絕緣膜6上方并用作掩模的光致抗蝕劑膜24。通過稀 釋的硫酸水溶液和過氧化氫溶液，蝕刻和清洗幵槽的表面通孔2的內 部。接下來，在濺射淀積設備中，從絕緣膜6的側面順序淀積約50 nm 厚的Ti層、約200 nm厚的Pt層(用作阻擋膜7)和約200 nm厚的Au層。 這時，每層都淀積到半導體芯片的整個表面上。在除了用作布線層的 區(qū)域外的部分形成光致抗蝕劑膜作為掩模，并用濺射的Au層作為饋電 層形成約5 /mi的Au鍍層。接下來，移除光致抗蝕劑膜。之后，再次提 供光致抗蝕劑膜以覆蓋鍍Au的區(qū)域。通過蝕刻移除用Ar離子銑的濺射 而淀積的Au/Pt/Ti的每層，以暴露絕緣膜6。在用于布線層的區(qū)域，形
成淀積Au/Pt/Ti的每層的布線層。如果在半導體器件上方有絕緣膜6，例如0.5/mi或更大厚度的SiO2,離子銑的損傷就不會影響半導體器件。圖5C是第三工藝完成之后半導體裝置的截面圖。在第三工藝中， 通過蠟或樹脂將GaAs襯底l的表面固定到稍微更大的透明玻璃襯底(未 示出)上。拋光GaAs襯底l的背面，使得襯底的厚度從約650 /mi減少到 150/xm。對于這種蠟或樹脂，優(yōu)選選擇在后面進行的GaAs襯底l的光致 抗蝕劑工藝中不會溶解在光致抗蝕劑的溶劑中的一種。當將GaAs襯底l 固定到透明玻璃襯底時，將6 Mm厚度的光致抗蝕劑膜25形成到GaAs襯 底1的背面。在除背面通孔4的開口圖案外的區(qū)域中形成光致抗蝕劑膜 25。通過透過透明玻璃襯底讀取表面上的位置標記或利用紅外光穿過 半導體襯底從背面來讀取金屬位置標記，對形成到背面的光致抗蝕劑 膜25的圖案進行對準。這種背面曝光的對準精度是幾/mi，與約0.1/mi 的普通步進式光刻設備的對準精度相比較差。由于光致抗蝕劑膜25厚， 要形成的開口圖案傾向于比形成到玻璃掩模的圖案更寬。使開口圖案 的角圓化。用光致抗蝕劑膜25作為掩模，通過干法蝕刻開槽GaAs襯底l的背 面，具有約90/mi的槽深度。通過這種方式，形成背面通孔4以暴露作為 表面通路線3的底部的阻擋膜7的Pt。對于干法蝕刻設備，使用ICP，并 且在與表面相同的條件下進行干法蝕刻。通過固定晶片的玻璃襯底進 行襯底冷卻。從而蝕刻時晶片增加的溫度比表面?zhèn)雀摺Ｒ虼?，要形?的開口圖案單元的截面形狀是各向同性的或桶形的。根據(jù)冷卻狀態(tài)和 在晶片的外圍，蝕刻傾向于更快。優(yōu)選假定10士5Mm作為精度，以暴露 表面通路線3的底部。圖5D是完成第四工藝之后的半導體裝置的截面圖。在第四工藝中， 當在GaAs襯底l固定到玻璃襯底時，剝離并移除光致抗蝕劑膜25。 GaAs 襯底l固定到玻璃襯底，對GaAs襯底的背面進行濺射淀積，以形成約 100/mi厚度的Ti層作為粘接膜22。接下來，淀積200Min厚的Au層。優(yōu)選GaAs襯底l的外圍中的玻璃襯底表面被作為掩模的薄金屬或塑料覆蓋。 薄Au層電鍍?yōu)?/mi厚的饋電層，以提供背面電極5。該背面粘接到粘附 片，表面?zhèn)壬系南灥热刍詣冸x玻璃襯底。通過對GaAs襯底l進行切割 等同時將半導體襯底l的表面?zhèn)裙潭ǖ皆撜掣狡?，GaAs襯底l分離成為芯片。從粘接薄片取走各個半導體芯片，來裝配封裝。如上所述，8族金屬元素的阻擋膜7提供到表面通孔2內部的界面。 當從背面通孔4的背面干法蝕刻利用氯氣時，用8族元素的材料作為阻 擋膜7，對GaAs襯底l的蝕刻選擇性可以是100倍或以上。阻擋膜7能夠 防止形成在表面通孔中的導體被從背面的蝕刻所蝕刻。當在背面通孔4 內部提供背面電極5時，由于阻擋膜7是金屬，所以確保了低電阻的導 電性。當通過干法蝕刻處理表面?zhèn)壬习ㄗ钃跄?的線時，需要使用濺 射例如離子銑。在此時絕緣膜具有0.5/mi或以上的厚度的情況下，不損 害半導體。由于沒有深深地開槽表面通孔2，所以可以確保精度。因此， 表面通孔2形成具有薄形狀。另一方面，由于半導體器件和布線圖案沒 有形成到背面，所以能夠用不嚴格的處理精度處理。在上面說明中，半導體襯底l用GaAs襯底作為實例來說明，然而 該半導體襯底不限于GaAs襯底。半導體襯底l可以通過其它的氯或溴氣 體干法蝕刻。該半導體襯底l可以是Si、 InP、 GaN和SiC。用Pt作為實例說明了阻擋膜7，然而并不限于此。如上所述，其可 以是組合除Pt之外8族元素的金屬或8族元素的合金。如上所述，已經說明了8族元素的阻擋膜8，對于半導體襯底l具有 IOO倍或以上的蝕刻選擇性。然而這處于平坦狀態(tài)。由于阻擋膜通過濺 射等淀積在溝槽的內部，所以溝槽內部的膜薄。認為在底部的角部中 減少了膜質量例如膜厚度的退化。底部的角更容易被蝕刻。因此，優(yōu) 選阻擋膜7的平坦部分的厚度是能承受半導體襯底1過蝕刻的厚度極限 的幾倍到幾十倍。在本實施例中，Pt膜的厚度是200 nm。這比阻擋膜的
極限厚度厚得多。 第二實施例本實施例是根據(jù)第一實施例從半導體芯片io的背面通過蝕刻形成的背面通孔的修改。圖6是根據(jù)第二實施例具有場效應晶體管的半導體芯片20的截面圖。圖7是根據(jù)第二實施例從具有場效應晶體管的半導體 芯片20的背面觀察的平面圖(背面圖)。圖6是沿著圖7的線XI-XI的截 面圖。如圖6和7所示，本實施例中的背面通孔4形成有一個溝槽。多個表 面通孔2 (或表面通路線3)連接到用這種方式形成的背面通孔4。也就 是說， 一個背面通孔4形成到多個表面通孔2上并且它們彼此連接。由 于GaAsFET器件下的襯底變得更薄，所以提高了GaAs FET器件的輻射 性能。除了背面通孔4的結構之外，本實施例幾乎與第一實施例相同。例 如，半導體襯底l的厚度約為150/mi，表面通孔2的表面?zhèn)壬系膶挾燃s為 10/mi，且深度約為70/mi。提供該背面通孔4以具有約90/mi的厚度。為了將半導體芯片20裝配到封裝中，優(yōu)選使用具有優(yōu)選潤濕特性 的焊接材料例如AuSn。在開槽的背面通孔4的內部形成AuSn焊料，并 將其固定以符合背面電極5的Au表面z由于GaAs FET器件下面的襯底 變薄，所以提高了GaAsFET器件的輻射特性。其間，通過外圍襯底中的厚的部分確保半導體芯片20的強度。如 圖7所示，在形成在半導體芯片20的外圍中的厚的襯底部分的表面上， 沒有形成GaAsFET器件或焊盤。然而，為了確保半導體芯片20的強度， 該寬度優(yōu)選具有一定尺寸。在向半導體芯片20施加壓力例如切割和封 裝裝配時，這防止半導體芯片20在搬運半導體芯片20的操作中破裂。 半導體芯片20的面積優(yōu)選比第一實施例的半導體芯片10大。 第三實施例本實施例是根據(jù)第一實施例用于半導體芯片10的背面通孔4的示范性實施例的修改。圖8是根據(jù)第三實施例具有場效應晶體管的半導體芯片30的截面圖。如圖8所示，通過各向同性蝕刻，將根據(jù)本實施例的 背面通孔4的形狀形成為梯形。在本實施例的蝕刻中，沒有加SiCU，并且僅通入1.69xlO"Nm/S (lOOsccm)的Cl2。蝕刻條件除了這一點之外與對于ICP的第一實施例 相同。對SiCU的側表面的淀積影響消失了，并且產生側蝕刻以進行各 向同性蝕刻。用這種方式形成的背面通孔是梯形的。僅用Cl2氣體，GaAs 襯底和Pt層之間的蝕刻選擇性在100倍或以上。在第二實施例中，GaAs FET器件下面的襯底厚度設定為均勻的 薄。在本實施例中，與上面的情形相比，漏電極13的底部區(qū)域中的襯 底厚。減少了形成在漏電極13和地電極之間的寄生電容的電容值。也 增加了半導體芯片30的機械強度。另一方面，由于柵電極ll的底部區(qū) 域具有斜表面，并且確保了襯底的適當厚度，所以可以在該區(qū)域中獲 得輻射效應。作為本實施例的修改，可以在柵電極11和漏電極13之間形成背面 光致抗蝕劑膜，背面通孔4高精度對準。背面通孔4的側壁的形狀可以 是臺階狀形狀，而不是斜坡形狀。在這種情況下，通過重復光致抗蝕 劑和干法蝕刻工藝，可以形成臺階狀側壁的背面通孔4。第四實施例對于通用目的的產品例如蜂窩式電話，需要更便宜的半導體器件。 不能使用昂貴的Au和Pt，而使用便宜的Cu等。然而，不包括Au的線和 焊接材料具有潤濕特性變壞的問題。當利用Cu布線時，與利用Au線的 等。由此必須用布線材料掩埋背面通孔。由于Cu很容易熱擴散，并在 半導體中產生深能級，所以需要停止熱擴散的措施。本實施例與第三實施例的半導體芯片30的不同之處在于布線材 料變成了CU等。圖9是根據(jù)第四實施例其上形成了場效應晶體管的半導體芯片40的截面圖。根據(jù)第四實施例形成到半導體芯片40的背面的背面電極具有平坦的表面。用絕緣膜6例如Si02覆蓋形成到GaAs襯底1的表面的GaAs FET器 件。將通孔的開口提供到源電極12和漏電極13上的絕緣膜6。經由通孔 連接源極線15和漏極線16。通過電鍍等按順序提供約50nm厚的Ti層和 約300nm (0.3/mi)厚的Ni層以及約5/mi厚的Cu層，作為源極線15和漏 極線16。與Au的情況相同，通過薄Cu膜的濺射淀積形成Cu鍍線。該Cu 膜作為饋電層(feeding layer)。而且利用淀積到除布線圖案外的部分 的光致抗蝕劑膜作為掩模，進行電鍍工藝。通過離子銑等移除形成除 未形成Cu鍍層的區(qū)域之外的饋電層。為保護這些線，可提供絕緣膜或 樹脂膜(未示出)。通過淀積在表面通孔2的內部形成源極線15作為表面通路線3。 8族 元素的Ni層用作阻擋膜7。 Ti層用于粘接，并且在對背面通孔4的干法蝕 刻工藝中移除背面通孔4內部的暴露部分。在包括GaAs襯底l的背面的 背面通孔4的整個表面上，形成約100nm厚的Ti層作為粘接膜22。在粘 接層22的上方，形成300nm厚的Ni層作為阻擋膜26。在阻擋膜26的上方， 形成約30jum厚的平坦Cu層，作為背面電極5。GaAs襯底l的厚度約為150/mi。表面通孔2的深度約為70/im。背面 通孔4的深度約為90/mi。當向背面形成約130/xm厚的Cu鍍層時，背面通 孔4完全被Cu掩埋了。之后，拋光該背面，使得平坦部分中Cu層的厚度 約為30Mm。切除背面通孔附近的Cu層，且使之變平。由于材料便宜， 盡管Cu層被大量地切掉，但是對半導體裝置的成本沒有大影響。
用來阻止Cu熱擴散的阻擋膜26必須阻止膜中Cu自身的擴散。對于 阻擋膜26的特性，僅需要通過根據(jù)半導體裝置規(guī)范的高溫存儲測試， 來確認Cu的擴散在膜中停止。于是，改變阻擋膜26的厚度，防止Cu的 擴散。對于阻擋膜26，通常使用高熔點金屬。通過氮化和硅化提高熱 擴散的阻擋性質。然而，通過氮化或硅化要用于阻擋膜26的材料，增 加了阻擋膜26的電阻率。然而由于必須通過夾在其間的阻擋膜26確保 在形成到表面通孔2的線和背面電極之間的電連接，所以對阻擋膜26的 氮化物和硅化物有條件限制。通常使用的金屬是Ti、 Ta和W。也使用 TiN、 TaN、 TiSi、 TaSi和WSi。 8族的每個金屬元素都具有高熔點。因 此，在約500攝氏度對銅沒有很強的反應，并且包含阻止Cu熱擴散的能 力。在8族元素中，Ni更容易提煉，因為它容易提煉且制造便宜。表面和背面的布線材料不限于Au和Cu。僅需要布線材料具有導電 性。通常其可以是A1、 A1合金或用作插塞的W。包括導電顆粒例如銀和導電碳的樹脂膏等可以用于背面電極5?？?使用包括焊料粉末和助熔媒質(flux vehicle)的焊料膏。當在熔化的焊 料或銀膏上放置半導體芯片40時，空氣殘留在背面通孔4的凹進部分中 而產生空腔。另一方面，通過對背面上面涂附這種膏，可以將焊料或 銀膏置入形成到背面的凹進部分。然而在晶片狀態(tài)的背面處理中，晶 片自身會被蠟或樹脂臨時固定。所以，通過由高至約100攝氏度預焙烘 來蒸發(fā)溶劑，焊料或銀膏等僅可以臨時變硬。因此，實際變硬的加熱 (后焙烘)必須在安裝到封裝時進行。焊料膏的焊料粉末選自錫(Sn)、 銀(Ag)、銅(Cu)、銦(In)、鉍(Bi)、鋅(Zn)和銻(Sb)等。 用來固定半導體芯片40的焊料優(yōu)選是通過400攝氏度或以上的高溫軟 化的焊料，使得不會被用于引線框的200到299攝氏度的焊料軟化。接 觸焊料的背面電極5的金屬膜可以是銅(Cu)或鎳(Ni)。GaAs襯底用作半導體襯底l，其可以是例如Si、 SiC、 GaN和InP。
對于所有的干法蝕刻，使用Cl或Br氣體，并且用相同的方式處理。第五實施例根據(jù)第一至第四實施例的半導體芯片具有交替重復的電極結構，如以源、柵、漏、柵和源。在源極電極12的下部，形成薄而長的條狀 襯底通孔。該襯底通孔并不限于形成有這種形狀的通孔。對于本實施 例，描述了具有與上述實施例不同形狀的襯底通孔。圖10是根據(jù)第五實施例具有場效應晶體管的半導體芯片的頂視 圖。在本實施例中，每5個源電極15形成一個方形源極焊盤51，作為使 源電極15接地的襯底通孔。表面通孔2形成在源極焊盤51的下方。表面 通孔2是直徑約為10/mi的圓形。即使光刻刻掩模版的圖案是方形的，由 于光致抗蝕劑膜厚，幾乎圓形圖案形成到光致抗蝕劑膜。在半導體芯 片50的干法蝕刻工藝中，通過側蝕刻光致抗蝕劑膜的角的附近，表面 通孔2以圓形擴大。由此，在表面通孔2下方的背面，形成幾十/mi直徑 的背面通孔(未示出)。對于形成在表面通孔2和背面通孔之間的阻擋 膜(未示出)，如同第一實施例般使用8族金屬元素。對于約10/xm直徑的表面通孔2，形成布置在其之上的源極焊盤51， 以具有一邊為約20/mi的矩形。另一方面，用于線焊的焊盤例如柵極焊 盤17和漏極焊盤18，形成為一邊約為100/mi的矩形。與用于線焊的焊盤 相比，源極焊盤51的面積小。由于不需要對每個源電極12形成襯底通 孔，所以GaAs FET的源電極之間的間距可以很小。蜂窩電話， 一種安裝GaAsFET的設備，不需要很多輸出功率的高 頻信號。然而需要以低的漏極供電電壓的高跨導。在這種情況下，為 了增加GaAsFET的柵極寬度，必須布置大量的柵電極以顯著地增加柵 極寬度。為了形成這種GaAsFET,設置在本實施例中說明的源極焊盤 15，對于減少芯片面積是非常有效的?？紤]到接地端子上的電感、電 阻等，配置連接到一個源極焊盤51的源電極12的數(shù)目。而且根據(jù) GaAsFET需要的頻帶和使用的輸出功率等，來配置電感和電阻。 第六實施例在上述實施例中，用GaAsFET作為實例，說明了具有雙面襯底通 孔的半導體裝置。然而本發(fā)明并不限于此。根據(jù)第六實施例的半導體 裝置是形成在GaAs襯底上方的異質雙極晶體管(在下文中簡單地稱為 HBT)作為垂直晶體管。圖11是根據(jù)第六實施例具有形成在其上的HBT 的半導體芯片60的頂視圖。圖12是根據(jù)第六實施例具有形成在其上的 HBT的半導體芯片60的截面圖。圖12是沿著圖ll中的線Xn-M的截面圖。 關于襯底通孔部分的基本結構與第一實施例基本相同。簡要描述HBT的示范性實施例。HBT向GaAs襯底的表面外延生長 每種類型的化合物半導體層。然后蝕刻每層以形成電極。如果HBT是 頂發(fā)射極型，則在GaAs襯底上方，外延生長高濃度n型GaAs的子集電 極(sub-collector)層、低濃度n型GaAs的集電極層、高濃度p型GaAs 的基極層、中濃度n型InGaP的異質發(fā)射極層、高濃度n型GaAs的接觸層 和超高濃度n型InGaAs的帽蓋接觸層。由耐熱金屬形成的發(fā)射極電極與超高濃度的n型InGaAs帽蓋接觸 層接觸。當該層是超高濃度的n型時，可以獲得歐姆接觸而不用合金化 熱處理。通過蝕刻處理帽蓋接觸層和接觸層以留下包括發(fā)射極電極的 發(fā)射區(qū)。將基極電極淀積到暴露出的n型InGaP異質發(fā)射極層。通過在 異質發(fā)射極層中合金化熱處理和使基極電極擴散，獲得了與其下面的p 型GaAs基極層的歐姆接觸。留下包括基極電極和發(fā)射極電極的基區(qū)， 進行蝕刻以移除直到低濃度n型GaAs的集電極層。將集電極電極形成到 暴露出的高濃度n型GaAs的子集電極層，并通過合金化熱處理獲得歐姆 接觸。通過蝕刻移除子集電極層，以留下包括集電極電極的HBT有源 區(qū)。由此形成的HBT器件包括到臺階形狀的每個臺階的電極。每個臺階中的電極從底部起為集電極、基極和發(fā)射極。這里描述
了電極的形狀和基本結構。近來，為了更高的性能，各種類型的層插 入到每個臺階，且可以改變半導體合成物。圖12是集中在GaAs半導體襯底l的表面?zhèn)壬弦粋€HBT器件的截面 圖。對于HBT器件， 一個基極電極在中心，兩個發(fā)射極電極64和兩個 集電極電極形成在兩側。首先在HBT器件的中心，形成基極電極(未 示出)和連接到其上的基極線62。在基極線62的兩側上方，形成凸狀 的發(fā)射區(qū)。在發(fā)射區(qū)上方形成發(fā)射極電極64。發(fā)射線極63經由絕緣膜6 的發(fā)射極孔65與發(fā)射極電極64連接。在發(fā)射極電極64的旁邊遠離發(fā)射 極電極形成集電極電極(未示出)和連接于其上的集電極線61，并且 形成到半導體襯底l的表面通孔2形成離得更遠。在GaAs襯底l中挖溝槽 形成發(fā)射極線63作為表面通路線3。作為HBT器件的示例性實施例，可 提供l個發(fā)射極電極、2個基極電極和2個集電極電極。對于HBT器件， 可提供2個發(fā)射極電極、3個基極電極和2個集電極電極。如圖11所示，HBT有源區(qū)形成為在較長的方向上為約50至100pm 的矩形。每個電極設有具有該長度的條狀。形成發(fā)射極線63以覆蓋具 有該寬度HBT器件。發(fā)射極線63與發(fā)射極電極64連接(圖11中未示出)， 該發(fā)射極電極64形成在由虛線指示的發(fā)射極孔65的下面。 一個基極線 62和2個集電極線61各自從從一側如虛線所示地進入發(fā)射極線63的下 部。遠離HBT器件，如由發(fā)射極線63下面的虛線所示，表面通孔2的開 口被提供為矩形。以表面通孔2為中心，對稱地提供多個HBT器件。如圖12所示，襯底通孔的部分與第一實施例的圖4基本相同。GaAs 襯底l的厚度約為150^im。在表面?zhèn)壬媳砻嫱?的寬度約為10)am且深 度約為70jLmi。背面通孔4的背面寬度約為20^n且深度約為9(Him。表面 通路線3的底部突出于背面通孔4約10pm。表面通孔2在HBT器件一端離 開集電極線61 (集電極電極)約10pm。按順序提供約50nm厚的Ti層、約200nm (0.2nm)的Pt層和約5nm
的Au層作為表面通路線3的發(fā)射極線63。 8族元素的Pt層對應于圖中的 阻擋膜7。 Ti層用于粘接，并且在用以形成背面通孔的工藝中，通過干 法蝕刻移除暴露在背面通孔4內的部分。注意，形成表面通孔2和背面 通孔4的干法蝕刻方法與第一實施例中描述的方法基本相同。將背面電 極5形成到GaAs襯底l的整個背面。形成約100mn厚的Ti層作為粘接膜 22。形成5pm厚的Au層作為背面電極5。背面電極5形成在背面通孔4的 內部并且淀積以與表面通路線3的底部電連接。當將半導體芯片60裝配到封裝等時，使用焊接材料例如AuSn來固 定。由于AuSn焊接材料與用于背面電極5的Au膜的潤濕特性是優(yōu)選的， 將AuSn焊接材料形成在背面通孔4中的凹入部分內，并且填充該凹入部 分。由此確保了熱輻射。發(fā)射極線63用于使熱量通過襯底通孔單元從 HBT器件輻射到背面。不僅考慮電阻而且考慮關于輻射性能的熱阻， 來配置Au層的厚度。形成到HBT器件表面的絕緣膜6實際上包括多個絕緣膜。每個電極 和連接其上的每個線經由形成到絕緣膜的通孔連接。在半導體表面附 近，為了保護HBT器件，使用無機絕緣膜例如Si02或SiN。另一方面， 為了將發(fā)射極線63抬離半導體表面以減小寄生電容，使用具有低電容 率的有機絕緣膜，例如聚酰亞胺和苯并環(huán)丁烯(Benzocyclobutene， BCB)。另外，其可以是線的下部在空中的空氣橋(air-bridge)結構。 向頂部上布線的表面提供絕緣膜例如SiN，以保護其不受濕氣等的影 響。第七實施例對于HBT器件， 一個背面通孔不必對應一個表面通孔。圖13是 根據(jù)第七實施例的其形成有異質雙極晶體管的半導體芯片70的截面 圖。如圖13所示， 一組HBT器件的底部側上的背面通孔4可以是共 用的。這與圖6所示的第二實施例基本相同。
由于HBT器件下面的襯底薄，當焊料金屬形成在背面通孔4內部并填充它時，HBT器件下部的輻射性能也提高了。從表面?zhèn)壬系陌l(fā)射 極線63，熱量通過表面通路線3輻射到背面電極5。然而，當半導體 芯片80的機械強度減小時，必須通過在背面通孔4的外圍提供具有厚 襯底的區(qū)域來確保機械強度。第八實施例在上述實施例中，整個背表面是金屬以便通過焊接固定到封裝。 然而近來，已試圖將多個焊盤端子和用作用于冷卻的熱沉(heat sink) 的接地平面提供到半導體芯片的背面，以將半導體襯底的背面直接裝 配到電路襯底。在這種情況下，從表面上的電路組，必須通過穿過襯 底的通孔進行與背面上的焊盤端子的連接，且本發(fā)明的雙面襯底通孔 有效地起作用。在本實施例中，描述了半導體芯片具有許多端子焊盤 提供給半導體芯片的背面以直接裝配到電路板。在下文描述了這種半導體裝置的一般示例性實施例。圖14是示出 根據(jù)第八實施例的半導體芯片結構的背面圖。圖15是示出根據(jù)第八實 施例的半導體芯片結構的截面圖。圖15是沿著圖14的線XV-XV得到 的半導體裝置的截面圖。圖16是示出根據(jù)第八實施例的半導體芯片實 現(xiàn)方式的截面圖。圖17是示出根據(jù)第八實施例的半導體芯片結構的放 大截面圖。如圖14的背面圖所示，在半導體芯片80的中心部分中有接地焊 盤82。接地焊盤82用作電氣接地和用于冷卻的熱沉。在外圍，設置端 子焊盤81，在相關技術中其已設置在表面上。在圖14中，將端子焊盤 81設置到相對的2側。可將大量端子設置到所有的4側并且矩形的接 地平面可設置在內部。如圖15的截面圖所示，將一組半導體器件(未示出)或其電路組 (未示出)設置到背面的接地焊盤82上方的表面?zhèn)?。為了接地，它?br> 通過襯底通孔中的襯底通路線83與接地焊盤82連接。對應在相關技 術中已設置到表面的端子焊盤的端子，通過襯底通路線83連接至背面 上的端子焊盤81。圖16示出了安裝半導體芯片80時的截面。接地焊盤82通過焊接 等固定到對應于圖案的金屬底座84。另一方面，對于金屬底座84與接 地焊盤82不對應的區(qū)域被開槽以形成絕緣層85。金屬線86形成到表 面并且通過焊接等與端子焊盤81連接。在這里金屬線86可以是通過 絕緣層85的微帶線，以金屬底座84作為接地平面。金屬底座84可裝 配到塑?；蛱沾梢r底。在下文參考圖17描述了本實施例。圖17是放大圖14中形成端子 焊盤81和接地焊盤82的部分的截面圖。圖17的大部分與第一實施例 中的圖4基本相同。不同之處在于，沒有將背面電極5提供給整個表 面，而是例如向端子焊盤81和地悍盤82提供成為隔離的圖案。作為 粘接膜22，將約100nm厚的Ti提供給背面。通過濺射將約5pm的Au 鍍層淀積到背面電極5。此外，裝配幾十pm作為焊接材料的AuSn，成 為端子焊盤81和地焊盤82。背面通孔4的深度約lOO)im。背面通孔4 不能被幾十pm厚的焊接材料AuSn完全掩埋。由此將端子焊盤81引出 到背面平坦部分以獲得附著表面。Au或AuSn焊接材料可附著到貼附于圖16所示的金屬底座84的 金屬線86。在這種情況下，在減少了氧的氮氣氛中壓半導體芯片80并 且在400至500攝氏度下加熱。這使焊接材料軟化成焊料。由于焊接 材料AuSn具有優(yōu)選的與Au的潤濕特性，可以可靠地進行焊接。對于低成本產品， 一般不使用Au。在這種情況下，使用不包含 Au的Cu布線材料和錫(Sn)高溫焊接。通過使用通常已知的助熔材 料，為了焊接，可以移除表面上的氧化物膜來防止氧化。對于焊接焊 盤，可以使用包含Ag、 Cu或導電顆粒例如導電碳的焊膏材料，而不使用焊接材料。第九實施例在上述說明中，作為實例說明了具有化合物半導體GaAs器件的 襯底1。然而這不限于GaAs。為了干法蝕刻每種半導體，對于蝕刻氣 體使用氯或溴氣體。因此，本發(fā)明對于利用多種不同半導體的設備都 是有效的。對于半絕緣襯底或具有高阻的襯底，化合物半導體可以獲 得1xl060 cm或更大的電阻率。然而作為常用半導體的硅(Si)具有低 電阻。硅最多具有約僅幾kQcm (103Qcm)。此外，Si可摻雜為p型 并且具有更低的電阻率。因此，如第八實施例中一樣，當通過穿過襯 底1的通路線3將端子焊盤81提供給背面時，通路線必須與Si襯底隔 離。注意，當整個背面由Si襯底接地時，目的在于利用襯底的電阻率 低來接地。因此，要接地的襯底通路線不需要與Si襯底隔離。在本實施例中，第八實施例的半導體襯底l變?yōu)镾i襯底。在下文 描述了具有與穿過襯底i的Si襯底通路線隔離的多個襯底的半導體裝 置的制造方法。圖18A至18F是示出根據(jù)第九實施例利用導電Si襯底 的雙面襯底通孔單元的制造工藝的截面圖。如圖18A所示，首先將例如CMOSFET或雙極晶體管的半導體器 件(未示出)和多層互連(未示出)形成到Si晶片襯底91的表面。提 供了絕緣膜6，例如Si02和SiON。將具有開口圖案的光致抗蝕劑膜92 提供給絕緣膜6的表面。通過干法蝕刻例如RIE將開口提供給絕緣膜6。 通過干法蝕刻對Si襯底91挖溝槽以形成表面通孔2。 Si晶片襯底91 的厚度約650pm并且溝槽的深度約100pm。如圖18B所示，移除光致抗蝕劑膜92。淀積具有l(wèi)pm厚的SiON 等的絕緣膜93。然后覆蓋表面通孔2的內部。此外，通過濺射淀積約 100nm厚的Ti膜、約300nm厚的Ni膜和約200nm厚的Cu膜。接下 來，用例如光致抗蝕劑的掩模選擇性地形成約5pm厚的要成為布線的
CU鍍層。布線的外部通過蝕刻例如離子銑移除，以形成表面通路線3。 在本實施例中，使用Ni膜作為阻擋膜7。形成該線，也形成用于功率供給頂層等的線。為了保護該表面，將10pm厚的SiON等和聚酰亞胺 的絕緣膜形成到表面通路線3的表面。在主單元的電路中，表面?zhèn)壬?的焊盤開口不是必需的。根據(jù)需要將開口提供給表面?zhèn)壬系谋O(jiān)視器 TEG的端子焊盤。如圖18C所示，拋光Si襯底91的背面以從約650|am減小到約 20(Hrni厚。對于Si襯底，即使以約20(Him的厚度也可以確保強度，由 此不必使用玻璃板等來增強。將具有開口圖案的光致抗蝕劑膜94提供 給Si襯底91的背面。通過干法蝕刻將Si襯底91的背面挖溝槽13(^m 以提供背面通孔4。露出表面通路線3的底部露出背面通孔4的內側約 30nm。如果淀積在表面通孔2內的絕緣膜93例如SiON保留，并且沒 有暴露出表面通路線3的底部，通過氟(F)氣體增加RIE以移除該膜。如圖18D所示，通過CVD將約l|am厚的例如SiON的絕緣膜95 淀積到Si襯底91的背面。此時，絕緣膜95也形成在背面通孔4的內 部。絕緣膜95形成到由過蝕刻表面?zhèn)壬系慕^緣膜93產生的表面通孔2 之間的間隙中。提供了具有開口圖案的薄光致抗蝕劑膜96。進行氟氣的RIE。這 在絕緣膜95中產生開口 97。對于對應于右接地焊盤82的一側，形成 比接地焊盤82的形狀小5pm的開口。另一方面，對于對應于左接端子 焊盤81的一側，提供開口，其作為表面通路線3底部的內側。例如， 如果底部寬度為lO(im，則開口形成為約5jim。用于形成開口的光致抗 蝕劑膜96優(yōu)選具有低粘度。而且光致抗蝕劑膜96優(yōu)選較薄，在約lpm 內。這是因為在背面通孔4的內部光致抗蝕劑膜將不會聚集很多且不 太厚，并且可以暴露出開口圖案。如圖18E所示，在背面通孔4的每一個中，提供背面電極5以與
表面通路線3電連接。例如，順序淀積Ti、 Ni和Cu以選擇性地提供 Cu鍍層，并且通過蝕刻移除不需要的金屬區(qū)域。接下來如圖18F所示， 將幾十^m的Sn焊接材料裝配到背面電極5。從而將端子焊盤81和接 地焊盤82形成到背面電極5。通過這一系列的制造方法，端子焊盤81 通過絕緣膜與Si襯底隔離。對于根據(jù)本發(fā)明中之一的具有雙面襯底通孔的半導體裝置，在表 面通孔3內形成8族金屬元素例如Pt和Ni的阻擋膜7。這防止了用于 形成背面通孔4的氯氣干法蝕刻蝕刻表面?zhèn)壬系耐肪€。穩(wěn)定地獲得 了通路線與半導體襯底1背面的導電性。此外，阻擋膜7保留在來自 兩側的襯底通孔的邊界。然而，阻擋膜7由8族元素制成。而8族元 素都是金屬并且具有低電阻。因此可以獲得良好的電連接。顯然，本發(fā)明不限于上述實施例，而是可在不脫離本發(fā)明范圍和 精神的前提下修改和改變。
權利要求
1.一種半導體裝置，包括形成到半導體襯底的第一表面的半導體器件；提供在第一通孔中的阻擋膜，該第一通孔以凹狀形成到半導體襯底的第一表面；第一通路線，連接至與阻擋膜接觸的半導體器件的電極；第二通路線，形成在第二通孔內，與第一通路線電連接且阻擋膜介于其間，并且是形成于第二表面的布線的一部分，該第二通孔以凹狀形成于與半導體襯底的第一表面相對的第二表面，以到達阻擋膜，其中阻擋膜包括8族元素中的至少一種。
2. 根據(jù)權利要求l的半導體裝置，其中半導體襯底是Si、GaAs、InP、 GaN或SiC。
3. 根據(jù)權利要求l的半導體裝置，其中該阻擋膜包括8族元素中的 至少一種鐵(Fe)、鈷(Co)、鎳(Ni)、釘(Ru)、銠(Rh)、 鈀(Pd)、鋨(Os)、銥(Ir)和鉬(Pt)。
4. 根據(jù)權利要求l的半導體裝置，其中一個第一通路線與一個第 二通路線連接。
5. 根據(jù)權利要求l的半導體裝置，其中多個第一通路線與一個第 二通路線連接。
6. 根據(jù)權利要求l的半導體裝置，其中將第二通路線提供到形成 到第一表面的半導體器件的下部。
7. 根據(jù)權利要求l的半導體裝置，其中第二通路線被設置為相對 于形成到第一表面的半導體器件的下部具有斜側壁。
8. 根據(jù)權利要求l的半導體裝置，其中第一和第二通路線是金屬、 金屬合金或具有擴散的導電顆粒的樹脂。
9. 根據(jù)權利要求l的半導體裝置，其中形成到第二表面的布線形 成到第二表面的整個表面。
10. 根據(jù)權利要求l的半導體裝置， 分開設置的多個第二通路線。
11. 根據(jù)權利要求l的半導體裝置， 體襯底連接，絕緣層介于它們之間。
12. 根據(jù)權利要求l的半導體裝置，管或雙極晶體管。
13. 根據(jù)權利要求l的半導體裝置，二通孔。其中形成到第二表面的布線是 其中第一和第二通路線與半導 其中半導體器件是場效應晶體 其中阻擋膜被形成為突出于第
14. 根據(jù)權利要求l的半導體裝置，其中阻擋膜是沿著第一通孔的 側壁和底部的形狀形成的。
15. 根據(jù)權利要求l的半導體裝置，其中第二通路線從第一通路線 側起順序包括作為粘接膜的Ti層和作為導電膜的Au層。
16. —種半導體裝置的制造方法，包括 通過蝕刻將第一通孔形成到半導體襯底的第一表面； 將包括至少一種8族元素的阻擋膜形成到第一通孔內部； 在阻擋膜上方形成第一通路線；從半導體襯底的第二表面形成第二通孔以到達阻擋膜；和在第二通孔內形成第二通路線。
17. 根據(jù)權利要求16的方法，其中阻擋膜包括8族元素中的至少一 種鐵(Fe)、鈷(Co)、鎳(Ni)、釘(Ru)、銠(Rh)、鈀(Pd)、 鋨(Os)、銥(Ir)和鉑(Pt)。
18. 根據(jù)權利要求16的方法，其中形成第一和第二通路線以便一 個第一通路線與一個第二通路線接觸。
19. 根據(jù)權利要求16的方法，其中形成第一和第二通路線以便多 個第一通路線連接一個第二通路線。
全文摘要
本發(fā)明公開一種半導體裝置，其包括形成到半導體襯底的第一表面的半導體器件；提供在第一通孔中的阻擋膜，該第一通孔以凹狀形成到半導體襯底的第一表面；第一通路線，連接至與阻擋膜接觸的半導體器件的電極；第二通路線，形成在第二通孔內，與第一通路線電連接且阻擋膜介于其間，并且是形成于第二表面的布線的一部分，該第二通孔以凹狀形成在與半導體襯底的第一表面相對的第二表面，以到達阻擋膜。該阻擋膜包括8族元素中的至少一種。
文檔編號H01L23/52GK101154647SQ20071016198
公開日2008年4月2日 申請日期2007年9月27日 優(yōu)先權日2006年9月27日
發(fā)明者丹羽隆樹, 及川洋一, 日高匡睦, 淺井周二, 黑澤直人 申請人:恩益禧電子股份有限公司