專利名稱：半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及抑制電阻體電阻值的偏差，同時(shí)降低電阻體和半導(dǎo)體襯底的 寄生容量的半導(dǎo)體裝置及其制造方法。
背景技術(shù)：
作為現(xiàn)有的半導(dǎo)體裝置的制造方法的一實(shí)施例，已知有下記的多晶硅電阻體的制造方法。在硅襯底上，例如利用LOCOS法形成元件分離膜，將第一 元件區(qū)域從其它區(qū)域分離。由于在第一元件區(qū)域形成MOS晶體管，故在第一 元件區(qū)域上形成柵極氧化膜后，包括柵極氧化膜上都形成多晶硅膜。而且， 以抗蝕劑圖案為掩模對(duì)多晶硅膜進(jìn)行蝕刻，在第一元件區(qū)域形成柵極電極， 在元件分離膜上形成多晶硅電阻體。然后，在硅基板上，例如利用CVD法形 成層間絕緣膜，在層間絕緣膜的所希望的區(qū)域形成接觸孔。然后，在接觸孔 內(nèi)及層間絕緣膜上利用噴濺法形成鋁合金膜。以抗蝕劑圖案為掩模，蝕刻層 間絕緣膜上的鋁合金膜，形成配線層(例如參照專利文獻(xiàn)1 )。作為現(xiàn)有的半導(dǎo)體裝置的一實(shí)施例，已知有下記電阻體。在P型半導(dǎo)體 襯底上形成有N型的外延層。外延層通過隔離層分離成多個(gè)區(qū)域。在外延層 上形成絕緣層，且在絕緣層上的所希望的區(qū)域形成電阻體。電阻體在CMOS 集成電路中由與作為柵極電極使用的多晶硅相同的材料形成，或由金屬材料 形成。而且，在電阻體上形成絕緣層，在該絕緣層上形成接觸孔。電阻體經(jīng) 由接觸孔與形成有接觸孔的絕緣層上的配線層連接(例如參照專利文獻(xiàn)2)。 專利文獻(xiàn)l:(日本)特開2006-80218號(hào)公報(bào)(第6-7頁、圖l-2) 專利文獻(xiàn)2:(日本)特開2001-127167號(hào)公報(bào)(第3頁、圖l) 在現(xiàn)有的半導(dǎo)體裝置中，如上所述，在半導(dǎo)體襯底上形成有絕緣層，在 絕緣層上形成有例如由多晶硅膜構(gòu)成的電阻體。在電阻體上再次形成有絕緣 層，且在該絕緣層上形成有配線層。電阻體和配線層經(jīng)由形成于絕緣層上的 接觸孔連接。根據(jù)該構(gòu)造，電阻體由于配置于接近絕緣層中的襯底側(cè)的區(qū)域， 故存在電阻體和襯底(或外延層)的寄生容量難以降低的問題。
另夕卜，在現(xiàn)有的半導(dǎo)體裝置中，電阻體例如通過與形成MOS晶體管的柵 極電極的工序相同的工序形成。根據(jù)該構(gòu)造，電阻體難以離開襯底(或外延 層)而配置，且電阻體和襯底(或外延層)的寄生容量難以降低。而且，存 在難以改善高頻特性的問題。另外，在現(xiàn)有的半導(dǎo)體裝置的制造方法中，在形成于電阻體上的絕緣層 上形成接觸孔，經(jīng)由該接觸孔將電阻體和配線層連接。特別是在接近襯底(或 外延層)側(cè)的區(qū)域，由于設(shè)計(jì)規(guī)則嚴(yán)格，要求微細(xì)的加工，因此，在形成接 觸孔時(shí)使用干式蝕刻。通過該制造方法，接觸孔的開口區(qū)域縮小，電阻體和 配線層的接觸面積縮小，從而存在難以降低接觸電阻的問題。發(fā)明內(nèi)容本發(fā)明就是鑒于所述問題而提出的，本發(fā)明提供一種半導(dǎo)體裝置，具有 半導(dǎo)體層、形成于所述半導(dǎo)體層上的絕緣層、形成于所述絕緣層上的電阻體 與所述電阻體連接的配線層，所述配線層配置于配置有所述電阻體的同一所述絕緣層上。因此，在本發(fā)明中，不在電阻體上配置接觸孔，而將配線層i 接連接。根據(jù)該構(gòu)造，電阻體和配線層的接觸面積增大，可降低接觸電阻。另外，本發(fā)明的半導(dǎo)體裝置中，所述電阻體為金屬膜。因此，本發(fā)明中， 通過將電阻體配置于配線層的形成區(qū)域且與半導(dǎo)體層分開配置，降低電阻體 和半導(dǎo)體層的寄生容量。另外，本發(fā)明的半導(dǎo)體裝置中，位于所述電阻體上的所述配線層通過濕 式蝕刻加工。因此，在本發(fā)明中，可防止電阻體被過量蝕刻，且降低電阻體 電阻值的偏差。另外，本發(fā)明的半導(dǎo)體裝置中，在所述半導(dǎo)體層上形成有多層配線構(gòu)造, 所述配線層是配置于所述多層配線構(gòu)造的最表面的配線層。因此，在本發(fā)明 中，在多層配線構(gòu)造中通過將電阻體配置于最表面的配線層的形成區(qū)域，降 低電阻體和半導(dǎo)體層的寄生容量，且提高高頻特性。另外，本發(fā)明的半導(dǎo)體裝置中，在所述半導(dǎo)體層上形成有多層配線構(gòu)造, 所述配線層是所述多層配線構(gòu)造中的任一個(gè)配線層。因此，在本發(fā)明中，在 多層配線構(gòu)造中，將電阻體配置于絕緣層的所希望的位置。另外，本發(fā)明的半導(dǎo)體裝置中，所述電阻體是鈦、氮化鈦、鉭或氮化鉭。 因此，在本發(fā)明中，在蝕刻配線層時(shí)，抑制電阻體被蝕刻，降低電阻體電阻 值的偏差。再有，本發(fā)明提供一種半導(dǎo)體裝置的制造方法，具有形成金屬層的工 序，其在半導(dǎo)體層上堆積絕緣層，且在所述絕緣層上形成電阻體之后，按照 至少覆蓋所述電阻體的方式在所述絕緣層上形成構(gòu)成配線層的金屬層；形成 配線層的工序，其按照可對(duì)所述電阻體施加兩個(gè)不同的電壓的方式將所述電 阻體作為蝕刻阻擋膜使用，濕式蝕刻所述金屬層，形成配線層。因此，在本 發(fā)明中，電阻體作為蝕刻與電阻體連接的配線層時(shí)的蝕刻阻擋膜使用。根據(jù) 該制造方法，抑制電阻體被過量蝕刻，且可防止電阻體電阻值的偏差。本發(fā)明中，在絕緣層上將電阻體和配線層直接連接。根據(jù)該構(gòu)造，可增 大電阻體和配線層的接觸面積，且可降<氐電阻體和配線層的接觸電阻。另外，本發(fā)明中，電阻體由氮化鈦(TiN)等金屬膜形成。根據(jù)該構(gòu)造， 電阻體被配置于絕緣層的所希望的區(qū)域，且與半導(dǎo)體層分開配置。而且，電 阻體產(chǎn)生的寄生容量降低，且半導(dǎo)體裝置的高頻特性提高。另外，在本發(fā)明中，在濕式蝕刻與電阻體連接的配線層時(shí)，將電阻體作 為蝕刻阻擋膜使用。根據(jù)該制造方法，防止電阻體被過量蝕刻，且可防止電 阻體電阻值的偏差。再有，在本發(fā)明中，電阻體由金屬膜構(gòu)成，通過濕式蝕刻將與電阻體連 接的配線層除去。根據(jù)該制造方法，在多層配線構(gòu)造中，在最表面的配線層 的形成區(qū)域配置電阻體。而且，降低電阻體上的寄生容量，提高半導(dǎo)體裝置 的高頻特性。


圖l是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的剖面圖；圖2 (A)是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的平面圖，圖2 (B)是 平面圖；圖3是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的剖面圖； 圖4是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖； 圖5是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖； 圖6是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖； 圖7是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖； 圖8是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖； 圖9是說明本發(fā)明實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面圖。 附圖標(biāo)記說明1 N溝道型MOS晶體管2 P型單晶硅襯底3 N型外延層11 柵極電極12 柵極電極 25 電阻體 26絕緣層28 配線層29 配線層具體實(shí)施方式
下面，參照?qǐng)D1 ~圖3詳細(xì)說明作為本發(fā)明一實(shí)施方式的半導(dǎo)體裝置。 圖1是用于說明本實(shí)施方式的半導(dǎo)體裝置的剖面圖。圖2 (A)是用于說明 電阻體和配線層直接連接的構(gòu)造的平面圖。圖2 (B)是用于說明電阻體和配 線層經(jīng)由接觸孔連接的構(gòu)造的平面圖。圖3是用于說明本實(shí)施方式的半導(dǎo)體 裝置的剖面圖。如圖l所示，N溝道型MOS晶體管1主要由P型單晶硅襯底2、 N型外 延層3、 N型埋入擴(kuò)散層4、作為反向柵極區(qū)域使用的P型擴(kuò)散層5、 6、作為 源極區(qū)域使用的N型擴(kuò)散層7、 8、作為漏極區(qū)域使用的N型擴(kuò)散層9、 10、 槺極電極11、 12構(gòu)成。N型外延層3形成于P型單晶硅襯底2上。另外，在本實(shí)施方式中，表 示在襯底2上形成有一層外延層3的情況，但不限于該情況。例如也可以為 在襯底上面層疊多個(gè)外延層的情況。N型埋入擴(kuò)散層4跨過襯底2及外延層3這兩區(qū)域形成。如圖所示，N 型埋入擴(kuò)散層4跨過N溝道型MOS晶體管1的形成區(qū)域而形成。P型擴(kuò)散層5形成于外延層3上。在P型擴(kuò)散層5上，使形成區(qū)域重疊 而形成有P型擴(kuò)散層6。而且，P型擴(kuò)散層5作為反向柵極區(qū)域使用，P型擴(kuò) 散層6作為反向柵極引出區(qū)域使用。而且，位于柵極電極ll、 12下方的P型 擴(kuò)散層5作為溝道區(qū)域使用。
N型擴(kuò)散層7、 8形成于P型擴(kuò)散層5。 N型擴(kuò)散層7、 8作為源極區(qū)域使 用。N型擴(kuò)散層7、 8和P型擴(kuò)散層6與源極電極23連接，為同一電位。另 外，N型擴(kuò)散層7、 8也可以在P型擴(kuò)散層6的周圍形成為一環(huán)狀。N型擴(kuò)散層9、 10形成于外延層3上。N型擴(kuò)散層9、 IO作為漏極區(qū)域 使用。柵極電極11、 12形成于柵極氧化膜13上面。柵極電極11、 12例如通過 多晶硅膜形成為所希望的膜厚。另外，柵極電極ll、 12也可以形成為一環(huán)狀。LOCOS (Local Oxidation of Silicon )氧化膜14、 15、 16、 17形成于外延 層3上。在LOCOS氧化膜14、 15、 16、 17的平坦部，其膜厚例如為3000 5000A左右。絕緣層18形成于外延層3上面。絕緣層18由BPSG (Boron Phospho Silicate Glass )膜、PSG (Phospho Silicate Glass )膜等形成。而且，使用公知 的光刻技術(shù)，例如利用采用CHF3或CF4系氣體的干式蝕刻在絕緣層18上形 成接觸孔19、 20、 21。在接觸孑L 19、 20、 21內(nèi)選擇性地形成例如由Al - Si膜、Al - Si - Cu膜、 Al-Cu膜等構(gòu)成的鋁合金膜，并形成漏極電極22、 24及源極電極23。漏極 電極22、 24及源極電極23利用與第一層的配線層(未圖示)相同的工序形 成。另夕卜，漏極電極22、 24也可以在源極電極23的周圍形成為一環(huán)狀。另 外，在圖l所示的剖面中，雖然對(duì)向柵極電極ll、 12的配線層沒有圖示，但 在其它區(qū)域與配線層連接。另外，如圖所示，電阻體25形成于絕纟彖層26上。電阻體25例如由氮化 鈦(TiN)膜形成。絕緣層26形成于絕緣層18上。絕緣層26由TEOS ( Tetra - Ethyl - Orso -Silicate)膜、SOG ( Spin On Glass )膜等形成。第二層配線層27、 28、 29形成于絕緣層26上。配線層27、 28、 29例如 利用由A卜Si膜、Al-Si-Cu膜、Al-Cu膜等構(gòu)成的鋁合金膜形成。而且， 在電阻體25上，經(jīng)由配線層28施加高電位例如電源電位，經(jīng)由配線層29施 力口4氐電4立例長M秦i也電4立。絕緣層30形成于絕緣層26上。絕緣層30由TEOS膜、SOG膜等形成。 而且，絕緣層30覆蓋第二層配線層27、 28、 29及電阻體25。第三層配線層31、 32形成于絕緣層30上。配線層31、 32例如利用由A1-Si膜、Al-Si-Cu膜、A1-Cu膜等構(gòu)成的鋁合金膜形成。而且，在絕緣 層30上形成有用于將第二層配線層27和第三層配線層31連接的接觸孔33。 接觸孔33在形成第三層配線層31、 32時(shí)由鋁合金膜埋設(shè)。氮化硅膜34形成于絕緣層30上。氮化硅膜34覆蓋第三層配線層31 、32， 以提高耐濕性等為目的，在絕緣層30上的整個(gè)面上形成。如上所述，電阻體25通過在絕緣層26上形成氮化鈦(TiN)膜并將其選 擇性除去而形成。而且，在絕緣層26上，將電阻體25和配線層28、 29直接 連接。如現(xiàn)有構(gòu)造，電阻體25和配線層28、 29不通過接觸孔連接。具體而言，如圖2 ( A)所示，電阻體25和配線層28、 29在絕緣層26 上的同一面連接。因此，如陰影線所示，電阻體25和配線層28、 29具有寬 的接觸面積。另外，圖2(A)是平面圖，但電阻體25和配線層28、 29在電 阻體25的側(cè)面也有接觸面積。另一方面，如圖2(B)所示，電阻體35和配 線層36、 37經(jīng)由接觸孔38、 39連接。圖中未圖示，但在電阻體35上形成有 絕緣層，且在絕緣層上形成有配線層36、 37。因此，電阻體35和配線層36、 37的接觸面積成為接觸孔38、 39的開口面積。即，電阻體25和配線層28、 29具有寬的接觸面積，由此可大幅降低電 阻體25和配線層28、 29的4妻觸電阻。另外，電阻體25和配線層28、 29不經(jīng)由接觸孔而直接連接，由此電阻 體25可配置于離開外延層3的區(qū)域。根據(jù)該構(gòu)造，電阻體25和外延層3的 離開距離Ll變?yōu)長OCOS氧化膜17及絕緣層18、 26的厚度。另一方面，例 如利用與N溝道型MOS晶體管1的柵極電極11、 12相同的工序，使用多晶 硅膜也可以形成電阻體(未圖示)。在該情況下，由于電阻體配置于LOCOS 氧化膜17上，故電阻體和外延層3的離開距離L2為LOCOS氧化膜17的厚 度。即，通過加寬電阻體25和外延層3的離開距離L,可降低電阻體25和 外延層3的寄生容量。而且可提高半導(dǎo)體裝置的高頻特性。特別是如圖3所示，在三層配線構(gòu)造的多層配線構(gòu)造中，可在形成第三 層配線層40、 41、 42的區(qū)域形成電阻體43。對(duì)于半導(dǎo)體裝置的制造方法的說 明在后面進(jìn)行詳細(xì)敘述，與電阻體43連接的配線層41、 42通過濕式蝕刻形 成。而且，通過將電阻體43配置于絕緣層30上，電阻體43和外延層3的離 開距離L3變?yōu)長OCOS氧化膜17及絕緣層18、 26、 30的厚度。根據(jù)該構(gòu)造, 通過加寬電阻體43和外延層3的離開距離L3,可降低電阻體43和外延層3
的寄生容量。而且，可提高半導(dǎo)體裝置的高頻特性。另外，電阻體43為氮化鈦(TiN)膜，N溝道型MOS晶體管、LOCOS氧化膜17、絕緣膜18、 26、 30等具有與圖1所示的構(gòu)造相同的構(gòu)造，因此，以上述圖l的說明為參考， 在此省略其說明。另外，在本實(shí)施方式中，對(duì)使用氮化鈦(TiN)膜作為電阻體25、 43的 情況進(jìn)行了說明，但不限于此。例如在濕式蝕刻與電阻體連接的配線層時(shí)， 作為電阻體25、 43是不能被蝕刻的材料，使用高溶點(diǎn)金屬材料。具體而言， 也可以使用鈦(Ti)膜、鉭(Ta)膜或氮化鉭(TaN)膜。另外，在本實(shí)施方 式中，對(duì)三層配線構(gòu)造的多層配線層構(gòu)造的情況進(jìn)行了說明，但不限于此。 例如也可以為單層配線構(gòu)造的情況，或者也可以用于二層配線或四層配線以 上的多層配線構(gòu)造的情況。而且，形成電阻體25、 43的位置不限于多層配線 構(gòu)造的中間配線層、最表面的配線層的情況，也可以為第一層的配線層的情 況。另外，在不脫離本發(fā)明主旨的范圍內(nèi)可進(jìn)行各種變更。其次，參照?qǐng)D4~圖9詳細(xì)說明作為本發(fā)明一實(shí)施方式的半導(dǎo)體裝置的制 造方法。圖4~圖9是用于說明本實(shí)施方式的半導(dǎo)體裝置的制造方法的剖面 圖。另外，圖4-圖9中對(duì)圖1所示的半導(dǎo)體裝置的制造方法進(jìn)行說明。首先，如圖4所示，準(zhǔn)備P型單晶硅襯底2。在襯底2上形成氧化硅膜 51,按照在N型埋入擴(kuò)散層4的形成區(qū)域上形成開口部的方式將氧化硅膜51 選擇性地除去。然后，將氧化硅膜51作為掩模使用，利用旋轉(zhuǎn)涂敷法在襯底 2的表面涂敷N型雜質(zhì)、例如含銻(Sb)的液體源52。然后，使銻(Sb)熱 擴(kuò)散，形成N型埋入擴(kuò)散層4之后，除去氧化硅膜51及液體源52。其次，如圖5所示，使用公知的光刻技術(shù)形成P型埋入擴(kuò)散層53、 54。 然后，在氣相外延生長裝置的襯托器上配置襯底2，在襯底2上形成N型外 延層3。氣相外延生長裝置主要由氣體供給系統(tǒng)、反應(yīng)爐、排氣系統(tǒng)、控制系 統(tǒng)構(gòu)成。在本實(shí)施方式中，由于使用縱型反應(yīng)爐，從而可提高外延層的膜厚 的均勻性。利用該外延層3的形成工序中的熱處理，N型埋入擴(kuò)散層4及P 型埋入擴(kuò)散層53、 54被熱擴(kuò)散。 ';其次，使用公知的光刻技術(shù)在外延層3上形成P型擴(kuò)散層55、 56。然后， 在外延層3的所希望的區(qū)域形成LOCOS氧化膜14、 15、 16、 17。其次，如圖6所示，在外延層3上形成例如100-200 (A)左右的作為 柵極氧化膜13使用的氧化硅膜。然后，在氧化硅膜上形成例如1000-4000 (A)左右的多晶硅膜。然后，使用公知的光刻技術(shù)將多晶硅膜選擇性地除去， 形成柵才及電4及11、 12。其次，在作為柵極氧化膜13使用的氧化硅膜上形成光致抗蝕劑57。使用 公知的光刻技術(shù)在形成P型擴(kuò)散層5的區(qū)域上的光致抗蝕劑57上形成開口部。 然后，自外延層3的表面以加速電壓60 ~卯(keV)、導(dǎo)入量1.0xl014~1.0 xl016(/cm2)離子注入P型雜質(zhì)、例如硼(B)。然后，將光致抗蝕劑57除 去，進(jìn)行熱擴(kuò)散，形成P型擴(kuò)散層5。此時(shí)，P型擴(kuò)散層5利用柵極電極11、 12作為掩模，通過自調(diào)整而形成。其次，如圖7所示，使用公知的光刻技術(shù)在外延層3上形成P型擴(kuò)散層6。 然后，在作為柵極氧化膜13使用的氧化硅膜上形成光致抗蝕劑58。使用公知 的光刻技術(shù)在形成N型擴(kuò)散層7、 8、 9、 IO的區(qū)域上的光致抗蝕劑58上形成 開口部。然后，自外延層3的表面以加速電壓90~ 110 (keV)、導(dǎo)入量1.0x 1014-l.Ox 1016 (/cm2)離子注入N型雜質(zhì)、例如磷(P)。然后，將光致抗蝕 劑58除去，進(jìn)行熱擴(kuò)散，形成N型擴(kuò)散層7、 8、 9、 10。其次，如圖8所示，在外延層3上堆積例如BPSG膜、PSG膜等作為絕 緣層18。然后，使用公知的光刻技術(shù)，通過例如使用了 CHF3或CF4系的氣 體的干式蝕刻在絕緣層18上形成接觸孔19、 20、 21。在接觸孔19、 20、 21 上選擇性形成例如由Al - Si膜、A卜Si - Cu膜、Al _ Cu膜等構(gòu)成的鋁合金 膜，并形成漏極電極22、 24及源極電極23。此時(shí)，漏極電極22、 24及源極 電極23由與形成第一層配線層(未圖示)的工序相同的工序形成。另外，絕 緣層18通過堆積BPSG膜、PSG膜等而實(shí)現(xiàn)其表面的平坦性。其次，在絕緣層18上堆積TEOS膜、SOG膜等作為絕緣層26。在絕緣 層26上利用例如噴濺法形成氮化鈦(TiN)膜。然后，使用公知的光刻技術(shù) 將氮化鈦(TiN)膜選擇性除去，形成電阻體25，使其位于LOCOS氧化膜 17的形成區(qū)域上。然后.，在包含電阻體25上的絕緣層26上，利用例如噴濺 法等形成例如由Al — Si膜、Al - Si - Cu膜、Al - Cu膜等構(gòu)成的鋁合金膜。 然后，使用公知的光刻技術(shù)，通過例如使用了 SC-1系的蝕刻劑的濕式蝕刻 將鋁合金膜選擇性地除去，形成第二層的配線層27、 28、 29。另外，絕緣層 26通過堆積TEOS膜、SOG膜等而實(shí)現(xiàn)其表面的平坦性。此時(shí)，在電阻體25的形成區(qū)域上面，將電阻體25作為蝕刻阻擋膜使用， 形成第二層的配線層28、 29。即，在本實(shí)施方式中，在絕緣層26上，不使用
接觸孔而直接將電阻體25和配線層28、 29連接。另外，上述蝕刻劑考慮到 構(gòu)成電阻體25的氮化鈦(TiN)膜及構(gòu)成配線層28、 29的鋁合金膜的選擇性 而使用。根據(jù)該制造方法，在形成第二層配線層27、 28、 29時(shí)，可防止電阻 體25過量蝕刻。而且，可防止電阻體25的電阻值的偏差。最后，如圖9所示，在絕緣層26上堆積TEOS膜、SOG膜等作為絕緣層 30。然后，使用公知的光刻技術(shù)，通過例如使用了 CHF3或CF4系的氣體的干 式蝕刻在絕緣層30上形成接觸孔33。在絕緣層30上，例如利用噴賊法形成 例如由A1-Si膜、A1-Si-Cu膜、A1-Cu膜等構(gòu)成的鋁合金膜。然后，使 用公知的光刻技術(shù)將鋁合金膜選擇性地除去，形成第三層的配線層31、 32。 此時(shí)，也在接觸孔33內(nèi)埋設(shè)鋁合金膜，將第二層配線層27和第三層配線層 31連接。然后，在第三層的配線層31、 32上面，例如在減壓狀態(tài)下、形成溫 度450 。C以下，利用等離子CVD ( Plasma — Enhanced Chemical Vapor Deposition)法在大致整個(gè)面上堆積氮化硅膜層34。此時(shí)，氮化硅膜34的膜 厚以3000A~ 10000A左右而堆積。另外，絕緣層30通過堆積TEOS膜、SOG 膜等而實(shí)現(xiàn)其表面的平坦性。另外，在本實(shí)施方式中，對(duì)多層配線構(gòu)造中在形成中間配線層的區(qū)域形 成電阻體25的制造方法進(jìn)行了說明，但不限于此。例如，如圖3所示，在多 層配線構(gòu)造中，即使是在形成最表面的配線層的區(qū)域形成電阻體43的情況下， 也能夠得到同樣的效果。具體而言，通過在形成最表面的配線層時(shí)使用上述 蝕刻劑，可防止電阻體43的過量蝕刻。而且，通過加寬電阻體43和外延層3 的離開距離，可降低電阻體上的寄生容量，且可提高半導(dǎo)體裝置的高頻特性。 另外，在本實(shí)施方式中，對(duì)使用氮化鈦(TiN)膜作為電阻體25的情況進(jìn)行 了說明，但不限于該情況。例如使用在濕式蝕刻與電阻體連接的配線層時(shí)， 作為電阻體25是不被蝕刻的材料，即使用高溶點(diǎn)金屬材料。具體而言，也可 以使用鈦(Ti)膜、鉭(Ta)膜或氮化鈦(TaN)膜。另外，在不脫離本發(fā)明 主旨的范圍內(nèi)，可進(jìn)行各種變更。 '
權(quán)利要求
1、一種半導(dǎo)體裝置，其特征在于，具有半導(dǎo)體層、形成于所述半導(dǎo)體層上的絕緣層、形成于所述絕緣層上的電阻體、與所述電阻體連接的配線層，所述配線層配置于配置有所述電阻體的同一所述絕緣層上。
2、 如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，所述電阻體為金屬膜。
3、 如權(quán)利要求1或2所述的半導(dǎo)體裝置，其特征在于，位于所述電阻 體上的所述配線層通過濕式蝕刻加工。
4、 如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，在所述半導(dǎo)體層上 形成有多層配線構(gòu)造，所述配線層是配置于所述多層配線構(gòu)造的最表面的配 線層。
5、 如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，在所述半導(dǎo)體層上 形成有多層配線構(gòu)造，所述配線層是所述多層配線構(gòu)造中的任一個(gè)配線層。
6、 如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述電阻體是鈦、 氮化鈦、鉭或氮化鉭。
7、 一種半導(dǎo)體裝置的制造方法，其特征在于，具有 形成金屬層的工序，其在半導(dǎo)體層上堆積絕緣層，且在所述絕緣層上形成電阻體之后，按照至少覆蓋所述電阻體的方式在所述絕緣層上形成構(gòu)成配 線層的金屬層；形成配線層的工序，其按照可對(duì)所述電阻體施加兩個(gè)不同的電壓的方式 將所述電阻體作為蝕刻阻擋膜使用，濕式蝕刻所述金屬層，形成配線層。
8、 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其特征在于，具有在 所述半導(dǎo)體層上形成MOS晶體管的工序，在所述MOS晶體管的柵極電極上形成配置有所述電阻體的絕緣層。
9、 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其特征在于，作為形 成所述電阻體的膜，使用鈦、氮化鈦、鉭或氮化鉭。
全文摘要
本發(fā)明涉及一種半導(dǎo)體裝置及其制造方法，在現(xiàn)有的半導(dǎo)體裝置中，由于經(jīng)由接觸孔將電阻體和配線層連接，故存在電阻體和襯底的寄生容量難以降低的問題。在本發(fā)明的半導(dǎo)體裝置中，由氮化鈦(TiN)膜構(gòu)成的電阻體(25)在絕緣層(26)上直接與配線層(28、29)連接。根據(jù)該構(gòu)造，使電阻體(25)和配線層(28、29)的接觸面積增大，并使接觸電阻降低。另外，通過加寬電阻體(25)和外延層(3)的離開距離(L1)，可降低電阻體(25)上的寄生容量，且提高半導(dǎo)體裝置的高頻特性。
文檔編號(hào)H01L27/06GK101162718SQ20071016298
公開日2008年4月16日 申請(qǐng)日期2007年10月9日 優(yōu)先權(quán)日2006年10月10日
發(fā)明者佐藤喜規(guī), 大根尚樹, 山前武士 申請(qǐng)人:三洋電機(jī)株式會(huì)社;三洋半導(dǎo)體株式會(huì)社