專(zhuān)利名稱：具有磁性裝置的集成電路芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種集成電路芯片，且特別是有關(guān)于一種具 有堆迭的磁性裝置的芯片。
背景技術(shù)：
磁性裝置可用來(lái)制作磁阻式存儲(chǔ)器，以非揮發(fā)的形式儲(chǔ)存數(shù) 據(jù)，「非揮發(fā)」表示不論電路是否持續(xù)供電，存放在存儲(chǔ)器里的 數(shù)據(jù)都不會(huì)消失。因此，以磁性裝置制成的非揮發(fā)性存儲(chǔ)元件可 廣泛地應(yīng)用在各個(gè)方面，像是快閃存儲(chǔ)器、靜態(tài)隨機(jī)存取存儲(chǔ)器
(SRAM)、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)、快取存儲(chǔ)器、硬 盤(pán)等裝置。而且，磁性裝置不僅可以做為存儲(chǔ)器元件，也可以當(dāng) 作數(shù)字開(kāi)關(guān)。磁性裝置中兩層磁性層的磁化方向的改變會(huì)導(dǎo)致該 裝置的電導(dǎo)率的變化，而造成導(dǎo)電態(tài)和非導(dǎo)電態(tài)兩種狀態(tài)，導(dǎo)電 態(tài)對(duì)應(yīng)到此開(kāi)關(guān)的「開(kāi)」，非導(dǎo)電態(tài)則對(duì)應(yīng)到「關(guān)」。
磁性開(kāi)關(guān)如同晶體管也可用來(lái)建構(gòu)邏輯柵。由于傳統(tǒng)晶體管 邏輯柵是可揮發(fā)的，所以如果使用晶體管建構(gòu)一個(gè)系統(tǒng)的現(xiàn)場(chǎng)可 編程?hào)抨嚵?FPGA)，則需要將系統(tǒng)芯片分割以儲(chǔ)存執(zhí)行要求 功能的程序，而且開(kāi)機(jī)的時(shí)候也需要將FPGA程序改寫(xiě)以符合手 邊的工作。因此，F(xiàn)PGA系統(tǒng)的效能往往因這些要求而無(wú)法提升。
基于連接線繞線的考量，元件的設(shè)置需要分散，進(jìn)而限制了 晶體管邏輯電路的密度。而且晶體管邏輯只能位在硅基板上，基
于芯片面積的考量，因此無(wú)法整合大數(shù)量的功能區(qū)塊。
基于上述理由，因此需要一種新的邏輯設(shè)計(jì)結(jié)構(gòu)可以減少線 路密度，并且可以將更多功能塊整合在單一芯片上，像是中央處 理器CPU、存儲(chǔ)器和邏輯柵陣列。

發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種集成電路芯片，以符合線路密 度增加的需求。此集成電路芯片包含一主要處理電路層、 一次要 處理電路層、 一邏輯柵陣列層和一磁阻式存儲(chǔ)器層， 一層一層地 堆迭在一硅基板上，再以多個(gè)介層窗彼此電性連接，而且每一層 的中的多個(gè)組成元件都是磁性裝置，每一層都各自組成電子系統(tǒng) 中各個(gè)不同的功能。在集成電路芯片中，金屬層是形成在晶體管 層之上方，每一個(gè)功能都是采用位在集成電路芯片的金屬層上的 磁性裝置設(shè)計(jì)而成，而且金屬層可彼此層層堆迭而不會(huì)互相干 擾。故，在本發(fā)明一較佳實(shí)施例中利用磁性裝置可堆迭特性來(lái)創(chuàng) 造非常高密度的集成電路，而且因?yàn)榇判匝b置的可堆迭性，所以 可在分隔的金屬層上整合各個(gè)不同的功能，并且可通過(guò)介層窗與 各式各樣的堆迭相互溝通。
本發(fā)明 一 實(shí)施例更包含由磁性裝置整合 一 邏輯柵陣列具有 可編程化且非揮發(fā)的特性，不需要額外的系統(tǒng)芯片儲(chǔ)存程序，也 不需要改寫(xiě)程序。只要以磁性裝置作為邏輯柵，再提供一層或多 層金屬層作為邏輯柵層，即可整合成一個(gè)可編程邏輯柵陣列，同 時(shí)所述柵的路徑配置可以在不同層的中完成，故此邏輯柵層的裝 置密度可更加提高。
由上述可知，應(yīng)用本發(fā)明具有提高電路密度并節(jié)省芯片密度
的優(yōu)點(diǎn)。上述內(nèi)容與后續(xù)詳細(xì)描述皆用以說(shuō)明本發(fā)明，并且進(jìn)一 步解釋本發(fā)明的申請(qǐng)保護(hù)范圍。


為讓本發(fā)明的上述和其他目 顯易懂，所附圖式的詳細(xì)說(shuō)明如
圖1繪示依照本發(fā)明的第-面圖。
圖2繪示依照本發(fā)明的第二
能塊的側(cè)面圖。
具體實(shí)施方式
參考圖示皆根據(jù)本發(fā)明的較佳實(shí)施例詳細(xì)繪示，且在敘述和 圖示中盡可能地以相同的符號(hào)標(biāo)示相同或類(lèi)似物件。
請(qǐng)參照?qǐng)D1，此圖系繪示本發(fā)明第一較佳實(shí)施例的側(cè)面圖。
一集成電路芯片100包含有一硅晶體管層102，在此硅晶體管層 102之上依序堆迭著多個(gè)不同的系統(tǒng)功能塊。在一般傳統(tǒng)的集成 電路芯片中，這些不同系統(tǒng)功能塊是形成在分隔的集成電路芯片 上。在基板之上方的第一層是主要處理線路層104，此104層可 為系統(tǒng)的核心電路，像是中央處理器(CPU)，因此CPU可由 磁性裝置整合在硅晶體管層102上方的金屬層的中。
接著覆蓋在此104層之上的是一磁阻式存儲(chǔ)器層106，提供 系統(tǒng)任何型式的記憶功能，舉例而言，此磁阻式存儲(chǔ)器層106 可設(shè)計(jì)成一靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、 一動(dòng)態(tài)隨機(jī)存取存 儲(chǔ)器(DRAM)、快取存儲(chǔ)器、硬盤(pán)，或是快閃存儲(chǔ)器。此磁阻
的、特征、優(yōu)點(diǎn)與實(shí)施例能更明 下
-較佳實(shí)施例的 一 集成電路的側(cè) 二較佳實(shí)施例的一邏輯柵陣列功
式存儲(chǔ)器層106可通過(guò)位于金屬層之間的多個(gè)介層窗112電性連 接主要處理電路層104，使得各個(gè)功能塊可彼此溝通。
次要處理電路層108也以類(lèi)似方式堆迭在磁阻式存儲(chǔ)器層 106之上，并且以多個(gè)介層窗112連接彼此，此次要處理電路108 可執(zhí)行像是數(shù)字信號(hào)處理(DSP)等功能。
甚至可以在次要處理電路層之上再堆迭一邏輯柵陣列層 110，為系統(tǒng)提供附加的周邊功能。此邏輯柵陣列層110整合自 多個(gè)磁性裝置設(shè)計(jì)成的邏輯柵，這些邏輯柵可為及柵(AND gates)、或柵(OR gates)、反及柵(NAND gates)、反或柵 (NOR gates)、互斥或柵(XOR gates)，以及反互斥或柵(XNOR gates)。請(qǐng)參照?qǐng)D2，圖2系繪示根據(jù)本發(fā)明第二較佳實(shí)施例的 邏輯柵功能塊的側(cè)面圖。第一邏輯柵層202是由堆迭在其他功能 塊之上或硅基板102之上的多個(gè)邏輯柵所組成，邏輯柵陣列層 110可為單一層的第一邏輯柵層202，也可以擴(kuò)充為許多層，如 此一來(lái)便有額外的一層204層可用來(lái)作為此第一邏輯柵層202 里的通用柵(universal gate)的連接線層。此連接線層204可堆 迭在第一邏輯柵層202之上，并且通過(guò)多個(gè)介層窗210互相連接。 由于金屬連接線是在連接線層204中形成，所以第一邏輯柵層 202可以有較高的電路密度。
第二邏輯柵層206也可用相同的形式堆迭在連接線層204 之上，因此可藉由共用連接線層204而整合更多通用柵。
根據(jù)本發(fā)明的較佳實(shí)施例所揭露的堆迭方法，在此第二邏輯 柵層206之上還可以堆迭許多個(gè)額外的存儲(chǔ)器或其他功能塊，如 圖示中的第208層。在本發(fā)明的較佳實(shí)施例中，雖然表示出堆迭 的層的數(shù)目和堆迭的順序，但并非用于限制本發(fā)明于此堆迭數(shù)目
或堆迭順序。
本發(fā)明 一 較佳實(shí)施例系 一 集成電路芯片具有多個(gè)大型功能 塊的線路結(jié)合在單一個(gè)芯片上，因此應(yīng)用本發(fā)明具有減少電路板 的芯片空間的優(yōu)點(diǎn)，可以減少?gòu)?fù)雜系統(tǒng)的集成電路的價(jià)格，又因 為磁性裝置的速度遠(yuǎn)塊標(biāo)準(zhǔn)存儲(chǔ)器，且此集成電路不需要跨越許 多系統(tǒng)的功能塊進(jìn)行溝通，因此可提升操作速度。
此電路可用于非常低耗電設(shè)計(jì)，特別是整個(gè)系統(tǒng)在短時(shí)間的 內(nèi)失去電力再重新供電后，數(shù)據(jù)仍然存在。一旦所述邏輯柵配置 成一特定應(yīng)用的后，直到下次改變組態(tài)之前，此組態(tài)都不會(huì)改變 或消失，既使移除電源也不會(huì)使組態(tài)消失。因此可在工廠先完成 許多應(yīng)用的程序編寫(xiě)，且不論的后電源供應(yīng)切換幾次，程序都會(huì) 保留著。本發(fā)明的邏輯柵陣列稱為磁性適應(yīng)可編程陣列
(magnetic adaptive programmable array, MAPA)， 可提供新的 結(jié)構(gòu)用以作為特定應(yīng)用集成電路(application specific integrated circuits, ASICs)。
最后，由于磁性裝置耗電量相當(dāng)?shù)停虼思仁故侨绱烁呙芏?的電路，其散熱問(wèn)題仍不顯著，而且，熱散逸于金屬層，金屬又 能有效地散熱。本發(fā)明的較佳實(shí)施例還具有另一個(gè)優(yōu)點(diǎn)，由于集 成電路可完全以磁性裝置設(shè)計(jì)在金屬層中，而金屬的操作溫度可 高于硅，所以此芯片可承受較高的溫度。
雖然本發(fā)明已以 一 較佳實(shí)施例揭露如上，然其并非用以限定 本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)， 當(dāng)可作各種的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視后附的申 請(qǐng)專(zhuān)利范圍所界定者為準(zhǔn)。
權(quán)利要求
1.一種邏輯柵陣列，包含一硅基板層；一第一邏輯柵層，位在該硅基板之上；一第二邏輯柵層，位在該第一邏輯柵層之上；以及一連接線層，位在該第一和該第二邏輯柵層之間，且作為該第一和該第二邏輯柵層的多個(gè)磁柵的連接線，其中該第一邏輯柵層、該第二邏輯柵層和該連接線層都以多個(gè)介層窗電性連接。
2. 根據(jù)權(quán)利要求1所述的邏輯柵陣列，其特征在于， 該第一和該第二邏輯柵層包含多個(gè)及柵、多個(gè)或柵、多個(gè)反及柵、 多個(gè)反或柵、多個(gè)互斥或柵，以及多個(gè)反互斥或柵。
3. 根據(jù)權(quán)利要求2所述的邏輯柵陣列，其特征在于， 以多個(gè)磁性裝置整合所述及柵、所述或柵、所述反及柵、所述反 或柵、所述互斥或柵，以及所述反互斥或柵。
4. 根據(jù)權(quán)利要求1所述的邏輯柵陣列，更包含一存儲(chǔ) 器層位在該第二邏輯柵層之上，且與該第二邏輯柵層電性連接。
5. 根據(jù)權(quán)利要求4所述的邏輯柵陣列，其特征在于， 該存儲(chǔ)器層包含多個(gè)磁性裝置。
6. 根據(jù)權(quán)利要求1所述的邏輯柵陣列，其特征在于， 該邏輯柵陣列是一磁性適應(yīng)可編程陣列(MAPA)。
7. 根據(jù)權(quán)利要求1所述的邏輯柵陣列，其特征在于，該連接線層配置該第一和該第二邏輯柵層以執(zhí)行需求的功能。
8. 根據(jù)權(quán)利要求1所述的邏輯柵陣列，其特征在于，該邏輯柵陣列是一非揮發(fā)柵陣列。
9. 一種集成電路，包含一主要處理電路層、 一次要處 理電路層、 一邏輯柵陣列層、以及一磁阻式存儲(chǔ)器層，全堆迭在 一硅基板層之上，其中所有所述層皆以多個(gè)介層窗電性連接，且 所有所述層的中的多個(gè)組成元件都是多個(gè)磁性裝置。
10. 根據(jù)權(quán)利要求9所述的集成電路，其特征在于，該 主要處理電路層包含一中央處理器。
11. 根據(jù)權(quán)利要求9所述的集成電路，其特征在于，該 次要處理電路層包含一數(shù)字信號(hào)處理(DSP)器。
12. 根據(jù)權(quán)利要求9所述的集成電路，其特征在于，該 磁阻式存儲(chǔ)器層包含一靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)、 一動(dòng)態(tài) 隨機(jī)存取存儲(chǔ)器(DRAM)、快取存儲(chǔ)器、硬盤(pán)、或快閃存儲(chǔ)器。
13. 根據(jù)權(quán)利要求9所述的集成電路，其特征在于，該 邏輯柵陣列層是一磁性適應(yīng)可編程陣列。
14. 根據(jù)權(quán)利要求13所述的集成電路，其特征在于，該磁性適應(yīng)可編程陣列整合 一 視頻驅(qū)動(dòng)電路與或 一 音頻驅(qū)動(dòng)電 路。
全文摘要
本發(fā)明公開(kāi)了具有磁性裝置的集成電路芯片。提供一邏輯柵陣列，邏輯柵包含一硅基板，位于硅基板上的第一邏輯柵層，位在第一邏輯柵層之上的第二邏輯柵層，與一連接線層介于第一和第二邏輯柵層之間，用以連接第一和第二邏輯柵層的磁柵，其中第一邏輯柵層、第二邏輯柵層和連接線層都以介層窗電性連接。
文檔編號(hào)H01L23/522GK101373754SQ20071016693
公開(kāi)日2009年2月25日 申請(qǐng)日期2007年11月5日 優(yōu)先權(quán)日2007年8月20日
發(fā)明者J·賴锜, T·A·阿甘 申請(qǐng)人:北極光股份有限公司