專利名稱：無轉(zhuǎn)移圓片的三維集成電路實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于半導(dǎo)體和微傳感器制造技術(shù)領(lǐng)域，特別涉及集成微型傳感器與處
理電路的一種三維集成電路實(shí)現(xiàn)方法。
背景技術(shù)：
集成電路器件的不斷縮小使集成度不斷提高，目前每平方厘米的芯片面積上
能夠集成超過10億個(gè)晶體管，而金屬互連線的總長度更是達(dá)到幾十公里。這不
但使得布線變得異常復(fù)雜，史重要的是金屬互連的延遲、功耗、噪聲等都隨著特
征尺寸的降低而不斷增加，特別是全局互連的RC延遲，嚴(yán)重影響了集成電路的 性能。另外，動(dòng)態(tài)功耗與電路的負(fù)載電容值成正比，目前主流高件能微處理器的 動(dòng)態(tài)功耗中，有超過一半都是由互連線引起的。目前解決互連延遲的方法是在全 局互連線上增加一系列緩沖器，但這種方法的作用有限，并且由于大量緩沖器的 加入，電路的功耗大幅度增加，即利用功耗換取速度。銅互連及低K介質(zhì)的使用 使串連電阻和寄牛電容有所降低，使工藝由130nm發(fā)展到90nm并且總體性能有 所提高，而引入超低K介質(zhì)也只能維持工藝發(fā)展到65nm節(jié)點(diǎn)。因此，金屬互連 己經(jīng)取代晶體管成為決定集成電路性能的主要因素，集成電路的發(fā)展極限不是摩 爾定律的失效，互連、成本和復(fù)雜度正在成為限制未來集成電路發(fā)展的真正瓶頸。
芯片系統(tǒng)(SOC， System on a Chip)技術(shù)希望在單芯片上實(shí)現(xiàn)系統(tǒng)的全部 功能，如數(shù)字、模擬、射頻，光電以及MEMS等。SOC發(fā)展中最大的困難是不同工 藝的兼容問題，例如實(shí)現(xiàn)S0C可能需要標(biāo)準(zhǔn)CM0S、 SiGe RF、 BiCM0S、 Bipolar、 高頻GaAs，以及MEMS等工藝。這些制造工藝和襯底材料都不同，幾乎不可能將 其集成制造在一個(gè)芯片上。即使襯底材料相同的模塊，在制造中也要考慮各電路 模塊的制造可行性。這--方面不能對各個(gè)電路模塊進(jìn)行充分的優(yōu)化，另一方面為 了在一個(gè)平面上實(shí)現(xiàn)多個(gè)模塊，需要增加掩模版數(shù)量，安排工藝順序時(shí)相互限制， 勢必增加電路制造的成本、限制性能的提高。因此，目前多功能模塊的芯片仍舊 是分立的，而S0C的各種優(yōu)點(diǎn)由于制造的限制仍舊停留在設(shè)想的階段。
三維互連是在平面電路基礎(chǔ)上，利用第三維來實(shí)現(xiàn)單個(gè)芯片內(nèi)多層器件的集 成，即把一個(gè)大的平面電路分為若干邏輯上相關(guān)聯(lián)的功能模塊分布在多個(gè)相鄰的 芯片層上，然后通過穿透襯底的三維垂直互連將多層芯片集成。三維互連能夠?qū)?現(xiàn)不同功能、不同工藝的多芯片的垂直集成，大幅度降低全局互連的長度，從而 大幅度降低互連延遲、提高集成電路速度、減小芯片的功耗。三維互連可以集成
多層不同工藝或不同襯底材料的集成電路，為異質(zhì)芯片的soc提供了良好的解決
方案。三維互連都是物理互連，能夠解決多芯片異質(zhì)集成、高帶寬通信和互連造 成的延遲和噪聲等問題，這些特點(diǎn)使其成為解決平面集成電路所面臨的瓶頸問題 的最可行手段。
實(shí)現(xiàn)三維集成電路首先需要實(shí)現(xiàn)穿透電路圓片襯底的三維互連線，這是三維 集成技術(shù)的核心。目前實(shí)現(xiàn)三維互連的技術(shù)主要包括基于通孔的實(shí)現(xiàn)方式可基于 盲孔的實(shí)現(xiàn)方式。
基T盲孔的實(shí)現(xiàn)方法填充單面開口的孔，而后通過減薄等操作獲得穿透半導(dǎo) 體層的互連線，利用單面刻蝕和大馬士革電鍍實(shí)現(xiàn)互連。電路圓片保持原來的厚 度，可操作性好，在互連線填充好之后可以借助與輔助圓片健合、并減薄制作有 垂直互連線的電路圓片，以獲得穿透襯底的二維互連，丙此可以獲得很薄的襯底 層， 一般在十幾微米到幾十微米。但是由于只能采用大馬士革電鍍，很容易使孔 在開口處首先被封死，形成互連線內(nèi)部的孔洞。
基于通孔的實(shí)現(xiàn)方法在填充垂直互連線之前首先獲得穿透襯底的通孔，可以 進(jìn)行雙面操作，即在單面電鍍封死通孔開口后利用自底向上電鍍的方式填充銅。 這種方法填充通孔容易，但是為了保證電路圓片的可操作性，單層電路圓片的厚
度往往過200微米，互連線的橫向尺寸也在10微米以上，限制了互連線密度
的提高。解決的方法是使用轉(zhuǎn)移圓片(輔助圓片)技術(shù)，即把電路圓片與轉(zhuǎn)移圓 片臨時(shí)鍵合，減薄電路圓片，利用轉(zhuǎn)移圓片支承電路圓片，制造好通孔后再將電 路圓片與其他電路圓片鍵合，最后去除轉(zhuǎn)移圓片。其缺點(diǎn)是臨時(shí)鍵合工藝復(fù)雜，
成本很高。

發(fā)明內(nèi)容
本發(fā)明的目的是公開一種三維集成電路的實(shí)現(xiàn)方法，其特征在于，對襯底圓 片進(jìn)行局部減薄，并在局部減薄區(qū)刻蝕高深寬比通孔，采用自底向上的電鍍方法 填充高深寬比盲孔，最后鍵合后減薄圓片實(shí)現(xiàn)高深寬比的穿透襯底的三維互連，
獲得三維集成電路。實(shí)現(xiàn)該方法的步驟包括
步驟A:利用氫氧化鉀刻蝕技術(shù)從背面對第一層襯底圓片進(jìn)行局部減??；利 用DRIE刻蝕技術(shù)從正面在所述的局部減薄區(qū)域刻蝕穿透第一層襯底圓片的通孔；
步驟B:在第一層襯底圓片背面淀積絕緣層、銅擴(kuò)散阻擋層以及銅種子層； 單面電鍍銅，將通孔在背面的開口封死；以封死開口的銅作為種子層，利用自底 向卜.的電鍍方法從所述圓片的正面電鍍銅填充通孔，并在填充的通孔上制作鍵合
凸點(diǎn)；
步驟C:翻轉(zhuǎn)所述的第一層襯底圓片，采用銅凸點(diǎn)鍵合的方式將所述的第一 層襯底圓片與第二層圓片鍵合；從背面減薄第一層圓片，實(shí)現(xiàn)第一層襯底圓片和 第二層圓片的電路連接，構(gòu)成三維集成。
所述各圓片使用硅、鍺硅、砷化鎵或者絕緣體上硅作為制作電路的襯底材料。 所述歩驟A實(shí)現(xiàn)局部減薄的方法還包括采用四甲基氫氧化銨(TAMH)等堿 性溶液的濕法刻蝕技術(shù)或者反應(yīng)離子深刻蝕(DRIE)等干法刻蝕技術(shù)。
所述步驟C中還包括所述凸點(diǎn)的材料為銅、錫、金或鉛中的一種或多種材
料，或它們中任意兩種或多種構(gòu)成的合金材料。
所述步驟C的鍵合方法還包括采用有機(jī)物實(shí)現(xiàn)的粘附劑鍵合(adhesive bonding),或采.幣低溫氧化層鍵合(oxide-oxide bonding)。
所述步驟C中還包括使用有機(jī)物填充所述的第一層襯底圓片與所述第二層 圓片之間的縫隙，并進(jìn)行固化。
所述方法還包括將所述第'層襯底圓片和所述第二層圓片構(gòu)成的三維集成 電路作為新的電路圓片，重復(fù)執(zhí)行所述步驟A至所述歩驟C，實(shí)現(xiàn)多層圓片構(gòu)成 的三維集成電路。
本發(fā)明的有益效果是通過局部減薄保持各圓片的機(jī)械強(qiáng)度能夠滿足制造工 藝的要求，因此可以避免使用輔助圓片，大大簡化制造過程并降低成本；并且局 部減薄區(qū)可以實(shí)現(xiàn)較大的深寬比通孔，互連占用面積小、密度高。利用自底向上 的銅電鍍方法，可以在高深寬比的通孔內(nèi)無縫填充銅形成三維互連，避免縫隙等 對互連可靠件和電性能的影響。


圖1是本發(fā)明實(shí)施例提供的三維集成電路的實(shí)現(xiàn)方法流程圖。 圖2是本發(fā)明實(shí)施例提供的帶有集成電路的襯底圓片示意圖。 圖3是本發(fā)明實(shí)施例提供的對圖2中的集成電路圓片進(jìn)行局部K0H刻蝕減薄
后的示意圖。
圖4是本發(fā)明實(shí)施例提供的對圖3中的集成電路圓片局部減薄區(qū)利用DRIE 刻蝕高深寬比通孔后的示意圖。
圖5是本發(fā)明實(shí)施例提供的對圖4中的集成電路圓片背面淀積介質(zhì)絕緣層、 銅擴(kuò)散阻擋層和淀積銅種子層后的示意圖。
圖6是本發(fā)明實(shí)施例提供的對圖5中的集成電路圓片背面電鍍封死通孔6的
開口后的示意圖。
圖7是本發(fā)明實(shí)施例提供的對圖6中的通孔6利用自底向上電鍍技術(shù)填滿導(dǎo)
電金屬銅的示意圖。
圖8是本發(fā)明實(shí)施例提供的對圖7中的器件與三維互連進(jìn)行連接和再布線后
的示意圖。
圖9是本發(fā)明實(shí)施例提供的將對圖8所示集成電路圓片翻轉(zhuǎn)后與另一個(gè)圓片 進(jìn)行銅凸點(diǎn)鍵合后的示意圖。
圖10是本發(fā)明實(shí)施例提供的對圖9鍵合后的第一層圓片進(jìn)行背面減薄和制 作鍵合凸點(diǎn)后的示意圖。
圖11是本發(fā)明實(shí)施例提供的三層疊加的二維集成電路示意圖。
具體實(shí)施例方式
木發(fā)明為一種三維集成電路實(shí)現(xiàn)方法，該方法利用刻蝕技術(shù)對襯底圓片局部 減薄，并在局部減薄區(qū)刻蝕高深寬比通孔，由于只是局部減薄，圓片強(qiáng)度得以保 證，從而不需要轉(zhuǎn)移圓片；另外采用自底向上的電鍍方法填充高深寬比盲孔，并 鍵合減薄圓片實(shí)現(xiàn)高深寬比的穿透襯底的三維互連，獲得三維集成電路。下面將 結(jié)合附圖對本發(fā)明實(shí)施方式作進(jìn)一步地詳細(xì)描述。
圖1所示為本發(fā)明實(shí)現(xiàn)三維集成電路的方法流程圖；圖2是帶有集成電路的 襯底圓片，包括半導(dǎo)體襯底W1、半導(dǎo)休襯底W1的表面鈍化層1和W1的金屬互連 2，其中，半導(dǎo)體襯底材料可以是硅、鍺硅、砷化鎵(GaAs)或者絕緣體上硅(S01)。 以圖2提供的電路圓片為基礎(chǔ)實(shí)現(xiàn)二層電路垂直集成為例，三維集成電路的實(shí)現(xiàn) 方法包括以下步驟
步驟1一01:在帶有集成電路或者微型傳感器或MEMS器件的半導(dǎo)體襯底Wl 的表面鈍化層1之上淀積刻蝕保護(hù)層3。
其中，保護(hù)層3可以是但不限于氮化硅(SLNy)材料。保護(hù)層的淀積方法可 以釆用現(xiàn)有技術(shù)中的低壓化學(xué)氣相沉積(LPCVD)、等離子體化學(xué)氣相沉積(PECVD) 或者濺射等方法。
步驟1一02:刻蝕W1背面的保護(hù)層，然后利用氫氧化鉀(KOH)刻蝕從背面 將Wl局部刻蝕減薄，最終半導(dǎo)體襯底Wl局部減薄區(qū)的剩余厚度可以在50微米 以下。如圖3所示。
這里的刻蝕可以利用KOH刻蝕實(shí)現(xiàn)，也可以利用四甲基氫氧化銨(TMAH)或 反應(yīng)離子深刻蝕DRIE刻蝕實(shí)現(xiàn)。
步驟10 — 3:將半導(dǎo)體襯底Wl正面的保護(hù)層和鈍化層分別刻蝕，然后利用
DRIE深刻蝕方法在局部減薄區(qū)域刻蝕高深寬比的通孔6。如圖4所示。
步驟10—4:在半導(dǎo)體襯底Wl雙面淀積介質(zhì)絕緣層和銅擴(kuò)散阻擋層7，使通 孔6內(nèi)部與襯底絕緣，在W1背面濺射淀積電鍍金屬銅的種子層8。如圖5所示。
其中，介質(zhì)絕緣層可以是但不限于二氧化硅或氮化硅。
步驟10 — 5:對半導(dǎo)體襯底W1的背面進(jìn)行電鍍，利用通孔6開口處橫向電鍍 快的特點(diǎn)，形成銅塞9將通孔6在W1背面的開口封死。如圖6所示。
步驟10 — 6:以半導(dǎo)體襯底Wl背面的銅塞9作為種子層，利用自底向上的電 鍍技術(shù)對Wl正面電鍍，由于只有通孔6的底部有種子層，電鍍過程使通孔6被 銅柱10填滿，并在銅柱表面制造金屬鍵合凸點(diǎn)。如圖7所示。
這里填充和凸點(diǎn)的金屬材料可以是鉤、銅、錫、金或鉛中的一種或幾種材料， 或鎢、銅、錫、金或鉛中任意兩種及多種構(gòu)成的合金材料，但不限于這幾種，例 如先使用銅完成一部分填充，然后再使用錫。本實(shí)施例以銅材料為例進(jìn)行說明。
步驟10 — 7:用常規(guī)方法連接三維互連的凸點(diǎn)和半導(dǎo)體襯底W1的金屬互連2， 形成再布線11。如圖8所示。
步驟10 — 8:將半導(dǎo)體襯底Wl翻轉(zhuǎn)，通過凸點(diǎn)12與另一個(gè)半導(dǎo)體襯底W2 進(jìn)行凸點(diǎn)鍵合，在鍵合的縫隙填充高分子聚合物材料。如圖9所示。
層間鍵合技術(shù)還可以采用有機(jī)高分子材料鍵合或氧化層鍵合。本實(shí)施例以金 屬凸點(diǎn)鍵合
步驟10—9:利用減薄技術(shù)將半導(dǎo)體襯底W1的背面減薄，直到高深寬比的互 連暴露在W1表面為止，在互連上制造鍵合凸點(diǎn)14，形成了由2層半導(dǎo)體襯底構(gòu) 成的三維集成電路。如圖10所示。
其中，減薄的方法可以是機(jī)械研磨、刻蝕或者化學(xué)機(jī)械剖光，或者多種方式
相結(jié)合。
以上步驟完成之后實(shí)現(xiàn)了兩層電路的垂直集成。應(yīng)用本發(fā)明實(shí)施例提供的方 法，重復(fù)以上步驟就可以實(shí)現(xiàn)多層電路垂直疊加的三維集成集成。并且對襯底材 料的種類和晶格取向沒有要求，具有很好的通用性。圖11是重復(fù)使用上述方法 實(shí)現(xiàn)的三層圓片疊加的三維集成電路示意圖，其中，Wl表示帶有集成電路(或微 型傳感器、MEMS結(jié)構(gòu)等)的半導(dǎo)體襯底，W2表示通常厚度的帶有集成電路(或 微型傳感器、MEMS結(jié)構(gòu))的半導(dǎo)體襯底，W3表示上層帶有集成電路(或微型傳 感器、MEMS結(jié)構(gòu))的半導(dǎo)體襯底，14表示層間銅錫凸點(diǎn)鍵合界面，IO表示電鍍
實(shí)現(xiàn)的垂直銅互連線，7是垂直銅互連與襯底的側(cè)壁絕緣層，13表示凸點(diǎn)鍵合完 之后在鍵合面除凸點(diǎn)位置之外區(qū)域填充的有機(jī)物質(zhì)。
以上所述僅為本發(fā)明的較佳實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精 神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù) 范圍之內(nèi)。
權(quán)利要求
1.一種三維集成電路實(shí)現(xiàn)方法，其特征在于，對襯底圓片進(jìn)行局部減薄，并在局部減薄區(qū)刻蝕高深寬比通孔，采用自底向上的電鍍方法填充高深寬比盲孔，最后鍵合后減薄圓片實(shí)現(xiàn)高深寬比的穿透襯底的三維互連，獲得三維集成電路，實(shí)現(xiàn)該方法的步驟包括步驟A利用氫氧化鉀KOH刻蝕技術(shù)從背面對第一層襯底圓片進(jìn)行局部減薄；利用DRIE刻蝕技術(shù)從正面在所述的局部減薄區(qū)域刻蝕穿透第一層襯底圓片的通孔；步驟B在第一層襯底圓片背面淀積絕緣層、銅擴(kuò)散阻擋層以及銅種子層；單面電鍍銅，將通孔在背面的開口封死；以封死開口的銅作為種子層，利用自底向上的電鍍方法從所述第一層襯底圓片的正面電鍍銅填充通孔，并在填充的通孔上制作鍵合凸點(diǎn)；步驟C翻轉(zhuǎn)所述的第一層襯底圓片，采用銅凸點(diǎn)鍵合的方式將所述的第一層襯底圓片與第二層圓片鍵合；從而實(shí)現(xiàn)第一層襯底圓片和第二層圓片的電路連接，構(gòu)成三維集成電路。
2. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，所述各圓片使 用硅、鍺硅、砷化鎵或者絕緣體上硅作為制作電路的襯底材料。
3. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，所述步驟A實(shí) 現(xiàn)局部減薄的方法還包括采用四甲基氫氧化銨TAMH堿性溶液的濕法刻蝕技 術(shù)或者反應(yīng)離子深刻蝕DRTE的干法刻蝕技術(shù)。
4. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，在步驟C中還 包括所述凸點(diǎn)的材料為銅、錫、金或鉛中的一種或多種材料，或它們中任意兩種或多種構(gòu)成的合金材料。
5. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，所述步驟C的鍵合方法還包括釆用有機(jī)物實(shí)現(xiàn)的粘附劑鍵合，或采用低溫氧化層鍵合。
6. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，在步驟C中還包括使用有機(jī)物填充所述的第一層襯底圓片與所述第二層圓片之間的縫隙，并進(jìn)行固化。
7. 根據(jù)權(quán)利要求1所述三維集成電路實(shí)現(xiàn)方法，其特征在于，所述方法還包括將所述第一層襯底圓片和所述第二層圓片構(gòu)成的三維集成電路作為新的電路圓片，重復(fù)執(zhí)行所述步驟A至所述歩驟C，實(shí)現(xiàn)多層圓片構(gòu)成的三維集成電路。
全文摘要
本發(fā)明公開了屬于半導(dǎo)體和微傳感器制造技術(shù)領(lǐng)域的一種三維集成電路實(shí)現(xiàn)方法。該方法利用刻蝕技術(shù)對襯底圓片局部進(jìn)行減薄，并在局部減薄區(qū)刻蝕高深寬比通孔，由于只是局部減薄，襯底圓片強(qiáng)度得以保證，從而不需要轉(zhuǎn)移圓片；另外采用自底向上的電鍍方法填充高深寬比盲孔，最后鍵合后減薄圓片實(shí)現(xiàn)高深寬比的穿透襯底的三維互連，獲得三維集成電路。本方法在局部減薄區(qū)刻蝕通孔，容易獲得高密度的通孔互連；不使用轉(zhuǎn)移圓片，簡化了制造過程。本方法可以應(yīng)用于三維集成電路領(lǐng)域和微型傳感器集成領(lǐng)域，不僅可以實(shí)現(xiàn)硅襯底的三維集成，還可以擴(kuò)展到其他半導(dǎo)體襯底的三維集成。
文檔編號H01L21/02GK101179038SQ20071017953
公開日2008年5月14日 申請日期2007年12月14日 優(yōu)先權(quán)日2007年12月14日
發(fā)明者劉理天, 宋崇申, 王喆垚, 堅(jiān) 蔡, 陳倩文 申請人:清華大學(xué)