專利名稱：半導體結構的制作方法
技術領域：
本發(fā)明涉及一種半導體元件，且特別涉及一種金屬氧化物半導體場效應
晶體管(metal oxide semiconductor field effect transistor,以下可簡禾爾MOSFET) 和其制造方法。
背景技術：
在過去數年間，尺寸的微縮(包括柵極長度和柵極氧化層厚度的縮減)使 金屬氧化物半導體場效應晶體管持續(xù)改進速度、效能、電路密度和單位功能 的成本。為進一步增進晶體管的效能，金屬氧化物半導體場效應晶體管應用 于半導體基底中的應變溝道區(qū)，于溝道區(qū)施加應變可使載子的移動速率增 加，因此，使得N溝道金屬氧化物半導體場效應晶體管(NMOSFET)和P溝 道金屬氧化物半導體場效應晶體管(PMOSFET)增加效能。 一般來說，沿源極 至漏極方向施加張應力于N型金屬氧化物半導體場效應晶體管的N溝道， 可增加電子移動率，沿源極至漏極方向施加壓應力于P型金屬氧化物半導體 場效應晶體管的P溝道，可增加空穴移動率?，F己發(fā)展出許多導引應變至晶 體管溝道區(qū)的方法。
在已知技術的方法中，例如硅-鍺或硅-鍺-碳的半導體混合層形成于薄半 導體層下，其中半導體混合層的晶格結構和其上的半導體層不同，而晶格結 構的不同，使其上的半導體層產生應變，增加載子移動率。
然而，此形成毯覆的半導體混合層的方法，除了需考慮接面漏電流，亦 難以進行。舉例來說，外延成長硅鍺層的半導體混合層花費成本較高，且難 以精確的控制外延成長半導體混合層中的鍺的程度。此外，半導體混合層的 存在會于源極/漏極區(qū)的接面產生不需要的接面，進而可能產生接面漏電流。
在已知技術的另一方法中，在形成晶體管后，將應變導引至溝道中。在 此方法中，高應力薄膜形成于全部硅基底的晶體管結構上方，高應力薄膜或 應變條于溝道上提供顯著的影響，調整溝道區(qū)的硅晶格間距，因此導引應變至溝道區(qū)。另外，應變條放置于整個晶體管結構上，可通過增加應變條或加 厚高應力薄膜的厚度，改進元件的效能。
然而，可施加的應力量受限，舉例來說，通過形成高應力薄膜施加的應 力，受限于后續(xù)的空隙填充能力和蝕刻工藝范圍。

發(fā)明內容
根據上述問題，本發(fā)明目的為提供有效和低成本的方法，可導引額外的 應變，以增加晶體管的性能。
根據本發(fā)明的一種半導體結構，包括基底；絕緣溝槽，形成于所述基 底中，其中至少部分所述絕緣溝槽填入介電材料，且所述絕緣溝槽中，至少 部分所述介電材料的頂部表面凹陷至低于所述基底的頂部表面；晶體管柵 極，位于所述基底上方；及接觸蝕刻阻擋層，位于所述基底和所述絕緣溝槽 中的介電材料上方。
根據本發(fā)明的半導體結構，其中所述介電材料的頂部表面凹陷，如此所 述介電材料沿著所述絕緣溝槽的側壁，延伸至所述基底的頂部表面。
根據本發(fā)明的半導體結構，其中所述絕緣溝槽中，所有所述介電材料的 頂部表面凹陷至低于所述基底的頂部表面。
根據本發(fā)明的半導體結構，其中所述接觸蝕刻阻擋層為張應力薄膜或壓 應力薄膜。
根據本發(fā)明的半導體結構，其中所述接觸蝕刻阻擋層覆蓋所述晶體管。 根據本發(fā)明的一種半導體結構，包括基底；淺溝槽絕緣，形成于所述
基底中，其中所述淺溝槽絕緣包括填入介電材料的溝槽；凹槽，位于所述淺
溝槽絕緣中；及接觸蝕刻阻擋層，位于所述凹槽中和所述基底上。
根據本發(fā)明的半導體結構，其中所述凹槽的側壁覆蓋所述介電材料。 根據本發(fā)明的半導體結構，其中所述淺溝槽絕緣的所有介電材料凹陷至
低于所述基底的頂部表面。
根據本發(fā)明的半導體結構，其中所述接觸蝕刻阻擋層為張應力薄膜或壓
應力薄膜。
根據本發(fā)明的半導體結構，還包括晶體管，位于所述基底上，且所述接 觸蝕刻阻擋層覆蓋所述晶體管。根據本發(fā)明的一種半導體結構，包括基底，具有第一頂部側邊和相對 的第一底部側邊，所述基底于第一頂部側邊形成絕緣溝槽，所述絕緣溝槽至 少部分填入介電材料，至少部分所述介電材料的頂部表面低于所述絕緣溝槽 的上部邊角；晶體管，位于所述基底上方；及應力層，位于所述介電材料和 所述基底上方。
根據本發(fā)明的半導體結構，其中所述絕緣溝槽的側壁覆蓋所述介電材料。
根據本發(fā)明的半導體結構，其中所述應力層直接接觸所述絕緣溝槽的上 部部分。


圖1 圖5示出本發(fā)明實施例包括應變溝道區(qū)的半導體元件的制造方法。 圖6~圖8示出本發(fā)明另一實施例包括應變溝道區(qū)的半導體元件的制造 方法。
其中，附圖標記說明如下-
100 晶圓； 110 絕緣溝槽；
200~晶圓； 310 凹槽； 412 柵極介電； 416~間隙壁； 510 高應力薄膜；
810-高應力薄膜。
112~基底； 210 絕緣材料； 410 晶體管； 414 柵極電極；
418 源極/漏極區(qū); 710~晶體管；
具體實施例方式
以下詳細討論本發(fā)明較佳實施例的制造和使用，然而，根據本發(fā)明的概 念，其可包括或運用于更廣泛的技術范圍。須注意的是，實施例僅用以揭示 本發(fā)明制造和使用的特定方法，并不用以限定本發(fā)明。
圖1 圖5示出本發(fā)明實施例包括應變溝道區(qū)的半導體元件的制造方法， 本發(fā)明在此所揭示的實施例可應用于各種電路。首先，請參照圖1，其顯示 一部分晶圓100，包括形成于基底112中的絕緣溝槽110?；?12可包括硅塊材、摻雜或未摻雜基底，或絕緣層上有硅基底的有源層。 一般來說，絕 緣層上有硅基底包括形成于絕緣層上的半導體材料層(例如硅)。絕緣層可例
如為埋藏氧化層(buriedoxide，以下可簡稱BOX)或氧化硅層。絕緣層一般形 成于硅或玻璃的基底上，另外，本發(fā)明的實施例可使用多層或漸進(gradient)
的基底。
使用本領域所熟知的光刻技術形成絕緣溝槽110。 一般來說，光刻技術 包括以下步驟沉積光致抗蝕劑材料，接著進行掩模、曝光和顯影。如圖1 所示，在圖形化光致抗蝕劑掩模后，可進行蝕刻工藝以移除基底112不需要 的部分。在基底包括硅塊材的較佳實施例中，蝕刻工藝可以是濕式或干式、 等向性或非等向性蝕刻工藝，只蝕刻工藝較佳為非等向性的干蝕刻工藝。在 一個實施例中，絕緣溝槽110的深度約為2000埃~3000埃。
圖2示出本發(fā)明實施例在絕緣溝槽110填入絕緣材料210后的晶圓100。 在實施例中，絕緣材料210包括氧化工藝形成的氧化層，其中氧化工藝例如 為在包括氧氣、水氣、氧化氮或其組合的環(huán)境的濕式或干式熱氧化。或者， 氧化層可采用化學氣相沉積(CVD)使用四乙氧基硅垸 (tetra-ethyl-ortho-silicate， TEOS)和氧氣作為前體形成。
之后，可進行平坦化步驟，以平坦化絕緣材料210的表面，并使其和基 底112的頂部表面共面。平坦化步驟可采用此技藝所熟知的化學機械研磨法 (chemical mechanical polishing, 以下可簡稱CMP)。
圖3示出本發(fā)明實施例在絕緣材料210中形成凹槽310后的晶圓100。 可進行固定時間的濕式蝕刻工藝形成凹槽310，例如在絕緣材料210凹陷至 低于基底112表面約200埃~500埃深度的實施例中，可將絕緣材料210浸泡 稀釋HF溶液約150秒~600秒，以使絕緣材料形成凹槽。
圖4示出本發(fā)明實施例形成晶體管410的步驟。晶體管410包括柵極介 電412、柵極電極414、間隙壁416和源極/漏極區(qū)418。如同一般的技術， 形成并圖形化柵極介電412和柵極電極414于基底112。其中，較佳柵極介 電412為例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、上述組合 或類似物質。柵極介電412的較佳介電常數約大于4。另外，柵極介電可包 括氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿或上述組合的高介電材料。
在柵極介電412包括氧化層的實施例中，柵極介電412可采用氧化工藝形成，氧化工藝例如為在包括氧氣、水氣、氧化氮或其組合的環(huán)境的濕式或
干式熱氧化，或柵極介電可采用化學氣相沉積(CVD)使用四乙氧基硅烷 (TEOS)和氧氣作為前體形成。在本發(fā)明實施例中，柵極介電412的厚度約為 8埃 50埃，較佳厚度約為20埃。
較佳柵極電極414包括導電材料，例如金屬、金屬硅化物、金屬氮化物、 摻雜多晶硅、其它導電材料或上述組合。金屬例如為鉭、鈦、鉬、鎢、鉑、 鋁、鉿或釕，金屬硅化物例如為硅化鈦、硅化鈷、硅化鎳或硅化鉭，金屬氮 化物例如為氮化鈦或氮化鉭。在一個范例中，多晶硅的形成包括沉積非晶硅， 并使非晶硅再結晶以形成多晶硅。在柵極電極是多晶硅的較佳實施例中，可 通過低壓化學氣相沉積法(LPCVD)沉積摻雜或未摻雜的多晶硅，形成柵極電 極414，其中沉積多晶硅的厚度可以約為400埃 2500埃，較佳厚度約為800 埃。
采用本領域所熟知的光刻技術圖形化柵極介電412和柵極電極414， 一 般來說，光刻工藝包括沉積光致抗蝕劑材料，之后對光致抗蝕劑材料進行掩 模、曝光和顯影。在圖形化光致抗蝕劑掩模后，可進行蝕刻工藝，移除柵極 介電材料和柵極電極材料不必需的部分，以形成柵極介電412和柵極電極 414，如圖4所示。在柵極電極材料是多晶硅，且柵極介電材料是氧化物的 較佳實施例中，蝕刻工藝可以是濕式或干式、等向性或非等向性蝕刻工藝， 惟較佳蝕刻工藝是非等向性干蝕刻工藝。
通過離子注入工藝形成源極/漏極區(qū)418，對源極/漏極區(qū)418注入N型 摻雜物(例如磷、氮、石申、銻或類似的物質)，以制作NMOS元件，或對源極 /漏極區(qū)注入P型摻雜物(例如硼、鋁、銦或類似的物質)，以制作PMOS元件。 在另一實施例中，需使用此技藝所熟知的多道掩模和離子注入步驟，以僅于 特定的區(qū)域注入N型或P型離子。
間隙壁416較佳包括氮化硅(Si3N4)、其它成分的含氮層(SixNy ，不包括 Si3N4)、氮氧化硅(SiOxNy)、后化硅(siliconoxime, SiOxNy:Hz)或上述的組合， 其中形成間隙壁用以于源極/漏極區(qū)418進行第二次離子注入。在一個較佳實
施例中，進行化學氣相沉積法(以硅烷和氨為前體)形成包括氮化硅(Si3N4)的
層，以制作間隙壁416。
進行等向性(例如浸泡磷酸H3P04溶液)或非等向性工藝圖形化間隙壁416。在等向性蝕刻形成間隙壁的范例中，由于氮化硅(Si3N4)層位于柵極電極 414側壁的厚度大于鄰接柵極電極414頂部的部分，等向性蝕刻移除位于柵 極電極414頂部的部分氮化硅(Si3H0材料，和基底112不直接鄰接柵極電極 414的另一部分氮化硅(Si3N4)材料，而保留圖4所示的間隙壁416。
請注意本實施例尚可進行硅化工藝。使用硅化工藝可改進導電柵極電極 414的導電率，并減少源極/漏極區(qū)418的阻抗。硅化工藝可包括以下步驟 以物理氣相沉積法(physical vapor deposition, PVD)沉積例如鈦、鎳、鎢或鈷 的金屬層。接著進行退火工藝，使金屬層與導電柵極電極414和源極/漏極區(qū) 418反應，以形成金屬硅化物，而部分位于絕緣間隙壁416上的金屬層未反 應，可采用例如濕蝕刻工藝選擇性的移除金屬層未反應的部分。若需要，可 進行額外的退火工藝，改變硅化區(qū)的相，以降低電阻。
請注意以上所描述為應用于本發(fā)明實施例的晶體管410范例，本發(fā)明可 使用其它晶體管和半導體元件。舉例來說，晶體管可包括凸起的源極/漏極， 晶體管可以為分離柵極(split gate)晶體管或鰭式晶體管(FinFET)的設計。另 外，本發(fā)明可采用不同的材料和厚度。此外，本發(fā)明可于間隙壁和柵極電極 間可形成襯層。本發(fā)明另可使用復合間隙壁，或使用不同的摻雜剖面，或類 似工藝。
圖5示出本發(fā)明實施例形成高應力薄膜510后的晶圓100，其中高應力 薄膜覆蓋晶體管410和絕緣溝槽110的凹槽310(在此實施例中高應力薄膜 510可以為接觸蝕刻阻擋層)。請注意高應力薄膜510可以是張應力或壓應力。 張應力薄膜會于溝道區(qū)產生張應變，增加N溝道晶體管的電子移動率，而壓 應力薄膜會于溝道區(qū)產生壓應變，增加P溝道晶體管的空穴移動率。
采用例如化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積 法(atomic layer deposition, ALD)或類似的工藝形成高應力薄膜510。張應力 薄膜的較佳厚度約為5nm 500nm，且其大體上沿著源極至漏極方向施加 0GPa 5GPa的應力。壓應力薄膜的較佳厚度約為5nm 500nm，且其大體上 施加0GPa—5GPa的應力。適用于張應力薄膜的材料包括氮化硅(SiN)、氧化 物、氮氧化物、碳化硅(SiC)、碳氮化硅(SiCN)、硅化鎳、硅化鈷、上述的組 合或類似的物質。適用于壓應力薄膜的材料包括鍺化硅(SiGe)、氮鍺化硅 (SiGeN)、氧化物、氮氧化物、上述的組合或類似的物質。請注意高應力薄膜510可包括多層相同或不同的材料，或是相同或不同 應力特性的材料。本發(fā)明的實施例可用于制造包括NMOS和PMOS元件的 晶圓，例如，可通過熟知的沉積和圖形化技術于同一晶圓上，分別制作具有 張應力薄膜的NMOS晶體管和壓應力薄膜的PMOS晶體管，可使晶體管依 特定的功能制作。
后續(xù)，可采用標準工藝完成半導體元件的制作和封裝。例如，可形成和 圖形化接觸蝕刻阻擋層(可選擇)、層間介電層和金屬層，另外可形成其它電 路，切割和封裝晶圓。
圖6-圖8示出本發(fā)明另一實施例形的晶圓200。圖6-圖8所示出此實施 例的晶圓200的初始元件，如圖l-圖2的范例所揭示，請注意此實施例與第 1-2圖范例類似的單元采用相同的符號。
首先請參照圖6，其顯示本發(fā)明一個實施例，絕緣材料210凹陷后的晶 圓200。在此實施例中，雖然絕緣材料210凹陷，沿著凹槽310的絕緣溝槽 110的側壁，仍保留部分絕緣材料210。其凹槽310可采用例如上述的光刻 技術形成。在此實施例中，可形成和圖形化光致抗蝕劑材料，至暴露絕緣溝 槽110的絕緣材料210?？墒褂脮r間控制的干蝕刻工藝使絕緣材料210產生 凹陷。例如，在絕緣材料210凹陷約200埃 500埃的實施例中，可進行干蝕 刻工藝約30秒~150秒，使絕緣材料210凹陷；沿著凹槽310的絕緣溝槽110 側壁的絕緣材料210較佳厚度約為40埃~150埃。
圖7示出本發(fā)明一個實施例晶體管710的形成?？刹捎妙愃菩纬蓤D4晶 體管410的方法，形成本實施例的晶體管710，其中類似的單元使用相同的 符號。請注意本發(fā)明可采用其它型態(tài)或結構。
圖8示出本發(fā)明一個實施例高應力薄膜810的形成。本實施例高應力薄 膜810的形成類似于上述圖5實施例高應力薄膜510的形成(在此實施例中高 應力薄膜810可以為接觸蝕刻阻擋層)。由于沿著絕緣溝槽110側壁的部分絕 緣材料210保留，高應力薄膜810不直接接觸絕緣溝槽110的側壁。此實施 例傳遞大量的應力至晶體管710的溝道區(qū)，可避免漏電流的問題。
請注意，上述的工藝可以不同方式進行，例如為方便說明，上述的工藝 在形成柵極介電412、柵極電極414和間隙壁416前，凹陷絕緣溝槽110的 絕緣材料210。在另一實施例中，凹陷絕緣溝槽的絕緣材料210在形成柵極介電412、柵極電極414和間隙壁416之后進行。又另一實施例中，若需要 在凹陷工藝中保護其下結構，可于柵極電極414和間隙壁416上方形成掩模。 以上提供的實施例用以描述本發(fā)明不同的技術特征，但根據本發(fā)明的概 念，其可包括或運用于更廣泛的技術范圍。須注意的是，實施例僅用以示出 本發(fā)明工藝、裝置、組成、制造和使用的特定方法，并不用以限定本發(fā)明， 本領域技術人員在不脫離本發(fā)明的精神和范圍內，當可作些許的變化與修 改。因此，本發(fā)明的保護范圍，當視后附的權利要求所界定者為準。
權利要求
1.一種半導體結構，包括基底；絕緣溝槽，形成于所述基底中，其中至少部分所述絕緣溝槽填入介電材料，且所述絕緣溝槽中，至少部分所述介電材料的頂部表面凹陷至低于所述基底的頂部表面；晶體管柵極，位于所述基底上方；及接觸蝕刻阻擋層，位于所述基底和所述絕緣溝槽中的介電材料上方。
2. 如權利要求1所述的半導體結構，其中所述介電材料的頂部表面凹 陷，所述介電材料沿著所述絕緣溝槽的側壁，延伸至所述基底的頂部表面。
3. 如權利要求1所述的半導體結構，其中所述絕緣溝槽中，所有所述介 電材料的頂部表面凹陷至低于所述基底的頂部表面。
4. 如權利要求1所述的半導體結構，其中所述接觸蝕刻阻擋層為張應力 薄膜或壓應力薄膜。
5. 如權利要求1所述的半導體結構，其中所述接觸蝕刻阻擋層覆蓋所述 晶體管。
6. —種半導體結構，包括 基底；淺溝槽絕緣，形成于所述基底中，其中所述淺溝槽絕緣包括填入介電材料的溝槽；凹槽，位于所述淺溝槽絕緣中；及 接觸蝕刻阻擋層，位于所述凹槽中和所述基底上。
7. 如權利要求6所述的半導體結構，其中所述凹槽的側壁覆蓋所述介電 材料。
8. 如權利要求6所述的半導體結構，其中所述淺溝槽絕緣的所有介電材 料凹陷至低于所述基底的頂部表面。
9. 如權利要求6所述的半導體結構，其中所述接觸蝕刻阻擋層為張應力 薄膜或壓應力薄膜。
10. 如權利要求6所述的半導體結構，還包括晶體管，位于所述基底上， 且所述接觸蝕刻阻擋層覆蓋所述晶體管。
11. 一種半導體結構，包括基底，具有第一頂部側邊和相對的第一底部側邊，所述基底于第一頂部 側邊形成絕緣溝槽，所述絕緣溝槽至少部分填入介電材料，至少部分所述介電材料的頂部表面低于所述絕緣溝槽的上部邊角；晶體管，位于所述基底上方；及應力層，位于所述介電材料和所述基底上方。
12. 如權利要求11所述的半導體結構，其中所述絕緣溝槽的側壁覆蓋所 述介電材料。
13. 如權利要求11所述的半導體結構，其中所述應力層直接接觸所述絕緣溝槽的上部部分。
全文摘要
一種半導體結構。在本發(fā)明的各實施例中，溝槽形成于基底中，其中至少部分溝槽填入介電材料。在一個實施例中，溝槽中填入介電層且進行平坦化步驟，以使介電層表面和基底表面等水平。之后，使介電材料的頂部表面凹陷至低于基底的頂部表面，沿著溝槽的凹陷部分的側壁保留部分介電材料，或沿著側壁移除介電材料，形成具有壓應力或張應力的應力薄膜于介電材料的凹陷部分上方，應力薄膜可延伸至晶體管或其它半導體結構上方。
文檔編號H01L27/088GK101320728SQ20071018179
公開日2008年12月10日 申請日期2007年10月29日 優(yōu)先權日2007年6月7日
發(fā)明者彭治棠, 李資良, 梁孟松, 連浩明, 陳昭成, 黃國泰 申請人:臺灣積體電路制造股份有限公司