專利名稱：低介電常數(shù)電介質(zhì)與銅線的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路，特別涉及一種減少因蝕刻低介電常數(shù)電介質(zhì)而造成 損害的方法。
背景技術(shù)：
在半導(dǎo)體制造業(yè)中，低介電常數(shù)(low-k)電介質(zhì)為一種比二氧化硅介電常數(shù)要低的介電材料，其中二氧化硅的k (介電常數(shù))值為3.9，而k值低于 3.9的材料可稱為低介電常數(shù)電介質(zhì)。在數(shù)字電路中，絕緣介電材料分隔導(dǎo)線 與晶體管。隨著集成電路尺寸日益縮小，構(gòu)成組件也隨著縮小，使得絕緣介電 層的厚度也隨著變薄。絕緣介電層所在之處通常為電荷聚集處，因而易造成互 相干擾而影響電路的性能。用低介電常數(shù)的電介質(zhì)取代二氧化硅，可以降低寄 生電容效應(yīng)，使切換速度變快并降低熱損耗。金屬雙鑲嵌工藝是一個用來制造平面導(dǎo)線的方法。首先，沉積介電層于平 面上，形成嵌入金屬導(dǎo)線。接著，對介電層用光刻蝕刻法，在介電層中形成溝 渠圖案。然后，在介電層的溝渠中填充導(dǎo)電金屬，其中導(dǎo)電金屬通常為銅。然 后，以化學(xué)機械式研磨法(chemical mechanical polishing; CMP)除去多出的金 屬，溝渠中仍填滿金屬。在金屬鑲嵌法中，通常是在低介電常數(shù)電介質(zhì)的介電 層溝渠圖案上沉積導(dǎo)電金屬。金屬鑲嵌法是個令人滿意的方法，因為對介電層 進行掩模對準(zhǔn)、尺寸控制、再加工(rework)和蝕刻方式都較金屬容易。金屬 鑲嵌法的好處是將填充的高質(zhì)量以及高平坦化的要求自介電層轉(zhuǎn)移至金屬薄 膜，且在介電層溝渠圖案上沉積金屬，接著進行化學(xué)機械研磨法，以控制導(dǎo)線 厚度。金屬鑲嵌法所使用的低介電常數(shù)電介質(zhì)在蝕刻工藝中容易變質(zhì)，特別是在 蝕刻、光刻膠灰化與去除如殘留聚合物的副產(chǎn)物的過程中。上述過程使得碳減 少，造成低介電常數(shù)電介質(zhì)變質(zhì)，導(dǎo)致電容量提高與組件性能降低。在集成電路中金屬線傳遞信號的速度，受到阻容遲滯(RC delay)的限制，其中阻容遲滯是由金屬線的電阻以及金屬線間的電容的相乘結(jié)果來決定。因 此，降低金屬線的電阻和/或的電容，可以減小其阻容遲滯并增加信號傳遞的 速度，因此，降低金屬線的阻容遲滯對提升集成電路的運行速度是十分重要的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個實施例，提出一種在去光刻膠(稱為灰化(ash))期 間去除變質(zhì)層的方法，或去除由去光刻膠后所殘余的聚合物(稱為沖洗(flush)) 的方法，在灰化/沖洗等離子體工藝期間，在灰化/沖洗氣體中加入反應(yīng)性蝕刻 氣體以去除變質(zhì)層。
根據(jù)本發(fā)明的一個實施例，提出一種提高集成電路性能的方法，其中包括 一具有集成電路的晶片進行灰化/沖洗等離子體工藝，經(jīng)由蝕刻低介電常數(shù)介 電層，在低介電常數(shù)電介質(zhì)層表面形成變質(zhì)層。 一個實施例中，提供一種標(biāo)準(zhǔn) 灰化/沖洗氣體與一定百分比的反應(yīng)性蝕刻氣體的混合物，用來去除低介電常 數(shù)電介質(zhì)層表面的變質(zhì)層，處理完成后，執(zhí)行后續(xù)工藝，以完成該晶片的集成 電路圖案的制造。
根據(jù)本發(fā)明的另一個實施例，提出一種用于半導(dǎo)體晶片的金屬鑲嵌法，其 中包括在晶片上沉積一層低介電常數(shù)介電層，并圖案化該低介電常數(shù)介電層， 接著蝕刻該低介電常數(shù)介電層，然后利用灰化/沖洗氣體對該晶片執(zhí)行灰化/沖 洗等離子體工藝，其中該灰化/沖洗氣體包括標(biāo)準(zhǔn)灰化/沖洗氣體和一定百分比 的反應(yīng)性蝕刻氣體。
在低介電常數(shù)介電層表面的碳耗損(Carbon depletion)造成低介電常數(shù)介 電層變質(zhì)，使得電容量增加，造成集成電路產(chǎn)生阻容遲滯。本發(fā)明的一個實施 例，用以減少在低介電常數(shù)介電層表面的碳耗損，因此降低阻容遲滯，使集成 電路性能提升。
根據(jù)本發(fā)明另一實施例，在濺射阻障物前，可得到一干凈的低介電常數(shù)介 電層表面，使阻障物與低介電常數(shù)介電層間的附著力增加，使集成電路有更好 的性能。
根據(jù)本發(fā)明另一更佳實施例，低介電常數(shù)介電層進行蝕刻工藝后不需另行 修補損傷介電層的工藝，可降低成本并縮短工藝時間。
以下將通過實施例對上述的說明以及接下來的實施方式做詳細(xì)的描述，并對本發(fā)明提供更進一步的解釋。


為讓本發(fā)明的上述和其他目的、特征、優(yōu)點與實施例能更明顯易懂，所附 附圖的詳細(xì)說明如下圖1為現(xiàn)有工藝的示意圖，示出了在蝕刻工藝之后，在低介電常數(shù)介電層 的蝕刻圖案上形成變質(zhì)層；圖2為根據(jù)本發(fā)明的一個實施例的去除變質(zhì)層的示意圖；圖3為k值比較圖，根據(jù)本發(fā)明的示例性實施例，每個晶圓第一個k值代表作為控制組的蝕刻與灰化/沖洗工藝前晶圓的k值，然后第二個k值代表蝕刻與灰化/沖洗工藝后晶圓的k值；圖4A與4B為表示根據(jù)本發(fā)明實施例的碳與氟在覆蓋層中不同深度 的含量分布圖；圖5為表示根據(jù)本發(fā)明實施例經(jīng)過稀釋HF浸蝕后的溝渠輪廓的電子顯微 鏡掃描圖，溝渠是在低介電常數(shù)介電層經(jīng)過蝕刻及灰化/沖洗工藝后所形成。主要組件符號說明100、200:現(xiàn)有技術(shù)的蝕刻圖102:低介電常數(shù)介電層104:金屬層106:開口跳CxFyHz與/或CxFy112:碳氟化合物層114:02和/或co2118:變質(zhì)層150:現(xiàn)有技術(shù)的灰化/沖洗圖250:灰化/沖洗圖252:灰化/沖洗氣體254:干凈表面502、504、 506:側(cè)壁圖508、510、 512:側(cè)壁損失具體實施方式
以下將參考附圖及詳細(xì)說明清楚地說明本發(fā)明的精神，任何所屬技術(shù)領(lǐng)域 中具有通常知識的人在了解本發(fā)明的實施例后，可對本發(fā)明所教示的技術(shù)，加 以改變及修飾，其并不脫離本發(fā)明的精神與范圍。根據(jù)本發(fā)明實的施例，提出雙鑲嵌蝕刻工藝(dual damascene etch process),本發(fā)明可應(yīng)用在其他低介電常數(shù)電介質(zhì)的蝕刻工藝中。請參照圖1，其示出了雙鑲嵌工藝中低介電常數(shù)電介質(zhì)蝕刻的剖面圖?，F(xiàn)有技術(shù)的蝕刻圖100示出了低介電常數(shù)介電層102位于金屬層104上，此時雙 鑲嵌蝕刻己經(jīng)完成。反應(yīng)性蝕刻氣體CJ^Hz禾n/或CxFy 108用于蝕刻低介電常 數(shù)介電層102，接著SiHx與SiFx自開口 106釋放出來，在開口106的表面形 成碳氟化合物層112?，F(xiàn)有技術(shù)的灰化/沖洗圖150示出了低介電常數(shù)介電層102、金屬層104 以及蝕刻圖100的開口 106。在灰化/沖洗圖150中，標(biāo)準(zhǔn)的灰化/沖洗氣體如 02和/或C02 114例如可用于灰化/沖洗的步驟，并在圖中顯示CO、 C02、 F、 F2116自開口 106釋放出來。在此之前的技術(shù)中，原先碳氟化合物層112用變 質(zhì)層118替代，其中變質(zhì)層118是一層碳耗損層并具有硅的懸鍵(dangling Si bond)，而硅懸空鍵會吸收周圍的濕氣形成變質(zhì)層118。請參照圖2，其示出了根據(jù)本發(fā)明的實施例的去除變質(zhì)層的剖面示意圖。 本實施例中的蝕刻步驟與圖1所示的蝕刻步驟可以相同，因此所顯示的蝕刻圖 200與圖1的蝕刻圖100相同?；一?沖洗圖250標(biāo)示出混合之灰化/沖洗氣體 252，其包括灰化/沖洗氣體02和/或C02以及反應(yīng)性蝕刻氣體?；一?沖洗等離 子體工藝結(jié)束后，在開口 106處形成干凈表面254，而變質(zhì)層在灰化/沖洗時被 除去，其中變質(zhì)層例如可為圖1所示的變質(zhì)層118?；一?沖洗工藝條件晶片編號壓力(mT)功率(W)灰化/沖洗氣體的流速(sccm)1低壓低功率C02+C4F82低壓低功率C02+流速比晶片1低的C4F83低壓低功率co24低壓中功率co2在灰化/沖洗氣體中，其他可用于混合或是代替032的氣體包括02、 co、 N2、 N2/H2、 NH3及其混合氣體，這些氣體一般用于等離子體灰化工藝中。其 他可用的反應(yīng)蝕刻氣體包括SF6、 NF3、 F2、 CxFy、 CHJFy及其混合氣體。等離 子體工藝?yán)缈稍贗CP或RIE的反應(yīng)裝置中執(zhí)行，蝕刻工藝與灰化/沖洗工藝可在同一反應(yīng)裝置中執(zhí)行，最好可在同一反應(yīng)腔中完成為佳。而氣體壓力可小
于100毫托(mT)，大約IO毫托為佳。在灰化/沖洗等離子體工藝中，高頻 (RF)功率頻率可小于約27兆赫，大約13兆赫為佳。氣體流速可大于每分 鐘150立方厘米(standard cubic centimeters per minute; sccm)，大約每分鐘300 立方厘米為佳。
請參照圖3， x軸代表晶片編號，而y軸代表晶片的介電常數(shù)值。每個晶 片有兩條柱狀條，空白柱狀條是在沉積后的低介電常數(shù)介電層的介電常數(shù)值， 作為蝕刻前及灰化/沖洗前的控制組。而有斜線的柱狀條是在蝕刻與灰化/沖洗 工藝后的低介電常數(shù)的介電層的介電常數(shù)值。圖3中，分別在每個晶片所代表 的柱狀條上方標(biāo)示介電常數(shù)值。以蝕刻與灰化/沖洗工藝后的介電常數(shù)值減去 蝕刻與灰化/沖洗工藝前的介電常數(shù)值后的差值為介電常數(shù)差值(介電常數(shù) degradation)。在圖3中，以括號標(biāo)示的數(shù)值，分別為每個晶片的介電常數(shù)差 值，其中晶片1與晶片2的介電常數(shù)差值較低，原因在于晶片1與晶片2在灰 化/沖洗工藝中，包含反應(yīng)性蝕刻氣體C4F8，而晶片3與晶片4則不包含，所 以晶片3與晶片4的介電常數(shù)差值較高。
請參照圖4A與圖4B，其示出了根據(jù)本發(fā)明的實施例含碳與氟的覆蓋層 的厚度，圖4A與圖4B顯示在覆蓋層不同深度所分布的碳或氟元素百分比。 其中，標(biāo)示為「剛沉積完的」為一未經(jīng)過蝕刻/灰化/沖洗工藝的控片晶片(contro1 wafer)，其余標(biāo)示則為經(jīng)過蝕刻后的低介電常數(shù)介電層，再經(jīng)由不同灰化/沖 洗工藝處理后的不同晶片。
請參照圖4A，經(jīng)過反應(yīng)性蝕刻氣體灰化/沖洗工藝的晶片其碳含量高于未 經(jīng)過反應(yīng)性蝕刻氣體灰化/沖洗工藝的晶片。其中反應(yīng)性蝕刻氣體例如可添加 C4F8，然而其他反應(yīng)性蝕刻氣體亦在本發(fā)明的實施例的涵蓋范圍中。
請參照圖4B，在灰化/沖洗工藝中，加入反應(yīng)性蝕刻氣體與未加入反應(yīng)性 蝕刻氣體相比，加入反應(yīng)性蝕刻氣體的晶片其氟含量較少。
圖5為示出了根據(jù)本發(fā)明的實施例的經(jīng)過稀釋HF浸蝕后的溝渠輪廓的電 子顯微鏡掃描圖，溝渠是在低介電常數(shù)介電層經(jīng)過蝕刻及灰化/沖洗工藝后所 形成的。圖5中的圖502示出了添加02進行灰化/沖洗工藝后的溝渠側(cè)壁區(qū)域。 每面?zhèn)缺诘膫?cè)壁損失508約為13 nm。圖504示出了添加(302進行灰化/沖洗 工藝后的溝渠側(cè)壁區(qū)域，每面?zhèn)缺诘膫?cè)壁損失510約為9 nm。圖506示出了添加02以及反應(yīng)性氣體C4Fs進行灰化/沖洗工藝后的溝渠側(cè)壁區(qū)域，每面?zhèn)缺诘膫?cè)壁損失512約為6 nm。其中，經(jīng)過添加02以及反應(yīng)性氣體(3^8進行灰化 /沖洗工藝處理者，其溝渠側(cè)壁損失最少。依據(jù)上述的實施例可知，在灰化/沖洗等離子體工藝中添加反應(yīng)性蝕刻氣 體，可減少碳耗損，減少氟含量以及減少側(cè)璧損失。因此，應(yīng)用本發(fā)明的實施 例可產(chǎn)生較小的金屬線電阻以及較小的金屬線間電容，從而降低阻容遲滯以及 增加集成電路性能。雖然本發(fā)明通過上述實施例公開如上，然而其并非用以限定本發(fā)明，任何 熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，可以作出各種更動 與潤飾，因此本發(fā)明的保護范圍由所附的權(quán)利要求限定。
權(quán)利要求
1、一種形成集成電路的制造方法，該方法包括形成低介電常數(shù)介電層于晶片上；圖案化所述低介電常數(shù)介電層；蝕刻所述低介電常數(shù)介電層；對所述晶片執(zhí)行灰化/沖洗等離子體工藝，加入混合的灰化/沖洗氣體，其中該灰化/沖洗氣體包括標(biāo)準(zhǔn)灰化/沖洗氣體和一定百分比的反應(yīng)性蝕刻氣體；以及執(zhí)行后續(xù)工藝，以完成該晶片的集成電路圖案的制造。
2、 根據(jù)權(quán)利要求l所述的形成集成電路的制造方法，其中所述標(biāo)準(zhǔn)灰化/ 沖洗氣體選自于由02、 CO、 N2、 N2/H2、 NH3及其任意組合所組成的族群，且 所述反應(yīng)性蝕刻氣體系選自于由CJy、 CHxFy、 SF6、 NF3、 F2及其任意組合所 組成的族群。
3、 根據(jù)權(quán)利要求1所述的形成集成電路的制造方法，其中所述百分比約 為1%-20%。
4、 根據(jù)權(quán)利要求3所述的形成集成電路的制造方法，其中所述灰化/沖洗 等離子體工藝的高頻功率頻率小于27兆赫。
5、 根據(jù)權(quán)利要求3所述的形成集成電路制造方法，其中所述灰化/沖洗等 離子體工藝的壓力小于100毫托，且所述該混合的灰化/沖洗氣體的流速大于 每分鐘150立方厘米。
6、 根據(jù)權(quán)利要求3所述的形成集成電路的制造方法，其中該蝕刻與該灰 化/沖洗等離子體工藝在同一等離子體腔中執(zhí)行。
7、 一種在半導(dǎo)體晶片上金屬鑲嵌的工藝方法，該方法包括 在所述晶片表面沉積低介電常數(shù)介電層； 圖案化所述低介電常數(shù)介電層，以進行所述金屬鑲嵌工藝； 蝕刻所述低介電常數(shù)介電層；以及執(zhí)行灰化/沖洗等離子體工藝該晶片，加入混合的灰化/沖洗氣體，其中該 混合的灰化/沖洗氣體包括標(biāo)準(zhǔn)灰化/沖洗氣體和一定百分比的反應(yīng)性蝕刻氣 體。
8、 根據(jù)權(quán)利要求7所述的在半導(dǎo)體晶片上金屬鑲嵌的工藝方法，其中所述標(biāo)準(zhǔn)灰化/沖洗氣體為選自于由02、 CO、 N2、 N2/H2、 NH3及其任意組合所 組成的族群，且所述反應(yīng)性蝕刻氣體為選自于由C^Fy、 CHxFy、 SF6、 NF3、 F2 及其任意組合所組成的族群。
9、 根據(jù)權(quán)利要求7所述的在半導(dǎo)體晶片上金屬鑲嵌工藝方法，其中所述 百分比約為l%-20%。
10、 根據(jù)權(quán)利要求9所述的在半導(dǎo)體晶片上金屬鑲嵌工藝方法，其中該灰 化/沖洗等離子體工藝的高頻功率頻率小于27兆赫。
11、 根據(jù)權(quán)利要求9所述的在半導(dǎo)體晶片上金屬鑲嵌的工藝方法，其中所 述灰化/沖洗等離子體工藝的壓力小于100毫托，且所述混合之灰化/沖洗氣體 之氣體流速大于每分鐘150立方厘米。
12、 根據(jù)權(quán)利要求9所述的在半導(dǎo)體晶片上金屬鑲嵌工藝方法，其中所述 蝕刻與該灰化/沖洗等離子體工藝在同一等離子體腔中執(zhí)行。
13、 一種在半導(dǎo)體晶片上進行金屬雙鑲嵌的工藝方法，該方法包括 在所述晶片上沉積一層低介電常數(shù)介電層；圖案化所述低介電常數(shù)介電層； 蝕刻所述低介電常數(shù)電介質(zhì)層，以及；以等離子體處理該低介電常數(shù)介電層，該等離子體的氣體源為混合的灰化 /沖洗氣體，其中所述混合的灰化/沖洗氣體包括標(biāo)準(zhǔn)灰化/沖洗氣體和一定百分 比的反應(yīng)性蝕刻氣體，其中所述反應(yīng)性蝕刻氣體基本上包含C4F8。
14、 根據(jù)權(quán)利要求13所述的在半導(dǎo)體晶片上進行金屬雙鑲嵌的工藝方法， 其中所述比例約為1%-20%。
15、 根據(jù)權(quán)利要求14所述的在半導(dǎo)體晶片上進行金屬雙鑲嵌工藝方法， 其中所述標(biāo)準(zhǔn)灰化/沖洗氣體基本上為02，且所述標(biāo)準(zhǔn)灰化/沖洗氣體基本上為co2。
全文摘要
一種降低阻容遲滯(RC delay)以改善集成電路的性能的方法性能。根據(jù)本發(fā)明的實施例，在蝕刻低介電常數(shù)電介質(zhì)之后，在灰化(ash)/沖洗(flush)等離子體工藝中添加反應(yīng)性蝕刻氣體，以去除在蝕刻低介電常數(shù)電介質(zhì)期間所形成的變質(zhì)層。
文檔編號H01L21/311GK101325172SQ20071019872
公開日2008年12月17日 申請日期2007年12月10日 優(yōu)先權(quán)日2007年6月15日
發(fā)明者周家政, 李慈莉, 林耕竹, 梁明中, 陳志壕 申請人:臺灣積體電路制造股份有限公司