專利名稱：元件的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件制造方法，特別涉及一種半導(dǎo)體元件的切割工藝。
背景技術(shù)：
半導(dǎo)體技術(shù)持續(xù)的致力于縮減集成電路的尺寸和制造成本。檢測(cè)集成電
路性能的方法使晶體管以最大的時(shí)鐘速度(clock speed)進(jìn)行運(yùn)作，其取決于晶
體管能開(kāi)關(guān)多快與信號(hào)能傳遞多快。
半導(dǎo)體工業(yè)面臨以下問(wèn)題，當(dāng)集成電路持續(xù)的微縮，其性能會(huì)受限于集 成電路中內(nèi)連接的信號(hào)延遲時(shí)間(signal delay time)。集成電路是以絕緣材料 包圍的次微米尺寸的三維金屬線，其內(nèi)連接延遲可定義如下內(nèi)連接延遲為 內(nèi)連接電阻R，與內(nèi)連接金屬對(duì)于相鄰層的寄生電容C的乘積。因?yàn)榧呻?路持續(xù)的微縮，金屬線相當(dāng)接近，進(jìn)而造成寄生電容C顯著增加，且由于線 路剖面縮小，內(nèi)連接電阻R也顯著增加。因此，需要使用低介電材料降低內(nèi) 連接RC延遲時(shí)間。
半導(dǎo)體工藝使用低介電材料遇到許多問(wèn)題，圖1A 圖1C顯示低介電材 料在切割工藝遇到的問(wèn)題。如圖1A所示，晶片100包括多個(gè)芯片102、 104、 106和108，而芯片間以切割線區(qū)域110分隔。圖1B為圖1A的放大圖，其 顯示芯片102、 104、 106和108由切割線區(qū)域110分隔。芯片包括金屬的密 封條112(sealring)，以保護(hù)芯片中的元件。請(qǐng)參照?qǐng)D1C，在完成芯片102、 104、 106和108的半導(dǎo)體元件的工藝步驟后，對(duì)晶片IOO進(jìn)行切割以分隔芯 片102、 104、 106和108，形成切割路徑114，然而由于應(yīng)力集中的效應(yīng)， 很容易于芯片102、 104、 106禾Q 108的邊角產(chǎn)生剝離118(peeling)和崩缺 116(chipping)，特別當(dāng)半導(dǎo)體元件的金屬間介電層使用低介電常數(shù)材料時(shí)， 更容易發(fā)生剝離118，且也可能發(fā)生脫層(ddamination)的問(wèn)題。
請(qǐng)參照?qǐng)D1D，晶片100于切割線區(qū)域110中還包括多個(gè)測(cè)試鍵122(testkey),以于半導(dǎo)體工藝的中間步驟檢測(cè)半導(dǎo)體元件的電性。如圖所示，在切 割工藝中，可能會(huì)于鄰近測(cè)試鍵122的位置產(chǎn)生剝離、崩缺或脫層120，而 所述缺陷有時(shí)會(huì)跨過(guò)密封條112，造成半導(dǎo)體元件合格率降低。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種半導(dǎo)體元件制造方法。
根據(jù)上述問(wèn)題，本發(fā)明提供一種元件的制造方法。提供基底，包括多個(gè) 芯片，芯片間是以切割線區(qū)域分隔，其中基底上至少形成一結(jié)構(gòu)層。以黃光 光刻和蝕刻工藝移除切割線區(qū)域中的部分結(jié)構(gòu)層，形成多個(gè)開(kāi)口，沿著切割 線區(qū)域，以穿過(guò)上述開(kāi)口的方式切割基底。
如上所述的元件的制造方法，其中以該黃光光刻和蝕刻工藝移除該切割 線區(qū)域中的部分結(jié)構(gòu)層，形成所述開(kāi)口的步驟包括形成光致抗蝕劑層于該 基底上；以光刻工藝定義該光致抗蝕劑層，形成一光致抗蝕劑圖案；以及以 該光致抗蝕劑圖案為掩模，蝕刻該結(jié)構(gòu)層，形成所述開(kāi)口。
如上所述的元件的制造方法，其中所述至少一結(jié)構(gòu)層包括介電層和導(dǎo)電層。
如上所述的元件的制造方法，其中所述開(kāi)口僅鄰近所述芯片的邊角。 如上所述的元件的制造方法，其中所述開(kāi)口是十字形。 如上所述的元件的制造方法，其中該基底于該切割線區(qū)域中還包括多個(gè)
測(cè)試鍵，且以該黃光光刻和蝕刻工藝移除該切割線區(qū)域中的部分結(jié)構(gòu)層，形
成所述開(kāi)口的步驟將所述測(cè)試鍵移除。
本發(fā)明提供一種元件的制造方法。提供基底，包括多個(gè)芯片，芯片間是
以切割線區(qū)域分隔，其中基底上至少形成一結(jié)構(gòu)層。圖形化結(jié)構(gòu)層，形成多
個(gè)開(kāi)口，其中上述開(kāi)口僅相鄰上述芯片的邊角。沿著切割線區(qū)域，以穿過(guò)上
述開(kāi)口的方式，切割基底。
如上所述的元件的制造方法，其中所述開(kāi)口暴露該基底。 如上所述的元件的制造方法，其是采用光刻和蝕刻工藝圖形化所述結(jié)構(gòu)層。
本發(fā)明提供一種元件的制造方法。提供第一基底，包括多個(gè)第一芯片， 上述芯片間是以第一切割線區(qū)域分隔，其中第一基底上至少形成一第一結(jié)構(gòu)層。圖形化第一結(jié)構(gòu)層，于第一切割線區(qū)域中形成多個(gè)第一開(kāi)口。提供第二 基底，包括多個(gè)第二芯片，上述芯片間是以第二切割線區(qū)域分隔，其中第二 基底上至少形成一第二結(jié)構(gòu)層。圖形化第二結(jié)構(gòu)層，于第二切割線區(qū)域中形 成多個(gè)第二開(kāi)口。接合第一基底和第二基底，形成堆疊結(jié)構(gòu)。沿著第一切割 線區(qū)域和第二切割線區(qū)域，以穿過(guò)上述第一開(kāi)口和第二開(kāi)口的方式，切割堆
;上所述的元件的制造方法，其中在接合該第一基底和該第二基底時(shí)， 該第一切割線區(qū)域?qū)?zhǔn)該第二切割線區(qū)域。
如上所述的元件的制造方法，其中在接合該第一基底和該第二基底時(shí)， 所述第一結(jié)構(gòu)層接觸所述第二結(jié)構(gòu)層。
如上所述的元件的制造方法，其中在接合該第一基底和該第二基底時(shí)， 該第二基底接觸所述第一結(jié)構(gòu)層。
因此，本發(fā)明提出的半導(dǎo)體元件的制造方法可減少切割工藝產(chǎn)生的剝 離、崩缺或脫層等問(wèn)題，改善生產(chǎn)合格率。


圖1A 圖1C顯示低介電材料在切割工藝遇到的問(wèn)題。 圖1D顯示切割工藝遇到的另一問(wèn)題。
圖2A 圖2C以平面圖的方式，顯示本發(fā)明一個(gè)實(shí)施例減少剝離、崩缺 或脫層的方法。
圖3A 圖3B以平面圖的方式，顯示本發(fā)明另一個(gè)實(shí)施例減少剝離、崩 缺或脫層的方法。
圖4A 圖4B以平面圖的方式，顯示本發(fā)明另一個(gè)實(shí)施例減少剝離、崩 缺或脫層的方法。
圖5A 圖5D以剖面圖的方式，顯示本發(fā)明一個(gè)實(shí)施例減少剝離、崩缺 或脫層的方法。
圖6A 圖6E以剖面圖的方式，顯示本發(fā)明另一個(gè)實(shí)施例減少剝離、崩 缺或脫層的方法。
圖7A 圖7C以剖面圖的方式，顯示本發(fā)明一個(gè)實(shí)施例減少分割系統(tǒng)級(jí) 封裝晶片產(chǎn)生剝離、崩缺或脫層的方法。圖8A 圖8B以剖面圖的方式，顯示本發(fā)明另一個(gè)實(shí)施例減少分割系統(tǒng) 級(jí)封裝晶片產(chǎn)生剝離、崩缺或脫層的方法。
并且，上述附圖中的各附圖標(biāo)記說(shuō)明如下
100曰& 曰日斤102心片
104心片106心片
108心片110切割線區(qū)域
112密封條114切割路徑
116崩缺118剝離
120脫層122測(cè)試鍵
200日日斤202心片
204心片205保護(hù)環(huán)
206心片208心片
210切割線區(qū)域214開(kāi)口
216切割路徑302開(kāi)口
307邊角402測(cè)試鍵
404開(kāi)口502基底
504內(nèi)連接層506接合墊
508保護(hù)層510光致抗蝕劑圖案
514開(kāi)口516切割刀片
602基底604內(nèi)連接層
606保護(hù)層608接合墊
610凸塊下金屬層612光致抗蝕劑圖案
614開(kāi)口616焊錫球
620切割刀片702第一基底
704第一結(jié)構(gòu)層706第一切割線區(qū)域
708第一開(kāi)口710第二結(jié)構(gòu)層
712第二基底714第二切割線區(qū)域
716第二開(kāi)口718凹穴
720堆疊結(jié)構(gòu)722激光束
750心片760心片770芯片 780 芯片
800堆疊結(jié)構(gòu) 802 激光束。
具體實(shí)施例方式
以下詳細(xì)討論本發(fā)明優(yōu)選實(shí)施例，然而，根據(jù)本發(fā)明的概念，其可包括 或運(yùn)用于更廣泛的技術(shù)范圍。須注意的是，實(shí)施例僅用以揭示本發(fā)明制造和 使用的特定方法，并不用以限定本發(fā)明。
圖2A 圖2C顯示本發(fā)明一個(gè)實(shí)施例減少剝離、崩缺或脫層的方法，請(qǐng) 參照?qǐng)D2A， 一晶片200包括多個(gè)芯片202、 204、 206和208，各芯片是以切 割線區(qū)域210分隔，每個(gè)芯片中包括多個(gè)半導(dǎo)體元件，半導(dǎo)體元件可以是邏 輯元件、存儲(chǔ)元件或兩者均包括。半導(dǎo)體元件可包括基底、柵極介電層、柵 極堆疊、電容器、金屬導(dǎo)線、插塞、金屬間介電層和/或?qū)娱g介電層，為簡(jiǎn)潔， 附圖中并未圖示所述元件。在一個(gè)實(shí)施例中，金屬間介電層和/或?qū)娱g介電層 是低介電材料所組成，以降低半導(dǎo)體元件的RC延遲時(shí)間，其中低介電材料 的介電常數(shù)優(yōu)選約小于2.8，更優(yōu)選約小于2.5。
圖2B是圖2A的局部放大圖，其顯示芯片202、 204、 206和208由切 割線區(qū)域210分隔。每個(gè)芯片中形成有金屬所組成的保護(hù)環(huán)205，以保護(hù)芯 片中的元件。本實(shí)施例在沿切割線區(qū)域210切割基底之前，以黃光光刻和蝕 刻工藝移除基底上切割線區(qū)域210中部分的單一或堆疊結(jié)構(gòu)層，形成開(kāi)口 214。上述結(jié)構(gòu)層可以是在形成元件的柵極介電層、金屬間介電層和/或?qū)娱g 介電層時(shí)所伴隨形成的層，此外結(jié)構(gòu)層也可包括形成金屬線時(shí)伴隨形成的導(dǎo) 電層。如圖2C所示，由于本實(shí)施例在沿切割線區(qū)域210切割基底之前，以 黃光光刻和蝕刻工藝移除基底上切割線區(qū)域中部分的單一或堆疊結(jié)構(gòu)層，切 割工藝可直接對(duì)基底進(jìn)行切割，且切割216可不影響到上述結(jié)構(gòu)層，因此較 不容易發(fā)生剝離、崩缺和/或脫層的問(wèn)題。特別當(dāng)結(jié)構(gòu)層是高應(yīng)力層或例如低 介電材料層的較脆弱的層時(shí)，本實(shí)施例的優(yōu)點(diǎn)更為突出。
圖3A 圖3B顯示本發(fā)明另一個(gè)實(shí)施例減少剝離、崩缺或脫層的方法。 如圖3A所示，類似于以上的實(shí)施例，本實(shí)施例每個(gè)芯片202、 204、 206和 208中包括多個(gè)半導(dǎo)體元件，半導(dǎo)體元件可以是邏輯元件、存儲(chǔ)元件或兩者 均包括。半導(dǎo)體元件可包括基底、柵極介電層、柵極堆疊、電容器、金屬導(dǎo)線、插塞、金屬間介電層和/或?qū)娱g介電層，為簡(jiǎn)潔，附圖中并未圖示所述元 件。在一個(gè)實(shí)施例中，金屬間介電層和/或?qū)娱g介電層是低介電材料所組成， 以降低半導(dǎo)體元件的RC延遲時(shí)間。
如同公知技術(shù)所描述的問(wèn)題，在芯片切割時(shí)，由于鄰近芯片202、 204、 206和208邊角307的切割道會(huì)切割兩次(包括水平方向切割和垂直方向切 割)，而在芯片邊角造成應(yīng)力的集中，使得芯片邊角容易產(chǎn)生剝離、崩缺或脫 層的問(wèn)題。在沿著切割線區(qū)域210進(jìn)行切割之前，本實(shí)施例以黃光光刻和蝕 刻工藝移除基底上切割線區(qū)域210中且鄰近芯片202、 204、 206和208邊角 307的部分結(jié)構(gòu)層，形成開(kāi)口 302。請(qǐng)注意，開(kāi)口 302可以是十字形，且以 暴露基底為優(yōu)選。由于基底上切割線區(qū)域210中且鄰近芯片202、 204、 206 和208邊角307的部分結(jié)構(gòu)層已被移除，本實(shí)施例可顯著的減少切割216工 藝所產(chǎn)生的缺陷，如圖3B所示。
圖4A 圖4B顯示本發(fā)明另一個(gè)實(shí)施例減少剝離、崩缺或脫層的方法。 類似于以上的實(shí)施例，本實(shí)施例每個(gè)芯片202、 204、 206和208中包括多個(gè) 半導(dǎo)體元件，半導(dǎo)體元件可以是邏輯元件、存儲(chǔ)元件或兩者。半導(dǎo)體元件可 包括基底、柵極介電層、柵極堆疊、電容器、金屬導(dǎo)線、插塞、金屬間介電 層和/或?qū)娱g介電層，為簡(jiǎn)潔，附圖中并未圖示所述元件。在一個(gè)實(shí)施例中， 金屬間介電層和/或?qū)娱g介電層是低介電材料所組成，以降低半導(dǎo)體元件的 RC延遲時(shí)間。此外，本實(shí)施例的晶片于切割線區(qū)域210中還包括多個(gè)測(cè)試 鍵402，以檢測(cè)芯片202、 204、 206和208中半導(dǎo)體元件在制造過(guò)程中的電 性。
如同公知技術(shù)所描述的問(wèn)題，在芯片切割時(shí)，很容易于鄰近測(cè)試鍵402 的位置產(chǎn)生剝離、崩缺或脫層。本實(shí)施例在切割基底之前，以黃光光刻和蝕 刻工藝移除基底上切割線區(qū)域210中且鄰近測(cè)試鍵402的部分結(jié)構(gòu)層，形成 多個(gè)開(kāi)口 404，如圖4B所示。請(qǐng)注意開(kāi)口 404以暴露基底為優(yōu)選，且可移 除對(duì)應(yīng)的測(cè)試鍵402。由于基底上切割線區(qū)域210中且鄰近測(cè)試鍵402的部 分結(jié)構(gòu)層已被移除，本實(shí)施例可顯著的減少切割工藝所產(chǎn)生的缺陷。
以下以剖面圖5A 圖5D描述本發(fā)明一個(gè)實(shí)施例減少剝離、崩缺或脫層 的方法。請(qǐng)參照?qǐng)D5A，提供基底502，基底502可包括基礎(chǔ)半導(dǎo)體(例如單 晶硅、復(fù)晶硅和/或鍺)、復(fù)合半導(dǎo)體(例如碳化硅、和/或砷化稼)、合金半導(dǎo)體(例如SiGe、 GaAsP、 AlInAs、 AlGaAs、 GalnP和/或GalnP)。此夕卜，基底 502也可以是硅塊材料(可包括外延硅層)、絕緣層上有半導(dǎo)體(例如絕緣層上 有硅)或薄膜晶體管基底。在本實(shí)施例中，基底502以硅為優(yōu)選。
接著，于基底502上形成多個(gè)晶體管、電容器和/或其它電子單元，晶體 管可包括源極、漏極、柵極和柵極介電層(為簡(jiǎn)潔，附圖中未圖示所述電子單 元)。于電子單元上形成內(nèi)連接層504，其可包括金屬線、插塞、金屬間介電 層禾Q/或?qū)娱g介電層。金屬間介電層和層間介電層可以為氧化硅、氮化硅或氮 氧化硅組成，或低介電常數(shù)材料組成，例如類鉆石碳、氟硅玻璃(FSG)、 Dow Chemical所開(kāi)發(fā)的SILKTM、Trikon Technologies所開(kāi)發(fā)的Orion , Honeywell 所開(kāi)發(fā)的FLARETM、 JSR Micro所開(kāi)發(fā)的LKD、 Xerogel、 Aerogel、多晶氟 化碳和/或其它材料。接著，于內(nèi)連接層504上形成多個(gè)接合墊506，并于接 合墊506和內(nèi)連接層504上形成例如氮化硅的保護(hù)層508。接著以黃光光刻 和蝕刻技術(shù)圖形化保護(hù)層508，以暴露部分的接合墊506。
請(qǐng)參照?qǐng)D5B，于保護(hù)層508和接合墊506上形成光致抗蝕劑層，接著 以光刻工藝定義光致抗蝕劑層，形成光致抗蝕劑圖案510。光致抗蝕劑圖案 510遮蓋芯片202、 204，但暴露芯片202、 204間的切割線區(qū)域210。繼之， 請(qǐng)參照?qǐng)D5C，以光致抗蝕劑圖案510為掩模，蝕刻基底502上的結(jié)構(gòu)層(包 括內(nèi)連接層504和保護(hù)層508)，于切割線區(qū)域210中形成多個(gè)暴露基底502 的開(kāi)口514，并于后續(xù)的步驟移除光致抗蝕劑圖案510。請(qǐng)參照?qǐng)D5D，以切 割刀片516切割晶片，由于基底502上切割線區(qū)域210中的部分結(jié)構(gòu)層已于 前述步驟移除，切割刀片516可直接切割基底502，而不影響到結(jié)構(gòu)層504、 508。因此，可減少切割工藝中因結(jié)構(gòu)層504、 508所產(chǎn)生的缺陷。
以下以剖面圖6A 6E描述本發(fā)明另一個(gè)實(shí)施例減少剝離、崩缺或脫層 的方法。首先，提供基底602，于基底602上形成晶體管、電容器和/或其它 電子單元，其中晶體管可包括源極、漏極、柵極和柵極介電層，為簡(jiǎn)潔，附 圖中未圖示上述電子單元。形成包括金屬導(dǎo)線、插塞、金屬間介電層和/或?qū)?間介電層的內(nèi)連接層604，覆蓋上述電子單元，金屬間介電層和/或?qū)娱g介電 層為氧化硅、氮化硅、氮氧化硅，但以低介電材料為優(yōu)選，例如類鉆石碳、 氟硅玻璃(FSG)、 Dow Chemical所開(kāi)發(fā)的SILKTM、 Trikon Technologies所開(kāi) 發(fā)的OrionTM、 Honeywell所開(kāi)發(fā)的FLARETM、 JSR Micro所開(kāi)發(fā)的LKD、Xerogel、 Aerogel、多晶氟化碳和/或其它材料。接著，形成接合墊608于內(nèi) 連接層604上，并形成例如氮化硅的保護(hù)層606于接合墊608和內(nèi)連接層604 上。接著，以光刻和蝕刻工藝圖形化保護(hù)層606，暴露部分的接合墊608， 后續(xù)于接合墊608和保護(hù)層606上形成凸塊下金屬層610(under bumpmetal， UBM)。
請(qǐng)參照?qǐng)D6B，形成一光致抗蝕劑層(未圖示)于凸塊下金屬層610上，并 以光刻工藝定義光致抗蝕劑層，形成光致抗蝕劑圖案612。請(qǐng)注意光致抗蝕 劑圖案612覆蓋芯片202、 204，但暴露芯片202、 204間的切割線區(qū)域210。 繼之，請(qǐng)參照?qǐng)D6C，使用光致抗蝕劑圖案612作為掩模，蝕刻基底602上 的結(jié)構(gòu)層(包括內(nèi)連接層604和保護(hù)層606)，于切割線區(qū)域210中形成暴露 基底602的開(kāi)口614。請(qǐng)參照?qǐng)D6D，移除光致抗蝕劑圖案，形成焊錫球616 于凸塊下金屬層610上。請(qǐng)參照?qǐng)D6E，以切割刀片620切割晶片，由于在進(jìn) 行切割工藝之前，己事先移除基底602上切割線區(qū)域210中的部分結(jié)構(gòu)層， 切割刀片620可直接切割基底602，而不影響結(jié)構(gòu)層604、 606和610。因此， 可有效減少切割工藝影響結(jié)構(gòu)層604、 606和610所產(chǎn)生的缺陷。
本發(fā)明實(shí)施例以光刻和蝕刻工藝，移除切割線區(qū)域中例如低介電材料層 的較脆弱的結(jié)構(gòu)層，且另外移除高應(yīng)力區(qū)域(例如鄰近芯片邊角)，和容易產(chǎn) 生破裂區(qū)域(例如鄰近測(cè)試鍵)的部分結(jié)構(gòu)層。因此，可減少切割工藝產(chǎn)生的 剝離、崩缺或脫層等問(wèn)題，改善生產(chǎn)合格率。
圖7A 圖7C以剖面圖的方式，顯示本發(fā)明一個(gè)實(shí)施例，減少切割系統(tǒng) 級(jí)封裝晶片所產(chǎn)生剝離、崩缺或脫層的方法。請(qǐng)參照?qǐng)D7A，提供一例如晶 片的第一基底702，并于其上形成第一結(jié)構(gòu)層704。第一基底702包括多個(gè) 芯片750、 760，芯片中包括多個(gè)晶體管、電容器和/或其它電子單元，晶體 管可包括源極、漏極、柵極和柵極介電層。第一結(jié)構(gòu)層704可包括金屬線、 插塞、金屬間介電層和/或?qū)娱g介電層。金屬間介電層和層間介電層可以為氧 化硅、氮化硅或氮氧化硅組成(為簡(jiǎn)潔，附圖中未詳細(xì)圖示上述單元)。接著， 以黃光光刻和蝕刻工藝圖形化基底上的第一結(jié)構(gòu)層704，于切割線區(qū)域706 中形成多個(gè)第一開(kāi)口 708，第一開(kāi)口 708以暴露第一基底702為優(yōu)選。
類似上述方法，提供包括芯片770、 780的第二基底712，并于其上形成 第二結(jié)構(gòu)層710。接著，以黃光光刻和蝕刻工藝圖形化第二基底712上的第二結(jié)構(gòu)層710，于切割線區(qū)域714中形成多個(gè)第二開(kāi)口 716，第二開(kāi)口 716 以暴露第二基底712優(yōu)選。接著，如圖7B所示，將第二基底712以上下倒 置的方式接合第一基底702，使第二結(jié)構(gòu)層710接觸第一結(jié)構(gòu)層704。在本 發(fā)明一個(gè)實(shí)施例中，于接合步驟中，第一切割線區(qū)域706對(duì)準(zhǔn)第二切割線區(qū) 域714，且第一開(kāi)口 708和第二開(kāi)口 716以彼此對(duì)齊，形成堆疊結(jié)構(gòu)720中 的凹穴718。
繼之，請(qǐng)參照?qǐng)D7C，沿著對(duì)準(zhǔn)的第一和第二切割線區(qū)域706、 714，切 割堆疊結(jié)構(gòu)720(以使用激光束722照射方式為優(yōu)選)，將堆疊結(jié)構(gòu)分隔成多 個(gè)接合芯片(bondeddie)。激光束722以穿過(guò)圖形化第一和第二結(jié)構(gòu)704、 710 層形成的凹穴718為優(yōu)選。因此，在進(jìn)行上述切割工藝時(shí)，可不影響第一和 第二結(jié)構(gòu)層704、 710，而減少應(yīng)力產(chǎn)生的剝離、崩缺或脫層等問(wèn)題。另外， 前述步驟以移除切割道的部分第一和第二結(jié)構(gòu)層704、 710，使用較低的激光 束722能量即可分割堆疊結(jié)構(gòu)720，可降低生產(chǎn)成本。
圖8A 圖8B以剖面圖的方式，顯示本發(fā)明另一個(gè)實(shí)施例，減少切割系 統(tǒng)級(jí)封裝晶片所產(chǎn)生的剝離、崩缺或脫層的方法。本實(shí)施例的方法和圖 7A 7C實(shí)施例的方法類似，其中類似的單元使用相同的標(biāo)號(hào)。本實(shí)施例和前 述實(shí)施例的差異在于，本實(shí)施例在第二基底712接合第一基底702形成堆疊 結(jié)構(gòu)800時(shí)，是采用第二基底712接觸第一結(jié)構(gòu)層704的方式。此外，在接 合過(guò)程中，第一切割線區(qū)域706也對(duì)準(zhǔn)第二切割線區(qū)域714。請(qǐng)參照?qǐng)D8B， 以例如激光束802照射的方式，沿著第一和第二切割線區(qū)域706、 714分割 堆疊結(jié)構(gòu)800。激光束802以穿過(guò)圖形化第一和第二結(jié)構(gòu)層704、 710形成的 第一和第二開(kāi)口 708、 716。本實(shí)施例在進(jìn)行切割工藝時(shí)，同樣可不影響第一 和第二結(jié)構(gòu)層704、 710，因而減少應(yīng)力產(chǎn)生的剝離、崩缺或脫層等問(wèn)題。
以上提供的實(shí)施例用以描述本發(fā)明不同的技術(shù)特征，但根據(jù)本發(fā)明的概 念，其可包括或運(yùn)用于更廣泛的技術(shù)范圍。須注意的是，實(shí)施例僅用以揭示 本發(fā)明工藝、裝置、組成、制造和使用的特定方法，并不用以限定本發(fā)明， 任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作一些改動(dòng)與潤(rùn) 飾。因此，本發(fā)明的保護(hù)范圍，當(dāng)視后附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種元件的制造方法，包括提供基底，包括多個(gè)芯片，所述多個(gè)芯片間是以切割線區(qū)域分隔，其中該基底上至少形成一結(jié)構(gòu)層；以黃光光刻和蝕刻工藝移除該切割線區(qū)域中的部分結(jié)構(gòu)層，形成多個(gè)開(kāi)口及暴露該基底；以及沿著該切割線區(qū)域，以穿過(guò)所述多個(gè)開(kāi)口的方式，切割該基底。
2. 如權(quán)利要求1所述的元件的制造方法，其中以該黃光光刻和蝕刻工藝 移除該切割線區(qū)域中的部分結(jié)構(gòu)層，形成所述多個(gè)開(kāi)口的步驟包括形成光致抗蝕劑層于該基底上；以光刻工藝定義該光致抗蝕劑層，形成光致抗蝕劑圖案；以及 以該光致抗蝕劑圖案為掩模，蝕刻該結(jié)構(gòu)層，形成所述多個(gè)開(kāi)口。
3. 如權(quán)利要求1所述的元件的制造方法，其中所述至少一結(jié)構(gòu)層包括介電層和導(dǎo)電層。
4. 如權(quán)利要求1所述的元件的制造方法，其中所述多個(gè)開(kāi)口僅鄰近所述 多個(gè)芯片的邊角。
5. 如權(quán)利要求4所述的元件的制造方法，其中所述多個(gè)開(kāi)口是十字形。
6. 如權(quán)利要求1所述的元件的制造方法，其中該基底于該切割線區(qū)域中 還包括多個(gè)測(cè)試鍵，且以該黃光光刻和蝕刻工藝移除該切割線區(qū)域中的部分 結(jié)構(gòu)層，形成所述多個(gè)開(kāi)口的步驟將所述多個(gè)測(cè)試鍵移除。
7. —種元件的制造方法，包括提供基底，包括多個(gè)芯片，所述多個(gè)芯片間是以切割線區(qū)域分隔，其中 該基底上至少形成一結(jié)構(gòu)層；圖形化所述結(jié)構(gòu)層，形成多個(gè)十字形開(kāi)口，其中所述多個(gè)十字形開(kāi)口僅 相鄰所述多個(gè)芯片的邊角；以及沿著該切割線區(qū)域，以穿過(guò)所述多個(gè)十字形開(kāi)口的方式，切割該基底。
8. 如權(quán)利要求7所述的元件的制造方法，其中所述多個(gè)開(kāi)口暴露該基底。
9. 如權(quán)利要求7所述的元件的制造方法，其是采用光刻和蝕刻工藝圖形 化所述結(jié)構(gòu)層。
10. —種元件的制造方法，包括提供第一基底，包括多個(gè)第一芯片，所述多個(gè)芯片間是以第一切割線區(qū) 域分隔，其中該第一基底上至少形成第一結(jié)構(gòu)層；圖形化所述第一結(jié)構(gòu)層，于該第一切割線區(qū)域中形成多個(gè)第一開(kāi)口；提供第二基底，包括多個(gè)第二芯片，所述多個(gè)芯片間是以第二切割線區(qū)域分隔，其中該第二基底上至少形成第二結(jié)構(gòu)層；圖形化所述第二結(jié)構(gòu)層，于該第二切割線區(qū)域中形成多個(gè)第二開(kāi)口； 接合該第一基底和該第二基底，形成堆疊結(jié)構(gòu)；以及 沿著該第一切割線區(qū)域和該第二切割線區(qū)域，以穿過(guò)所述多個(gè)第一開(kāi)口和第二開(kāi)口的方式，切割該堆疊結(jié)構(gòu)。
11. 如權(quán)利要求IO所述的元件的制造方法，其中在接合該第一基底和該 第二基底時(shí)，該第一切割線區(qū)域?qū)?zhǔn)該第二切割線區(qū)域。
12. 如權(quán)利要求IO所述的元件的制造方法，其中在接合該第一基底和該 第二基底時(shí)，所述第一結(jié)構(gòu)層接觸所述第二結(jié)構(gòu)層。
13. 如權(quán)利要求IO所述的元件的制造方法，其中在接合該第一基底和該 第二基底時(shí)，該第二基底接觸所述第一結(jié)構(gòu)層。
全文摘要
本發(fā)明涉及一種元件的制造方法。提供基底，包括多個(gè)芯片，芯片間是以切割線區(qū)域分隔，其中基底上至少形成一結(jié)構(gòu)層。以黃光光刻和蝕刻工藝移除切割線區(qū)域中的部分結(jié)構(gòu)層，形成多個(gè)開(kāi)口。沿著切割線區(qū)域切割基底。在另一個(gè)實(shí)施例中，提供第一基底，其中第一基底上至少形成第一結(jié)構(gòu)層。圖形化第一結(jié)構(gòu)層，于第一切割線區(qū)域中形成多個(gè)第一開(kāi)口。提供第二基底，其中第二基底上至少形成第二結(jié)構(gòu)層。圖形化第二結(jié)構(gòu)層，于第二切割線區(qū)域中形成多個(gè)第二開(kāi)口。接合第一基底和第二基底，形成堆疊結(jié)構(gòu)。沿著第一切割線區(qū)域和第二切割線區(qū)域切割堆疊結(jié)構(gòu)。本發(fā)明提出的半導(dǎo)體元件的制造方法可減少切割工藝產(chǎn)生的剝離、崩缺或脫層等問(wèn)題，改善生產(chǎn)合格率。
文檔編號(hào)H01L21/70GK101308813SQ20071019988
公開(kāi)日2008年11月19日 申請(qǐng)日期2007年12月14日 優(yōu)先權(quán)日2007年5月14日
發(fā)明者侯上勇, 卿愷明, 普翰屏, 樓百堯, 王宗鼎, 蕭景文, 邱文智, 郭正錚, 魯定中 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司