專利名稱：形成半導體器件的精細圖案的方法
技術(shù)領域：
本發(fā)明整體涉及一種形成半導體器件的精細圖案的方法。
背景技術(shù)：
由于信息媒介例如計算機的普及，半導體器件技術(shù)已經(jīng)得到快 速發(fā)展。半導體器件需要高速操作且具有高的存儲容量。結(jié)果，要求 半導體器件的制造技術(shù)制造出具有更高集成度、可靠性和數(shù)據(jù)存取特 性的高容量存儲元件。
為了提高器件的集成度，己經(jīng)發(fā)展出光刻技術(shù)以形成精細圖案。
光刻技術(shù)包括使用諸如ArF (193 nm)和VUV (157 nm)等化學增 幅型深紫外光(DUV)光源的曝光技術(shù)、以及將適合于曝光光源的 光阻材料顯影的技術(shù)。
隨著半導體器件變小，在光刻技術(shù)中控制圖案線寬的臨界尺寸
是重要的。通常，半導體器件的處理速度決定于圖案線寬的臨界尺寸。 例如，隨著圖案線寬減少，處理速度增加，從而改進器件性能。
然而，在使用具有小于1.2的一般數(shù)值孔徑的ArF曝光器的光 刻方法中，借助于單曝光方法難以形成小于40 nm的線/距圖案。
為了提高光刻技術(shù)的分辨率和擴展工序裕量(process margin)， 已經(jīng)發(fā)展出雙重圖案化技術(shù)。雙重圖案化技術(shù)包括如下工序利用兩 個掩模將涂布有光阻劑的晶片分別曝光，然后顯影，從而獲得復雜圖 案、密集圖案或隔離圖案。
因為雙重圖案化技術(shù)使用兩個掩模進行圖案化，因此制造成本 和周轉(zhuǎn)周期(turn-around-time)高(長)于使用單個掩模的單圖案化 技術(shù)，于是產(chǎn)出量降低。當在單元區(qū)中形成節(jié)距小于曝光器的分辨率 極限的圖案時，虛像會重疊。結(jié)果，雙重圖案化技術(shù)無法獲得所要的 圖案。在對準過程中，會產(chǎn)生覆蓋對準不良。

發(fā)明內(nèi)容
本發(fā)明的各種實施例旨在提供一種形成節(jié)距小于曝光器的分辨 率極限的半導體器件的精細圖案的方法。
根據(jù)本發(fā)明的實施例， 一種形成半導體器件的精細圖案的方法 包括在具有底層的半導體基板上面形成包括第一、第二和第三掩模 薄膜的層疊層；在第三掩模薄膜上面形成光阻圖案；利用光阻圖案作 為蝕刻阻擋掩模蝕刻第三掩模薄膜，以形成第三掩模圖案；利用第三 掩模圖案作為蝕刻阻擋掩模蝕刻第二和第一掩模薄膜，以形成第二和 第一掩模圖案；利用第三掩模圖案作為蝕刻阻擋掩模對第二掩模圖案 進行側(cè)面蝕刻；移除第三掩模圖案；在第一和第二掩模圖案以及底層 上面涂布旋涂碳層(spin-on-carbon layer),第二掩模圖案的上部穿 過旋涂碳層露出；利用旋涂碳材料作為蝕刻阻擋掩模，移除第一掩模 圖案的一部分以及第二掩模圖案以露出底層；移除旋涂碳層以獲得具 有均勻線寬的第一精細掩模圖案。
底層可以包括導電層，該導電層具有絕緣膜和作為頂層的聚合 物層的疊層圖案。第一和第三掩模薄膜具有與第二掩模薄膜的蝕刻選 擇比不同的蝕刻選擇比。例如，第一掩模薄膜為鎢層。第二掩模薄膜
優(yōu)選地選自如下所列的一個或多個氮化硅薄膜(SiN)、氧化硅薄
膜(SiO)、氮氧化硅薄膜(SiON)以及包括至少一個或多個上述薄
膜的層疊層。第三掩模薄膜優(yōu)選地選自如下所列的一個或多個非晶
碳層、包括非晶碳層和氮氧化硅薄膜的層疊層以及多掩模(multi mask)薄膜。多掩模薄膜優(yōu)選地以如下方式形成i)通過旋涂碳材 料形成，其中，碳元素的含量占化合物總分子量的85wtX至90wt%， 或ii)通過包含Si化合物的掩模組合物形成，在該Si化合物中，Si 元素的含量占化合物總分子量的30wtX至80wt%。 Si化合物優(yōu)選地 選自如下群組，該群組包括含Si聚合物、含Si聚合物的低聚物以 及諸如氫倍半硅氧垸(Hydrogen Silses-Quioxane, HSQ)或甲基倍半 硅氧烷(Methyl Silses-Quioxane, MSQ)等旋涂玻璃(SOG)材料。 對第二掩模圖案進行側(cè)面蝕刻的步驟借助于修蝕工序執(zhí)行。修蝕工序?qū)Φ诙谀１∧さ娜コ俣雀哂趯Φ谝换虻谌谀１∧さ娜?br> 除速度。采用流量比為氟烴氣體(例如CHxFy，其中x和y為在1至
IO范圍內(nèi)的整數(shù))SF6=(2 10): 1的蝕刻氣體執(zhí)行修蝕工序。在
此，氟烴氣體為CHF3氣體。
在對第二掩模圖案進行側(cè)面蝕刻之后，與進行側(cè)面蝕刻之前第 二掩模圖案的線寬相比，第二掩模圖案的線寬優(yōu)選地減小約20 50 %，具體地，減小30 40%，更具體地，減小30 35%。
移除第三掩模圖案和旋涂碳層的步驟優(yōu)選地均為借助于氧灰化 工序執(zhí)行。第一掩模圖案的線寬與第一掩模圖案之間的間距的比值為 1: L
在一個實施例中， 一種形成半導體器件的精細圖案的方法包括.-在具有底層的半導體基板上面形成包括第一至第三掩模薄膜的層疊
層；蝕刻第二和第三掩模薄膜以形成第二和第三掩模圖案；利用第二 和第三掩模圖案作為蝕刻阻擋掩模對第一掩模薄膜進行部分蝕刻；利 用第三掩模圖案作為蝕刻阻擋掩模對第二掩模薄膜進行側(cè)面蝕刻工 序；移除第三掩模圖案；在第一和第二掩模圖案及底層上涂布旋涂碳 層，第二掩模圖案的上部穿過旋涂碳層露出；利用旋涂碳材料作為蝕 刻阻擋掩模，移除第一掩模圖案的一部分和第二掩模圖案以露出底 層；移除旋涂碳層，直到底層以及第一掩模薄膜的一部分露出為止。
對第一掩模薄膜進行部分蝕刻的步驟優(yōu)選地包括形成底部互連 的第一掩模圖案而不露出底層圖案。
本發(fā)明的方法可包括一種執(zhí)行一次以形成掩模圖案的光阻蝕刻 阻擋掩模工序步驟，由此降低制造成本并簡化工序步驟以提高效率。
根據(jù)本發(fā)明的實施例，所述方法可改善由于光阻圖案的重疊而 導致的覆蓋對準不良，從而獲得具有采用當前光刻設備不能形成的節(jié) 距的圖案。


圖1為展示傳統(tǒng)正型雙重圖案化方法的示意圖。 圖2為展示傳統(tǒng)負型雙重圖案化方法的示意圖。圖3為展示傳統(tǒng)正型間隙壁圖案化方法的示意圖。 圖4為展示傳統(tǒng)負型間隙壁圖案化方法的示意圖。
圖5a至5i為展示根據(jù)本發(fā)明實施例的形成半導體器件的精細圖 案的方法的示意圖。
圖6a為展示圖5d所示步驟的SEM相片。 圖6b為展示圖5e所示步驟的SEM相片。
具體實施例方式
下面將參考附圖詳細地說明本發(fā)明。
為了防止重疊和對準不良，發(fā)展了兩種方法i)雙重曝光蝕刻技
術(shù)(DEET)和ii)間隙壁圖案化技術(shù)(SPT)，這兩種方法已經(jīng)用于 半導體器件的制造過程中。
DEET包括形成線寬為所需圖案線寬兩倍的第一圖案，并且在第 一圖案之間形成具有相同線寬的第二圖案。更具體地說，DEET包括a) 正型方法和b)負型方法。
如圖1中所示，在正型方法中，在半導體基板1上面形成底層3、 第一掩模薄膜5、第二掩模薄膜7和第一正光阻圖案8。利用第一正光 阻圖案8作為蝕刻阻擋掩模形成第二掩模圖案7-l。在第二掩模圖案7-l 之間形成第二正光阻圖案9。利用第二掩模圖案7-1和第二正光阻圖案 9作為蝕刻阻擋掩模形成第一掩模圖案5-l。
如圖2中所示。在負型方法中，在半導體基板21上面形成底層 23、第一掩模薄膜25、第二掩模薄膜27和第一負光阻圖案28。利用 第一負光阻圖案28作為蝕刻阻擋掩模形成第二掩模圖案27-1。在第二 掩模圖案27-1和第一掩模薄膜25上面形成第二負光阻圖案29。利用 第二負光阻圖案29作為蝕刻阻擋掩模蝕刻第二掩模圖案27-1，以形成 第二掩模圖案27-2。利用第二掩模圖案27-2作為蝕刻阻擋掩模蝕刻第 一掩模薄膜25，以形成第一掩模圖案25-l。
因為DEET使用兩種掩模，所以可以形成具有所要節(jié)距大小的圖 案。然而，該方法步驟復雜，且制造成本增加。而且，當形成第二光 阻圖案時，由于圖案覆蓋不準確而發(fā)生對準不良。SPT為一種自對準技術(shù)，其借助于執(zhí)行在單元區(qū)中形成圖案的掩
模工序來防止對準不良。SPT包括a)正型方法和b)負型方法。
如圖3中所示，在正型方法中，在半導體基板31上面形成底層 33、第一掩模薄膜35、第二掩模薄膜37和第一光阻圖案38。利用第 一光阻圖案38作為蝕刻阻擋掩模形成第二掩模圖案37-1。在第二掩模 圖案37-1的側(cè)壁形成間隙壁39。利用間隙壁39作為蝕刻阻擋掩模形 成第一掩模圖案35-l。
如圖4中所示，負型方法包括在半導體基板41上面形成底層43、 第一掩模薄膜45、第二掩模薄膜47和第一光阻圖案48，和利用第一 光阻圖案48作為蝕刻阻擋掩模形成第二掩模圖案47-1。在第二掩模圖 案47-l的側(cè)壁形成間隙壁49。在所產(chǎn)生的結(jié)構(gòu)上面涂布旋涂玻璃薄膜 50或抗反射薄膜。執(zhí)行CMP或回蝕工序以露出第二掩模圖案47-1 (未 顯示)。移除間隙壁，并且利用第二掩模圖案47-l作為蝕刻阻擋掩模 形成第一掩模圖案45-l。
為了在中心和邊緣部分中形成圖案或者隔離微小單元塊區(qū)域 (mini cell block region )的圖案部分，SPT需要額外的掩模工序。結(jié)果， 該方法步驟復雜。另外，在形成間隙壁時難以調(diào)整圖案的線寬，因此 圖案線寬的均勻性降低。
圖5a至5i為展示根據(jù)本發(fā)明實施例的形成半導體器件的精細圖 案的方法的示意圖。
圖5a分別顯示在底層111上面依次沉積的第一至第三掩模薄膜 113、 115、 117以及有機抗反射薄膜119。
在此實施例中，底層為包括柵極氧化物膜、多晶硅層、與層和絕 緣膜的導電層。絕緣膜具有包括多晶硅層(poly layer)和絕緣膜的疊 層結(jié)構(gòu)。
在此實施例中，第一掩模薄膜113包括鎢(W)。在此實施例中， 第二掩模薄膜115包括氮化物膜(SiN)、氧化物膜(SiO)、氮氧化 硅薄膜(SiON)以及包括至少一個或多個上述薄膜的層疊層。在此實 施例中，第三掩模薄膜117包括非晶碳層或包含非晶碳層和氮氧化硅 薄膜的層疊層。優(yōu)選地，第一和第三掩模薄膜具有與第二掩模薄膜的蝕刻選擇比 不同的蝕刻選擇比。優(yōu)選地，第一和第三掩模薄膜優(yōu)選地對所有類型 的蝕刻氣體都具有比第二掩模薄膜低的蝕刻選擇比和/或蝕刻速度。更 具體地說，第一掩模薄膜優(yōu)選地包括鎢膜，第二掩模薄膜優(yōu)選地包括 氮化物膜，第三掩模薄膜優(yōu)選地包括包含有非晶碳層和氮氧化硅薄膜 的層疊層。
用作第一掩模薄膜的鎢膜可在用于形成柵極圖案的隨后蝕刻工序 中用作蝕刻阻擋掩模時被移除。結(jié)果，不需執(zhí)行移除鉤膜的額外工序。
第三掩模薄膜優(yōu)選地包括多掩模薄膜而不是包含非晶碳層和氮氧 化硅薄膜的層疊層，該多掩模薄膜可借助于旋涂方法形成，且具有優(yōu) 良平坦化性質(zhì)。多掩模薄膜不像非晶碳層那樣使用化學氣相沉積，且 效率極高。
可使用任何種類的多掩模薄膜。在制造半導體器件的一般方法中， 多掩模薄膜可作為用于改進蝕刻選擇比的掩模薄膜，和作為用于增加 圖案均勻性的抗反射薄膜。優(yōu)選的多掩模薄膜以如下方式形成i)在 第一實施例中，借助于旋涂碳材料形成，其中，碳元素的含量占化合 物總分子量的85wtX (重量百分比，下同)至90wt^;或ii)在第二 實施例中，借助于包含Si化合物的掩模組合物形成，其中，Si元素的
含量占化合物總分子量的30wtX至80wtX。第二實施例中的Si化合物 可為含Si聚合物、含Si聚合物的低聚物以及諸如HSQ和MSQ等SOG 材料。更具體地說，掩模組合物優(yōu)選地包含含Si聚合物以及作為主要 組分的剩余有機溶劑，在IOO重量份的組合物中，含Si聚合物的含量 為30重量份至70重量份。掩模組合物優(yōu)選地還包含如下化合物由 化學式1表示的化合物、由化學式2表示的化合物、熱致酸產(chǎn)生劑或 光致酸產(chǎn)生劑。 [化學式1][化學式2]<formula>formula see original document page 12</formula>其中Ra-Rd均為氫或者取代的或未取代的直鏈或支鏈C廠C5烷基 基團，e為5至500范圍內(nèi)的整數(shù)，f為0至5范圍內(nèi)的整數(shù)，g為1 至5范圍內(nèi)的整數(shù)。
用化學式1表示的化合物的分子量優(yōu)選地在500至50,000的范圍內(nèi)。
含Si聚合物的分子量優(yōu)選地在300至30,000的范圍內(nèi)。含Si聚 合物優(yōu)選地包括選自用化學式3至5表示的化合物的一種或多種主劑。 [化學式3]<formula>formula see original document page 12</formula>
其中&和R2均為氫或者取代的或未取代的直鏈或支鏈CVC5垸基
基團，m、 n和o各自獨立地為在1至IO范圍內(nèi)的整數(shù)。 [化學式4]<formula>formula see original document page 12</formula>其中R3為氫、取代的或未取代的直鏈或支鏈CVC5垸基基團、取 代的或未取代的C3-Q環(huán)垸基基團、或者取代的或未取代的CVd2芳族
基團，x和y各自獨立為在0至5范圍內(nèi)的整數(shù)。[化學式5]
<formula>formula see original document page 13</formula>
其中RK)為(CH2)kSi(OR，)3， R'為氫或者直鏈或支鏈Crd。烷基，k 為1至IO范圍內(nèi)的整數(shù)。
用于多掩模薄膜的旋涂碳材料優(yōu)選地包括日產(chǎn)化學公司(Nissan Chemical Co.)的SHN18，或者用于多掩模薄膜的Si化合物優(yōu)選地包 括日產(chǎn)化學公司的MHN04。
圖5b顯示在作為頂層的有機抗反射薄膜119上面形成的光阻圖案
121。
在有機抗反射薄膜上涂布光阻薄膜(未顯示)，并且在光阻薄膜 上執(zhí)行光刻工序以獲得光阻圖案121。光阻圖案121的節(jié)距優(yōu)選地為設 計規(guī)則的二倍。優(yōu)選地，光阻圖案的線寬與圖案之間的間隔的比值為3: 1。
圖5c顯示利用光阻圖案121作為蝕刻阻擋掩模所形成的第三掩模 圖案117-1和有機抗反射圖案119-1。
圖5d顯示利用第三掩模圖案117-1和有機抗反射圖案119-1作為 蝕刻阻擋掩模所形成的第二掩模圖案115-1和第一掩模圖案113-1，第 一和第二掩模圖案包括開口部分以露出底層111 (參見圖6a，其顯示 本發(fā)明的實施例，其中第一掩模圖案113-1為鎢層，第二掩模圖案115-1 包括沉積掩模氮化物膜(HM Nit)，該沉積掩模氮化物膜包括氮化物 膜(SiN)和氮氧化硅薄膜(SiON)的層疊層，第三掩模圖案117-1為 非晶碳(A-C)層)。
執(zhí)行蝕刻工序，以利用第三掩模圖案117-1作為蝕刻阻擋掩模將 第一掩模薄膜113和第二掩模薄膜115圖案化，直到底層111露出為 止?？梢栽诘谝谎谀１∧?13的頂部上執(zhí)行部分蝕刻工序而不露出底層，由此形成底部連接的第一掩模圖案(未顯示)。當形成底部連接 的第一掩模圖案時，第一掩模薄膜優(yōu)選地包括鎢層或多晶硅層。
圖5e顯示利用第三掩模圖案117-1作為蝕刻阻擋掩模執(zhí)行修蝕工 序所獲得的結(jié)構(gòu)。
執(zhí)行修蝕工序以在邏輯工序中均勻地調(diào)整圖案線寬。修蝕工序利 用上部材料作為蝕刻阻擋掩模過蝕刻(over-etch)下部材料，以調(diào)整下 部材料的線寬。在此，下部材料的蝕刻選擇比與上部材料不同。在傳 統(tǒng)DRAM方法中不執(zhí)行修蝕工序。
利用第一和第三掩模薄膜兩者與第二掩模薄膜之間大的蝕刻選擇 比差異執(zhí)行修蝕工序，從而使得可以均勻蝕刻第二掩模薄膜的側(cè)壁而 不損失第一和第三掩模薄膜。即，在修蝕工序中，對于選擇的蝕刻氣 體，第二掩模薄膜115的蝕刻速度高于第一掩模薄膜113的蝕刻速度， 也高于第三掩模薄膜117的蝕刻速度。結(jié)果，在修蝕工序中首先蝕刻 和移除第二掩模圖案115-1的側(cè)壁。
優(yōu)選地利用對鎢為鈍化蝕刻氣體的氟烴氣體(例如CHxFy，其中x 和y為在1至IO范圍內(nèi)的整數(shù))并且優(yōu)選地利用蝕刻氮化物膜的SF6 氣體來執(zhí)行修蝕工序。更優(yōu)選地，利用流量比為CHF3氣體SF6氣體^ (2 10): 1，優(yōu)選地(4 5): l的蝕刻氣執(zhí)行修蝕工序。
執(zhí)行修蝕工序，直到第二掩模圖案115-2的線寬i)具有與光阻圖 案之間的間距相同的大小，或ii)與執(zhí)行修蝕工序之前第二掩模圖案 115-1的線寬大小相比，減少了約20 50% (參見圖6b，其顯示在執(zhí) 行修蝕工序之后線寬大小減少了約20 50%的第二掩模圖案)為止。 第三掩模圖案117-1不受蝕刻氣體損害。而且，因為借助于部分蝕刻方 法形成底部連接的第一掩模圖案113-1 (未顯示)，因此，雖然底層111 由絕緣膜形成，但是留在底層之上的第一掩模圖案113-1作為阻擋薄 膜，從而防止底層111受蝕刻氣體損害。
參考圖5f，在所產(chǎn)生的結(jié)構(gòu)上執(zhí)行02灰化工序以移除殘余的第三 掩模圖案117-1。
在所產(chǎn)生的結(jié)構(gòu)上面形成旋涂碳層123。旋涂碳層優(yōu)選地具有占 總分子量85wtX至90wtX的碳元素含量。與第三掩模薄膜類似，可使用曰產(chǎn)化學公司的SHN18。
圖5g顯示通過在旋涂碳層123上執(zhí)行回蝕工序?qū)⒌诙谀D案 115-2的頂部露出所產(chǎn)生的結(jié)構(gòu)。
優(yōu)選地利用選自氧、氮、氫及其組合的蝕刻氣體執(zhí)行回蝕工序。
為了在穩(wěn)定條件下執(zhí)行隨后的蝕刻工序，優(yōu)選地蝕刻旋涂碳層而 不露出位于第二掩模圖案115-2底部之外的第一掩模薄膜圖案113-1。
參考圖5h,利用旋涂碳層123作為蝕刻阻擋掩模移除露出的第二 掩模圖案115-2以及第一掩模圖案113-1的位于露出的第二掩模圖案之 下的部分，以露出底層111。結(jié)果，形成包括開口部分125的第一掩模 圖案113-2。
對于氮化物或鎢，優(yōu)選地利用諸如SF6、 02、 N2、 Ar及其組合等 蝕刻氣體執(zhí)行蝕刻工序。
優(yōu)選的是，將第一掩模圖案113-2的線寬減少至比第一掩模圖案 113-1線寬小約1/3的大小。當按原狀轉(zhuǎn)錄顯影檢查臨界尺寸(DICD) 時，第一掩模圖案具有與光阻圖案之間的間隙相同的大小。例如，對 于蝕刻偏差(etching bias)為80 nm和設計規(guī)則為40 nm的器件，第 一掩模圖案113-2的線寬與第一掩模圖案113-2之間的間隙的比值為1:
參考圖5i，在所產(chǎn)生的結(jié)構(gòu)上執(zhí)行02灰化工序以移除旋涂碳層
123。
當?shù)谝谎谀D案113-1的底部互連時，在第一掩模圖案113-1的 互連部分上執(zhí)行過灰化(over ashing)工序以暴露底層，從而獲得均勻 精細圖案。
利用第一掩模圖案113-2作為蝕刻阻擋掩模蝕刻下導電層(未顯 示)，以形成導電圖案。導電圖案可以包括柵極線、位線和金屬線。 優(yōu)選地執(zhí)行額外的掩模工序，以在除單元區(qū)域之外的中心和邊緣部分 中形成圖案。
采用節(jié)距為設計規(guī)則的兩倍的曝光掩模圖案，可以形成節(jié)距減小 的圖案。與使用兩個掩模的傳統(tǒng)雙重圖案化技術(shù)相比，可以獲得沒有 覆蓋對準不良的自對準圖案。如上所述，根據(jù)本發(fā)明的實施例，執(zhí)行修蝕工序以減小在底層上 面所形成的掩模圖案的線寬。將旋涂碳材料涂布在所產(chǎn)生的結(jié)構(gòu)上面。 利用旋涂碳層作為蝕刻阻擋掩模蝕刻掩模圖案，以簡化工序步驟，并 且不論曝光器的覆蓋準確性如何，都可以獲得具有均勻線寬的精細圖 案。
本發(fā)明的上述實施例是示例性而非限制性的。各種不同的替代 方案和等同方案都是可行的。本發(fā)明并不受限于本文中所描述的光刻
步驟。本發(fā)明也不限于任何特定類型的半導體器件。例如，本發(fā)明可
應用于動態(tài)隨機存取存儲(DRAM)器件或非易失性存儲器件。鑒于 本發(fā)明的揭示內(nèi)容，其它的增添、刪減或修改都是顯而易見的，且包 括在所附權(quán)利要求書的范圍內(nèi)。
本申請要求2007年6月5日提交的韓國專利申請No. 10-2007-0054974的優(yōu)先權(quán)，該韓國專利申請的全部內(nèi)容以引用的方式 并入本文。
1權(quán)利要求
1.一種形成半導體器件的精細圖案的方法，所述方法包括在具有底層的半導體基板上面形成包括第一掩模薄膜、第二掩模薄膜和第三掩模薄膜的層疊膜；在所述第三掩模薄膜上面形成光阻圖案；使用所述光阻圖案作為蝕刻阻擋掩模將所述第三掩模薄膜圖案化，以形成第三掩模圖案；使用所述第三掩模圖案作為蝕刻阻擋掩模將所述第一掩模薄膜和所述第二掩模薄膜圖案化，以形成第一掩模圖案和第二掩模圖案；使用所述第三掩模圖案作為蝕刻阻擋掩模，對所述第二掩模圖案進行側(cè)面蝕刻；移除所述第三掩模圖案；在所述第二掩模圖案上面形成旋涂碳層，以使所述第二掩模圖案的上部露出；使用所述旋涂碳層作為蝕刻阻擋掩模執(zhí)行蝕刻工序，以露出所述底層；以及移除所述旋涂碳層。
2. 根據(jù)權(quán)利要求1所述的方法，其中，所述底層包括導電層，所述導電層具有絕緣膜和作為頂層的聚 合物層的疊層圖案。
3. 根據(jù)權(quán)利要求1所述的方法，其中，所述第一掩模薄膜的蝕刻選擇比與所述第二掩模薄膜的蝕刻選 擇比不同，所述第三掩模薄膜的蝕刻選擇比與所述第二掩模薄膜的蝕 刻選擇比不同。
4. 根據(jù)權(quán)利要求1所述的方法，其中， 所述第一掩模薄膜為鎢層。
5. 根據(jù)權(quán)利要求1所述的方法，其中，所述第二掩模薄膜選自一個群組，所述群組包括氮化硅薄膜、 氧化硅薄膜、氮氧化硅薄膜及其組合。
6. 根據(jù)權(quán)利要求1所述的方法，其中，所述第三掩模薄膜為非晶碳層、包括非晶碳層和氮氧化硅薄膜 的層疊層、或多掩模薄膜。
7. 根據(jù)權(quán)利要求6所述的方法，其中，所述多掩模薄膜通過旋涂碳材料形成，在所述旋涂碳材料中，碳元素的含量占化合物總分子量的85wtX至90wt%;或通過包含Si 化合物的掩模組合物形成，在所述Si化合物中，Si元素的含量占 化合物總分子量的30wtX至80wt%。
8. 根據(jù)權(quán)利要求7所述的方法，其中，所述多掩模薄膜通過包含Si化合物的掩模組合物形成，所述Si 化合物選自一個群組，所述群組包括含Si聚合物、含Si聚合物的 低聚物以及旋涂玻璃材料。
9. 根據(jù)權(quán)利要求8所述的方法，其中，所述旋涂玻璃材料為氫倍半硅氧烷(HSQ)或甲基倍半硅氧垸 (MSQ)。
10. 根據(jù)權(quán)利要求1所述的方法，包括-借助于修蝕工序?qū)λ龅诙谀D案進行側(cè)面蝕刻。
11. 根據(jù)權(quán)利要求io所述的方法，其中，所述修蝕工序?qū)λ龅诙谀１∧さ娜コ俣雀哂趯λ龅谝?掩模薄膜或所述第三掩模薄膜的去除速度。
12. 根據(jù)權(quán)利要求IO所述的方法，還包括用氟烴氣體與SFe的流量比為(2 10):l的蝕刻氣體執(zhí)行所述修 蝕工序。
13. 根據(jù)權(quán)利要求12所述的方法，其中，所述氟烴氣體為CHF3氣體。
14. 根據(jù)權(quán)利要求1所述的方法，還包括執(zhí)行側(cè)面蝕刻工序，以使得與線寬減少之前的所述第二掩模圖案的線寬相比，所述第二掩模圖案的線寬減少20 50%。
15. 根據(jù)權(quán)利要求14所述的方法，還包括.-執(zhí)行側(cè)面蝕刻工序，以使得與線寬減少之前的所述第二掩模圖案的線寬相比，所述第二掩模圖案的線寬減少30 40%。
16. 根據(jù)權(quán)利要求1所述的方法，還包括.-借助于氧灰化方法執(zhí)行移除所述第三掩模圖案和所述旋涂碳層 的步驟。
17. 根據(jù)權(quán)利要求1所述的方法，還包括在所述第一掩模圖案和所述第二掩模圖案上執(zhí)行使用所述旋涂 碳層作為蝕刻阻擋掩模的蝕刻工序。
18. 根據(jù)權(quán)利要求1所述的方法，其中，在移除所述旋涂碳層之后，所述第一掩模圖案的線寬與圖案之間的間距的比值為1: 1。
19. 根據(jù)權(quán)利要求1所述的方法，其中，將所述第一掩模薄膜圖案化的步驟包括使用所述第二掩模圖案和所述第三掩模圖案作為蝕刻阻擋掩模對所述第一掩模薄膜進行 部分蝕刻；以及執(zhí)行蝕刻工序以移除所述旋涂碳層和所述第一掩模薄 膜的一部分，直到所述底層露出為止。
20.根據(jù)權(quán)利要求19所述的方法，其中，在所述第一掩模薄膜上執(zhí)行所述部分蝕刻以不使所述底層露 出，從而形成底部互連的第一掩模圖案。
全文摘要
本發(fā)明公開一種形成半導體器件的精細圖案的方法，所述方法包括在具有底層的半導體基板上面形成包括第一、第二和第三掩模圖案的沉積圖案；利用第三掩模圖案作為蝕刻阻擋掩模對第二掩模圖案進行側(cè)面蝕刻；移除第三掩模圖案；形成露出第二掩模圖案的上部的旋涂碳層；利用旋涂碳層作為蝕刻阻擋掩模執(zhí)行蝕刻工序以露出底層；以及移除旋涂碳層。
文檔編號H01L21/02GK101320673SQ200710302218
公開日2008年12月10日 申請日期2007年12月20日 優(yōu)先權(quán)日2007年6月5日
發(fā)明者卜喆圭, 李基領, 潘槿道 申請人:海力士半導體有限公司