專利名稱：半導體器件中柵電極的形成方法
半導體器件中柵電極的形成方法 相關(guān)申請的交叉引用本發(fā)明要求2007年1月3日提交的韓國專利申請2007-0000403的 優(yōu)先權(quán)，其全部內(nèi)容通過引用并入本文。
背景技術(shù)：
本發(fā)明涉及半導體器件的制造方法，更具體涉及半導體器件中柵電 極的制造方法。最近，鎢(W)已經(jīng)用于形成半導體器件的柵電極。即，半導體器件 通常使用具有順序形成在柵極絕緣層上的多晶硅層、鎢層和柵極硬掩模 層的柵電極。然而，在使用鎢層形成柵電極時，在氧(02)氣體氛中進行的后續(xù)工 藝期間，鎢層的上表面會被氧化，從而在鎢層側(cè)壁上形成異常氧化物層。作為上述問題的解決方案，已經(jīng)使用蓋層來防止鎢層的異常氧化。 即，在蝕刻鴒層之后，在鵠層側(cè)壁上形成蓋層以防止鴒層的側(cè)壁被氧化。圖1A 1E是使用蓋層形成柵電極的常規(guī)方法的橫截面圖。參考圖1A,在襯底100上順序形成柵極絕緣層101、多晶硅層102、 鴒層103和硬掩模層104。參考圖1B,蝕刻硬掩模層104和鴒層103的一部分以形成硬掩模圖 案104A和鵠圖案103A。參考圖1C，在包括硬掩模圖案104A和鎢圖案103A的所得結(jié)構(gòu)的 表面上沉積蓋氮化物層105。參考圖1D，蝕刻蓋氮化物層105以在硬掩模圖案104A和鎢圖案 103A的側(cè)壁上形成蓋間隔物105A。參考圖1E，利用蓋間隔物105A作為蝕刻屏障來蝕刻多晶硅層102 和柵極絕緣層101。因此，形成柵電極，其包括柵極絕緣圖案IOIA、多晶硅圖案102A、鎢圖案103A、和石更掩模圖案104A的堆疊結(jié)構(gòu)。然而，在形成柵電極的常規(guī)方法中，在鴒圖案103A的側(cè)壁上沉積 包括蓋氮化物層的間隔物形狀的鈍化層。因此，難以調(diào)節(jié)鎢圖案103A 的外形和臨界尺寸(CD)。換言之，如圖1E所示，鎢圖案103A的CD 小于下方珪圖案102A的CD。而且，形成在鴒圖案103A側(cè)壁上的蓋層增加鴒層的電阻，由此增 加柵電極的整個電阻。亦即，柵電極的CD與下方多晶硅圖案102A的 相同。然而，鎢圖案103A的CD由于形成在鎢圖案103A兩個側(cè)壁上 的蓋層的厚度而減小。因此，鎢圖案103A的表面積變得小于多晶硅圖 案102A的表面積。結(jié)果，盡管鴒層具有極好的低電阻性能，但是與預 期相比，柵電極的總電阻增加。而且，蓋層減小柵電極之間的間隙，由此導致在后續(xù)自對準接觸 (SAC)工藝期間的工藝失效。此外，在蝕刻鎢層之后，單獨形成蓋層， 然后蝕刻多晶硅層。因此，工藝數(shù)目增加，由此增加了生產(chǎn)成本。發(fā)明內(nèi)容本發(fā)明涉及提供形成半導體器件中的柵電極的方法。所述方法在半 導體器件的柵電極的形成中省略了為防止鎢層異常氧化而形成單獨的蓋層的工藝步驟。因此，簡化了形成柵電極的工藝，也防止了由蓋層所 引起的器件失效。根據(jù)本發(fā)明的一個方面，提供一種形成半導體器件中的柵電極的方 法。該方法包括提供襯底，在襯底上形成柵極絕緣層，在柵極絕緣層上 形成第一和第二導電層，在第二導電層上形成硬掩模圖案，使用硬掩模 圖案作為蝕刻掩模蝕刻第二導電層，進行氧化過程以在蝕刻的第二導電 層的側(cè)壁上形成抗氧化層，和使用硬掩模作為蝕刻掩模蝕刻第一導電 層。


圖1A 1E是形成柵電極的常規(guī)方法的橫截面圖。圖2A 2F是根據(jù)本發(fā)明的一個實施方案制造半導體器件的方法的 橫截面圖。
具體實施方式
本發(fā)明的實施方案涉及形成半導體器件中的柵電極的方法。圖2A ~ 2F是形成柵電極的典型方法的橫截面圖。在該實施方案中， 利用含有凹陷溝道的晶體管作為例子來說明制造半導體器件的方法。參考附圖，所示層厚和區(qū)域被放大以利于說明。當?shù)谝粚臃Q為在第 二層"上"或在村底，，上，，時，可以表示第一層直接形成在第二層上或村底 上，或者也可表示在第一層與第二層或襯底之間可存在第三層。此外， 在不同的附圖中，在本發(fā)明的各個實施方案中相同或類似的附圖標記表 示相同或類似的元件。參考圖2A，形成隔離層20以限定襯底IO的有源區(qū)。通過使用淺溝 槽隔離(STI)方法形成隔離層20。即，通過在襯底10中制備溝槽然后用 高密度等離子體(HDP)氧化物層填充溝槽來形成隔離層20。隨后，在包括隔離層20的襯底10上順序形成第一墊層31和第二 墊層32。用氧化物材料形成第一墊層31以保護襯底10。用對于襯底10 具有高蝕刻選擇性的氮化物材料形成第二墊層32。在另一個實施方案 中，可以省略形成第一墊層31。然后，在第二墊層32上形成有機抗反射涂層(ARC)(未顯示)，隨 后形成光刻膠圖案(未顯示)以限定后續(xù)的第一溝槽33。通過利用光刻膠圖案蝕刻第一和第二墊層31和32以及襯底10的 一部分來形成第一溝槽33。參考圖2B,在移除第一和第二墊層31和32之后，沿包括第一溝槽 33的村底10的表面形成緩沖層34。然后，進行濕蝕刻過程以蝕刻第一 溝槽33底部下方的襯底10，從而形成球燈形的第二溝槽35。在濕蝕刻過程期間，可以^使用標準清洗(SC)-1方法。第一和第二溝 槽33和35包含用于凹陷溝道的溝槽30，以下將其稱為柵極溝槽30。 在另一個實施方案中，可以形成第二溝槽35而不移除第一和第二墊層 31和32。參考圖2C,在柵極溝槽30形成后移除緩沖層34的剩余部分之后，沿包括柵極溝槽30的襯底10的表面形成柵極絕緣層40。通過以下方法 之一形成柵極絕緣層40:在約800'C ~約IIOO'C溫度下使用氧(02)氣體 的干氧化、使用水蒸汽氣氛的濕氧化、使用02氣體和HC1氣體的氣體 混合物的氯化氫(HC1)氧化、和使用02氣體和三氯乙烷(<:2113<:13)氣體的 氣體混合物的氧化。參考圖2D，在包括柵極絕緣層40的襯底10上形成用于柵電極的第 一導電層50。即，形成第一導電層50來填充柵極溝槽30。第一導電層 50優(yōu)選是摻雜雜質(zhì)的多晶硅層.然后，在第一導電層50上形成用于柵電極的第二導電層60，并在 第二導電層60上形成柵極硬掩模層70。第二導電層60優(yōu)選是鴿層?；?者，第二導電層60可具有氮化鴒(WN)層、硅化鵠(WSix)層和鵠層的堆 疊結(jié)構(gòu)。隨后在柵極硬掩模層70上形成第一和第二阻擋層80和90。第一阻 擋層80優(yōu)選是無定形碳(C)層，其可提供對于下方的柵極硬掩模層70 具有基本上無限的刻選擇性的第一阻擋層80，并由此在形成柵電極圖案 時防止圖案損壞。也可通過使用對于下方的柵極硬掩模層70具有高蝕 刻選擇比的材料來代替無定形碳層形成笫一阻擋層80。第二阻擋層卯可以是氮氧化硅(SiON)層。當?shù)谝蛔钃鯇?0是無定 形碳層時，光刻膠圖案100不能充分地起蝕刻屏障的作用。因此，第二 阻擋層90可以用作額外的蝕刻屏障。在另一個實施方案中，可以省略 形成第二阻擋層卯。在笫二阻擋層卯上涂覆光刻膠層之后，通過使用光掩模的曝光和 顯影過程形成光刻膠圖案100。在涂覆光刻膠層之前，可以任選地在第 二阻擋層卯上形成抗反射涂層(ARC)(未顯示)。參考圖2E，使用光刻膠圖案IOO作為蝕刻掩模蝕刻第一和第二阻擋 層80和卯。此時，首先蝕刻在光刻膠圖案100下方的第二阻擋層90， 然后蝕刻無定形碳層的第一阻擋層80。優(yōu)選使用02氣體、氮(N2)氣體 和氬(Ar)氣體蝕刻無定形碳層的第一阻擋層80。在蝕刻第一阻擋層80 期間，可以同時移除光刻膠圖案100的一部分。隨后，使用蝕刻的第一阻擋層80 (未顯示)作為蝕刻掩模蝕刻硬掩模層70。如果硬掩模層70由氮化物層制成，則優(yōu)選使用四氟甲烷(CF4) 氣體和Ar氣體的氣體混合物或三氟甲烷(CHF3)氣體和Ar氣體的氣 體混合物蝕刻硬掩模層70。也優(yōu)選使用感應耦合等離子體(ICP)、電 容耦合等離子體(CCP)和電子回旋共振(ECR)型的等離子源，利用等離 子體裝置蝕刻硬掩模層70。以下，蝕刻的硬掩模層70將稱為硬掩模圖 案70A。然后，移除硬掩模圖案70A上的第一和第二阻擋層80和90與光刻 膠圖案100。在02氣體氛中除去包括無定形碳層的第一阻擋層80。通過使用硫酸(h2s04)和過氧化氫(H202)的氣體混合物來濕蝕刻第一阻擋層80。另外，還使用各種蝕刻方法例如使用02氣體的干蝕刻來移除第 一阻擋層80。 02、 &和Ar的氣體混合物也可用于移除第一阻擋層80。隨后通過使用硬掩模圖案70A作為蝕刻掩模來蝕刻第二導電層60。 通過使用氟(F)基氣體如六氟化硫(SF6)、氟化氮(NF》、全氟乙烷(C2F6) 和CF4氣體作為蝕刻氣體來蝕刻笫二導電層60。盡管未顯示，可以與 第二導電層60 —起移除笫二導電層60下方的笫一導電層50的一部分。可以通過原位方法在相同的室中或通過異位方法在不同的室中蝕 刻第一和第二阻擋層80和90、硬掩模層70和第二導電層60。在另一 個實施方案中，在蝕刻第二導電層60之前不移除第一和第二阻擋層80 和卯，使得可以使用在其上保留有剩余的第一和第二阻擋層80和90 的硬掩模圖案70A的蝕刻掩模來蝕刻第二導電層60。以下，蝕刻的第 二導電層60將稱為第二導電圖案60A。隨后，氧化第二導電圖案60A的暴露的側(cè)壁表面以形成作為抗氧化 層的氧化物層110。氧化工藝優(yōu)選在用于蝕刻第二導電層60的相同的室 中通過原位方法進行。具體地，在氧化過程中，優(yōu)選僅通過使用源功率產(chǎn)生等離子體，然 后通過使用由等離子體活化的氧(02)氣體進行氧化過程。優(yōu)選通過使用 約100W 約600W的等離子體源功率和通過注入約40sccm 約60sccm 的四氟曱烷(CF4)氣體、約20sccm 約30sccm的02氣體和約900sccm 的n2氣體到室中來進行氧化過程。因此，發(fā)生自然氧化，因而在第二導電圖案60A即鵠層的側(cè)壁中形成薄氧化物層110。氧化物層110防止鎢層側(cè)壁被暴露，由此防止異常 氧化。優(yōu)選將氧化物層的厚度控制在約40A~約70A的范圍。如果氧化 物層110比約40A薄，則不能防止異常氧化，如果氧化物層110比約 70A厚，則第二導電圖案60A的臨界尺寸(CD)過度降低。如圖2E所示，在第二導電圖案60A的側(cè)壁上選擇性地形成氧化物 層110。然而，在另一個實施方案中，氧化物層110可以形成在暴露于 等離子體的所得結(jié)構(gòu)的表面上。即，氧化物層110可以形成在硬掩模圖 案70A的上部和側(cè)壁上、第二導電圖案60A的側(cè)壁上和第一導電層50 的暴露的上部上。任選地，可以使用臭氧(03)氣體進行清洗過程以控制氧化物層110 的厚度?；蛘?，可以實施使用不同的氧化物層清洗劑的清洗過程。參考圖2F，使用硬掩模圖案70A作為蝕刻掩模進行蝕刻過程以蝕 刻第一導電層50，形成第一導電圖案50A。因此，形成包括第一和第二 導電圖案50A和60A、硬掩模圖案70A和氧化物層110的柵電極圖案 120?？梢栽跂烹姌O圖案120的兩側(cè)注入雜質(zhì)，以隨后形成源極/漏極結(jié)區(qū)域。雖然已經(jīng)對于具有增加的溝道長度的凹陷型柵電極說明本發(fā)明，但是本發(fā)明可以應用于具有包括鎢層和多晶硅層的柵電極的任何類型的 半導體器件。根據(jù)本發(fā)明，在圖案化第二導電鎢層之后不進行用于形成單獨的蓋 層的方法。相反，通過使用等離子體進行氧化過程以在第二導電層的側(cè) 壁上形成抗氧化層，優(yōu)選在其中蝕刻鵠層的相同的室中通過原位方法進 行。因此，可以通過簡化的制造工藝來防止第二導電鴒層的異常氧化， 該制造工藝提高了產(chǎn)品成品率并解決了由蓋層所引起的問題。雖然已經(jīng)對于具體的實施方案說明了本發(fā)明，但是本領域技術(shù)人員顯 而易見的是在不背離以下權(quán)利要求所限定的本發(fā)明的精神和范圍的前提 下，可以進行各種變化和修改。
權(quán)利要求
1.一種形成半導體器件中的柵電極的方法，所述方法包括提供襯底；在所述襯底上形成柵極絕緣層；在所述柵極絕緣層上形成第一導電層，并且在所述第一導電層上形成第二導電層；在所述第二導電層上形成硬掩模圖案；使用所述硬掩模圖案作為蝕刻掩模來蝕刻所述第二導電層；進行氧化過程以在所述蝕刻的第二導電層的側(cè)壁上形成抗氧化層；和使用所述硬掩模作為蝕刻掩模來蝕刻所述第一導電層。
2. 權(quán)利要求l的方法，其中所述第二導電層是單個鵠(W)層、或氮化 鵠(WN)層、硅化鵠層(WSix)層和鴒層的堆疊結(jié)構(gòu)。
3. 權(quán)利要求l的方法，其中所述氧化過程在等離子體室中進行。
4. 權(quán)利要求3的方法，其中所述氧化過程通過使用約40sccm 約 60sccm的四氟甲烷(CF》氣體、約20sccm~約30sccm的氧(02)氣體和 約100sccm~約900sccm的氮(]\2)氣體進行。
5. 權(quán)利要求3的方法，其中所述氧化過程通過僅對所述等離子體室施 加源功率來進行。
6. 權(quán)利要求l的方法，其中所述抗氧化層是等離子體氧化物。
7. 權(quán)利要求6的方法，其中所述抗氧化層具有約40人~約70A的厚度。
8. 權(quán)利要求l的方法，還包括在所述氧化過程之后使用臭氧(03)氣體 進行清洗過程.
9. 權(quán)利要求l的方法，其中在相同的室中通過原位方法進行所述第二 導電層的蝕刻和所述氧化過程。
10. 權(quán)利要求l的方法，其中在相同的室中通過原位方法或在不同的室 中通過異位方法進行所述硬掩模圖案的形成、所述第二導電層的蝕刻、 所述氧化過程的實施和所述第一導電層的蝕刻。
全文摘要
一種形成半導體器件中的柵電極的方法，所述方法包括提供襯底，在襯底上形成柵極絕緣層，在柵極絕緣層上形成第一和第二導電層，在第二導電層上形成硬掩模圖案，使用硬掩模圖案作為蝕刻掩模來蝕刻第二導電層，進行氧化過程以在蝕刻的第二導電層的側(cè)壁上形成抗氧化層，和使用硬掩模作為蝕刻掩模來蝕刻第一導電層。
文檔編號H01L21/28GK101217113SQ20071030712
公開日2008年7月9日 申請日期2007年12月27日 優(yōu)先權(quán)日2007年1月3日
發(fā)明者劉載善, 吳相錄 申請人:海力士半導體有限公司