專利名稱：具有彈性邊緣弛豫的應(yīng)變硅的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉;Mt含有硅和鍺的多層異質(zhì)結(jié)構(gòu)中的應(yīng)力層和應(yīng)變層，并且 更具體地涉;M^這樣的異質(zhì)結(jié)構(gòu)中形成的mos器件。
背景技術(shù)：
應(yīng)變硅被廣泛地認(rèn)為是獲得期望的集成電路性能提升的重要技術(shù)。雙 軸面內(nèi)拉伸應(yīng)變樹目對于非應(yīng)變^現(xiàn)出增強的面內(nèi)電子和空穴遷移率，使得n-溝道和p-溝道MOS場效應(yīng)晶體管(FET)性能得到改善。遷移率 提高是有效栽流子量減少和谷間(光子)^t射減少相結(jié)合的結(jié)果。應(yīng)變硅通常通過在硅襯底上首先生長厚的硅鍺合金(SiGe)層來獲得。 SiGe層生長至足夠厚度，使得SiGe層在其表面弛豫至非應(yīng)變狀態(tài)。SiGe 表面的面內(nèi)晶格M類似于相同組成的SiGe塊狀晶體的面內(nèi)晶格常數(shù)。 SiGe合金具有比硅更大的晶格M。因此SiGe層的弛豫表面提供比硅更 大的面內(nèi)晶格^L在SiGe層的弛豫表面上外延生長后續(xù)的薄硅層。薄 的硅外延層呈現(xiàn)出更大的SiGe的面內(nèi)晶格M,并且以晶格中的鍵沿生 長平面延伸的應(yīng)變狀態(tài)生長。有時被稱為襯底應(yīng)變硅或"虛擬襯底"技術(shù)的 這種方法在SiGe層的他豫表面上生長薄的假同晶硅層。私豫SiGe的特定面內(nèi)晶格^bl其組成(原子鍺分?jǐn)?shù)或摩爾分?jǐn)?shù))和 所達(dá)到的松弛度(理想為100% )的函數(shù)。硅和鍺分別具有5.43A和5.66A 的晶格M，并且根據(jù)Vegard法則，SiGe具有線性內(nèi)插于上述值之間的 與其組成中原子鍺分?jǐn)?shù)成比例的晶格^。在SiGe表面上外延生長的薄 硅層具有更大的面內(nèi)晶格間距(外延生長^:假同晶的)并且因此承受面內(nèi) 拉伸應(yīng)變。理想地，應(yīng)變硅和弛豫SiGe晶格在它們的界面處是共格 (coherent)的并且在該界面處不存在失配位錯。由于正方晶格扭曲，在 SiGe層上生長的硅層在正交的面外方向上表現(xiàn)出減小的晶格間距。只要應(yīng)變硅層不超過應(yīng)變他豫的"臨界厚度"并且謹(jǐn)慎從事的話，那么 通過典型CMOS制造的各種注入和熱加工步驟，可在應(yīng)變硅層中保持拉伸 應(yīng)變。應(yīng)變SiGe作為用于遷移率提高的p-溝道MOS晶體管的溝道層，也被廣泛研究。在面內(nèi)壓應(yīng)變的SiGe層中的面內(nèi)空穴遷移率得到顯著改善。 然而，盡管關(guān)于SiGep-溝道MOSFET已經(jīng)進(jìn)行了許多工作，但是這樣的 器件還沒有引入CMOS制造，至少部分原因是由于難以在SiGe層上形成 器件品質(zhì)的柵極氧化物。解決這個問題的一個方法是用足夠厚度的薄硅層 覆蓋SiGe,以避免柵極氧化物界面的鍺污染，但是該厚度仍需足夠薄以使 對有效柵極氧化物厚度的額外貢獻(xiàn)最小化。使用應(yīng)變SiGe層作為在npn異質(zhì)結(jié)基級晶體管(HBT)中形成l^fel 層(baselayer)的方法在半導(dǎo)體工業(yè)中也是已知的。在HBT中，SiGe基 極層的目的^l一提高少數(shù)載流子(電子)M射極iiA^L的發(fā)射。由此得 到的發(fā)射極效率改善導(dǎo)致用于高頻(RF)應(yīng)用的電流增益和務(wù)沐增益截止 頻率(fi)增大。在具有分級SiGe基極層的雙極晶體管中，通過建立減少 基極轉(zhuǎn)換時間的漂移場來改善性能，從而改善fx。 npn HBT的p-型SiGe J^L層中空穴遷移率的任何改善對于晶體管性能是次要的，但是在減少基 極電阻方面可能具有某些益處并且因此提高RF整體功率增益頻率fmax。由于SiGe松弛機理本質(zhì)上是塑性的，因此使用他豫SiGe作為"虛擬襯 底"以使后續(xù)沉積的外延硅層應(yīng)變不可避免地需要在SiGe層中允許非常高 的位錯密度。換言之，SiGe層中的他豫通過產(chǎn)生應(yīng)力釋放失配位錯而發(fā)生。 在珪襯底上的薄SiGe層不是弛豫的并JL^現(xiàn)出幾乎沒有失配位錯。如果 SiGe層厚于"臨界厚度"，則應(yīng)變晶格經(jīng)歷塑性變形并且應(yīng)力通過失配位錯 的成核和增長得到釋放。失配位錯的某些部分引起穿透位錯(至少104-105 cm2),其傳播穿過上覆的應(yīng)變珪層。由Amberwave Systems Corp. of Salem, New Hampshire商業(yè)使用的一種現(xiàn)有技術(shù)生長鍺分?jǐn)?shù)分級的(提 高的)厚(厚于一個微米)SiGe層，通過化學(xué);Wfe拋光(CMP)平坦化 所得SiGe表面，并且在其生長最終的假同晶應(yīng)變硅層之前生長恒定組成 的薄SiGe層。在位錯SiGe層上生長恒定組成的SiGe層的意圖是將失配 位錯定位至更深的SiGe層。迄今為止，該策略無法消除穿透位錯傳播進(jìn) 入后續(xù)生長的應(yīng)變硅層。穿透位錯表示擴展缺陷并且在MOSFET中引起 多種不希望的結(jié)果，包括源^L/漏極結(jié)泄漏、溝道遷移率降低、閾值電壓改 變和增強的擴散途徑，導(dǎo)致在短溝道MOSFET中可能的漏極-至-源極短 路。用于"虛擬襯底，，技術(shù)中的厚SiGe層具有比硅低得多的熱導(dǎo)率。結(jié)果， 在弛豫SiGe虛擬襯底上的應(yīng)變珪MOSFET表現(xiàn)出類似于絕緣體上珪(SOI)器件的自熱效應(yīng)。自熱對MOSFET性能具有有害的結(jié)果，如導(dǎo)致 驅(qū)動電流減小的關(guān)閉狀態(tài)漏電流提高和遷移率降低。厚的他豫SiGe層趨于具有其上生長薄的有源硅層(其將容納 MOSFET溝道)的差的表面形態(tài)。這已經(jīng)導(dǎo)致引入CMP步驟以重新建立 平坦表面，從而增加了虛擬襯底的制造成本。如根據(jù)常規(guī)工藝用于形成應(yīng)變珪襯底的過程中采用的分級SiGe的厚 層(例如2-3微米)生長具有較大的間接成本。此外，由于在生長厚的塑 性弛豫層過程中固有的表面形態(tài)劣化，因此在另一個外延生長周期之后， 需要進(jìn)行CMP步驟以形成薄的、緩沖SiGe層和最終的應(yīng)變硅層。以下參驟的成本。這應(yīng)該代表襯底加工成本減少了 80-卯％。 發(fā)明內(nèi)容本發(fā)明的一個方面提供在襯底上形成有多個n-溝道MOSFET的半導(dǎo) 體器件。所述襯底包括硅。每個n-MOSFET器件包括在所述襯底上形成 的含有鍺的第一層。第一層的厚度小于在所述第 一層中形成失配位錯處的第一厚度。第一層具有第一下界面晶格間距，其與表征襯底的界面區(qū)的襯 底界面晶格間距相匹配。在第一層上形成包含珪的第二層，并且第二層具 有第二下界面晶格間距，其與表征第一層上界面的第 一層上界面晶格間距 相匹配。在第二層上提供柵極介電層并且將第二層與柵極隔離。第一層中 鍺的濃度大于第二層中鍺的濃度。第一層和第二層具有橫向范圍使得第二 層在橫向范圍上表現(xiàn)出橫向拉伸應(yīng)變。本發(fā)明的另一個方面提供包括至少一個n-溝道MOSFET的半導(dǎo)體器 件。所述半導(dǎo)體器件包括襯底，所述襯底包含硅并且具有部分延伸ii^襯 底的一個或多個淺溝槽隔離結(jié)構(gòu)的第一和第二壁。襯底界面區(qū)在第一和第 二壁之間延伸。包含鍺的第一層設(shè)置在襯底界面區(qū)上并且在第 一和第二壁 之間延伸第一間隔。第一層的厚度小于由于村底和第一層之間的晶格失配 而在第 一層中形成失配位錯處的第一厚度。包含硅的第二層形成在第一層 上并且在第一和第二壁之間延伸。在第二層上的柵極介電層隔離柵極和第 二層，使得第二層提供n-溝道MOSFET器件的溝道的至少一部分。第一 層中鍺的濃度大于第二層中鍺的濃度，使得第一層在襯底界面區(qū)和第二層 中引發(fā)應(yīng)變。本發(fā)明的另 一方面提供一種通it4襯底上形成包含鍺的第 一層來制造 半導(dǎo)體器件的方法。第一層具有大于襯底的鍺濃度，具有所形成的壓應(yīng)力并且其厚度小于在第一層中發(fā)生塑性變形處的第一厚度。所述方法在第一 層上形成包^s眭的第二層，第一層具有高于第二層的鍺濃度。蝕刻穿過第 二層和第一層并且ii^襯底中，形成掩模層所限定的圖案，并且使掩模層 與第二層去耦合，從而使得第一層橫向擴展，由此使得在蝕刻工藝中形成 的一個或多個溝槽的壁之間的第二層產(chǎn)生應(yīng)變。在第二層上形成^fr極介電 層和柵極以提供MOS器件。


圖1示意性顯示根據(jù)4^發(fā)明的一個方面的異質(zhì)結(jié)構(gòu)晶片。圖2示意性顯示進(jìn)一步加工之后的圖1的晶片。圖3顯示與圖l所示一致的異質(zhì)結(jié)構(gòu)晶片的應(yīng)力分布。圖4顯示在與圖2—致的進(jìn)一步加工之后的與圖l和3—致的晶片的 應(yīng)力分布。圖5和6提供通過根據(jù)本發(fā)明的工藝制得的應(yīng)變>^^ (圖5)與使 用常規(guī)的厚他豫硅鍺工藝形成的應(yīng)變^面層(圖6)的應(yīng)力分布的對比。圖7示出進(jìn)一步加工之后的圖1的異質(zhì)結(jié)構(gòu)晶片。圖8示出進(jìn)一步加工之后的圖7的異質(zhì)結(jié)構(gòu)晶片。圖9示出在圖7的晶片上形成淺溝槽隔離結(jié)構(gòu)的替代工藝。圖10示出根據(jù)本發(fā)明的優(yōu)選實施方案的MOS器件。
具體實施方式
可通過在壓應(yīng)變硅鍺(SiGe)合金層的頂部上生長硅層，并且隨后蝕 刻隔離溝槽穿it^層和SiGe層以使得從SiGe層釋放至少一部分壓應(yīng)變， 從而在珪層中引起面內(nèi)拉伸應(yīng)變。根據(jù)本發(fā)明的一個優(yōu)選的方面，本發(fā)明的實施方案可提供適合于制造 高性能MOSFET的拉伸應(yīng)變珪層。優(yōu)選的工藝在珪襯底上形成SiGe覆蓋 層使得SiGe層具有預(yù)定水平或更小的厚度，進(jìn)而4吏得所形成的SiGe層具 有珪襯底的面內(nèi)晶格間距。只要所述層的預(yù)定厚度不超過導(dǎo)致產(chǎn)生失配位 錯的厚度，那么所得的SiGe層承受壓應(yīng)變。具有30%鍺的SiGe層的示例性預(yù)定厚度為約30nm。由于SiGe層不是他豫的，所以其基本上無位錯。 一個優(yōu)選的工藝?yán)^續(xù)在壓應(yīng)變的未他豫SiGe層上形成薄外延硅層。由于 未他豫SiGe層的面內(nèi)晶格間距和下方珪襯底的面內(nèi)晶格間距相同，所以 外延硅層如所形成那樣是非應(yīng)變的。后續(xù)工藝使得SiGe層弛豫并且因此 使外延硅層產(chǎn)生應(yīng)變。根據(jù)本發(fā)明的另一個優(yōu)選方面，通過標(biāo)準(zhǔn)外延技術(shù)制備在硅塊狀襯底 上覆有薄的SiGe覆蓋層(10 nm-40 nm )，在薄的SiGe覆蓋層(10 nm-40 nm)上又覆有薄的^a蓋層(4 nm-20 nm)的層狀(層合的)半導(dǎo)體晶片。 所述工藝然后+艮據(jù)"淺溝槽隔離(STI)"工藝蝕刻淺溝槽。溝槽在外a 面硅層中限定包括MOSFET溝道的器件有源區(qū)。最優(yōu)選地，將所述溝槽 定位使得有源區(qū)具有橫向范圍，如MOSFET寬度，其足夠小以致可以穿 過溝槽之間的SiGe層的整個橫向范圍而發(fā)生弛豫。溝槽一J^切割并且 沒有進(jìn)一步處理的話，在SiGe層中的壓應(yīng)變就能部分弛豫，以彈性過程 進(jìn)行最有利，其在外延硅層中引起顯著的拉伸應(yīng)變。本領(lǐng)域技術(shù)人員將理 解，在許多現(xiàn)代結(jié)構(gòu)中，有源器件區(qū)域?qū)⒈换ミB溝槽的連續(xù)組所包圍。盡 管這樣的互連溝槽組可以看作是單一溝槽，但是為了清j^見，本文將在 有源區(qū)的相反側(cè)上的蝕刻開口視為不同的溝槽。在溝槽側(cè)壁表面處形成的新的邊界允許SiGe層向外延伸并且由此在 SiGe層的上方和下方的相鄰硅晶格中引起拉伸應(yīng)變。因此，在上覆硅層中 可以獲得應(yīng)變的面內(nèi)拉伸分量而無需SiGe層的塑性私豫。通過該方法引 起l頂部珪層的拉伸應(yīng)變通?？梢允欠蔷鶆蚍植嫉?，但具有足夠的量級 以改善面內(nèi)電子和空穴遷移率至期望的程度，并且因此改善具有至少部分 形成在所述層中的溝道的MOS晶體管的電性能。目前主流的淺溝槽隔離加工技術(shù)使用圖案化氮化硅層，該圖案化氮化 硅層既作為溝槽蝕刻^^模，又作為用于化學(xué),拋光工藝的拋光停止層， 所述化學(xué)機械拋光工藝用于限定用于填充所述溝槽的二氧化硅材料。通過 熱氧化物層將圖案化氮化物層與所述襯底隔離。熱氧化物和圖案化氮化物 的層結(jié)構(gòu)是相對剛性的并且可以約束在其上形成的襯底的形狀。因此，在 某些優(yōu)選的實施中，根據(jù)本發(fā)明的一個工藝可使圖案化氮化物層與下方襯 底去耦合，使得襯底能夠更好地變形和他豫應(yīng)變。這種去耦合可例如通過 移除圖案化氮化物層以允許弛豫來實現(xiàn)?；蛘撸瑘D案化氮化物層可在能夠 變得柔順(compliant)的材料層上形成，使得襯底的表面可以變形并且與圖案化氮化物層基本去耦合。本發(fā)明的優(yōu)選實施方案提供處于雙軸拉伸應(yīng)變狀態(tài)的硅層而無需形成或使用厚的他豫SiGe層。這樣的實施方案優(yōu)選在硅襯底上生長假同晶SiGe 的薄層至小于臨界厚度的厚度，其中臨界厚度正好大于在硅襯底上的SiGe 層中保持壓應(yīng)變的最;UJ度。然后在應(yīng)變SiGe層的頂部上生長硅薄層， 從而因為在SiGe層和在下方塊狀硅襯底中保留有相同的面內(nèi)晶格間距， 所以硅薄層在名義上是非應(yīng)變的。隨著生長，異質(zhì)外延應(yīng)變層系統(tǒng)僅僅在 嵌入的SiGe層中支持應(yīng)變并且基本上沒有產(chǎn)生失配位錯(即，全部異質(zhì) 界面(heterointerface)是共格的)。本發(fā)明的 一個特別優(yōu)選的方面《1起通過層堆疊體圖案化和蝕刻溝槽從 而在異質(zhì)外延層系統(tǒng)中重新分配應(yīng)變能。保留在SiGe層的晶格中的部分 形變能由相鄰(上方和下方)硅層的晶格在溝槽蝕刻穿透層界面的瞬間共 同分擔(dān)。SiGe層優(yōu)選制成足夠厚從而在蝕刻溝槽穿過SiGe層之后使上覆 硅層產(chǎn)生期望程度的應(yīng)變。圖1示出在加工中間階段的才艮據(jù)本發(fā)明某些優(yōu)選方面加工的晶片。在 圖1中，硅襯底10設(shè)置為具有例如典型用于集成電路制造的厚度和直徑。 根據(jù)待形成的具體器件，硅襯底可在其表面上具有高品質(zhì)外延硅層或可在 所述表面附近但是與其間隔處具有"氧化物層。此處沒有示出這些及其 他已知的變化。 一個優(yōu)選工藝?yán)^續(xù)在硅襯底的表面上沉積硅鍺層12。層12 優(yōu)選具有15% ~ 100%的原子鍺分?jǐn)?shù)，并且通常將具有約20% ~ 30%的原 子鍺分?jǐn)?shù)。層12優(yōu)選形成至足以能夠賦予后續(xù)形成的外延硅層以應(yīng)變的厚 度，所述層厚度等于或小于硅鍺組合物塑性弛豫的厚度。例如，所述工藝 可形成SiGe層12至10 nm ~ 40 nm的厚度，但對于不同的原子鍺分?jǐn)?shù)值， 這些端點值可能變化。以下對經(jīng)常在文獻(xiàn)中被稱為"臨界厚度，，的最大期望 厚度進(jìn)行進(jìn)一步討論。在沉積硅鍺層12之后， 一個優(yōu)選工藝在珪鍺層12的表面上沉積外延 層14，使得所述層與下方的硅鍺層12假同晶。隨著沉積，由于下方的硅 鍺層是壓應(yīng)變的，所以層14優(yōu)選沒有應(yīng)變，并且具有下方的珪襯底的晶格 間距。優(yōu)選層14是不含鍺的硅，以使得在層14上形成高品質(zhì)柵極電介質(zhì)， 而層14可以是具有低于層12的原子鍺分?jǐn)?shù)的硅鍺。在該替代方案中，表 面層14優(yōu)選具有約15%-100%的原子鍺分?jǐn)?shù)，這要低于珪鍺層12中的原 子鍺分?jǐn)?shù)。層14沉積至足夠厚度以形成期望的有源層，如n-溝道MOSFET(n-MOSFET)晶體管的溝道，同時仍足夠小以被下方SiGe層12施加應(yīng) 變。例如，所述工藝可形成厚度為4nm 20nm的層14。一個優(yōu)選工藝?yán)^續(xù)蝕刻溝槽16、 18穿過層14和12并使所述溝槽i^ 襯底IO。該工藝的最終結(jié)果示于圖2中。所示溝槽16、 18可以使用通常 用于淺溝槽隔離(STI)的工藝形成并且優(yōu)選形成為部分延伸1襯底10。 如上所述，溝槽可以是連續(xù)的溝槽網(wǎng)絡(luò)的不同部分。溝槽的側(cè)壁限定襯底 的表面區(qū)域20、在襯底表面區(qū)域20上的SiGe層22和在SiGe層22上的 應(yīng)變表面鞋:層24。區(qū)域20、層22和層24均在溝槽16和18的側(cè)壁之間延 伸。如上所述，蝕刻溝槽最優(yōu)選使SiGe層22他豫，并且將其晶格應(yīng)變能 量的一部分轉(zhuǎn)移為經(jīng)蝕刻的SiGe層22上方的珪層24和其下方的襯底表 面區(qū)域20內(nèi)部的拉伸應(yīng)力。圖3顯示具有40 nm珪鍺層12(20%原子鍺分?jǐn)?shù))和20 nm硅層14的 圖1異質(zhì)結(jié)構(gòu)晶片的具體實施方案的應(yīng)力分布的模擬。形成時，SiGe層 12具有-1760Pa的均勻面內(nèi)壓應(yīng)力(才艮據(jù)通常的習(xí)慣，負(fù)值表示壓應(yīng)力)， 而塊狀珪襯底10和a層14基本沒有應(yīng)力。圖4顯示進(jìn)一步的模擬，其 中圖3結(jié)構(gòu)具有蝕刻1其中的溝槽，并且所述溝槽間隔200nm。因此， 圖4的模擬對應(yīng)于圖2所示的結(jié)構(gòu)，所述結(jié)構(gòu)具有厚度為40 nm、寬度為 200 nm和原子鍺分?jǐn)?shù)為20%的層22以及厚度為20 nm的珪層24。將所述 溝槽蝕刻至400 nm的深度，其穿過層22和24并JL^本上i^襯底中。如圖4的模擬所示，在SiGe層22中殘留-1100Pa的壓應(yīng)力，并且在 表面珪層24中產(chǎn)生+880Pa的拉伸應(yīng)力或約0.47%的應(yīng)變。圖4的模擬顯 示溝槽蝕刻產(chǎn)生拉伸應(yīng)變表面珪層。該工藝的成功可以通過比較圖5和6 來說明。圖5在不同的比例尺下示出圖4的結(jié)構(gòu)以便于對比。圖4和5二 者示出根據(jù)本發(fā)明的優(yōu)選的方面制得的一個結(jié)構(gòu)。圖6顯示在塊狀硅襯底 上形成的具有20%原子鍺分?jǐn)?shù)的厚他豫SiGe層的異質(zhì)結(jié)構(gòu)的模擬。通過 在厚弛豫SiGe層上沉積硅形成圖6結(jié)構(gòu)中的20 nm的硅層，使得>^^ 形成有拉伸應(yīng)變。厚的硅SiGe層通過彈性和塑性機制弛豫，使得SiGe層 表面嚴(yán)重位錯。圖6中部分示出的工藝在^層中產(chǎn)生約0.49%的拉伸應(yīng) 變。此處描述的結(jié)構(gòu)參考一層或多層進(jìn)行描述。通常，在有限的空間間隔 上通過組成或原子摩爾分?jǐn)?shù)的實質(zhì)改變來區(qū)別層。邊界和界面是非理想的 并且在層間界面處將通常存在相互擴散和梯度。組成或原子摩爾分?jǐn)?shù)將通常是與層間名義界面的距離的函數(shù)，并且少數(shù)組分(minority components) 的組成或原子摩爾分?jǐn)?shù)可以低水平延伸穿過與本結(jié)構(gòu)中預(yù)期的那些 一樣 薄的層。不同的工藝將產(chǎn)生不同的組分原子摩爾分?jǐn)?shù)的函數(shù)。當(dāng)本文討論 的是原子摩爾分?jǐn)?shù)時，考慮相對于名義層厚的組分原子摩爾分?jǐn)?shù)的平均值 就足夠了。由此，與硅鍺層相鄰形成的硅層將恒定地具有引入的某水平的 鍺，即使硅層意圖不包含鍺也是如此。因此，名義上不含鍺的硅層，即鍺 原子摩爾分?jǐn)?shù)名義上為零的硅層，將通常具有某些低但可測量的鍺濃度。 也應(yīng)該理解在具體的工件中，在此處描述的工藝和結(jié)構(gòu)存在期望的變化， 包括層的厚度和原子摩爾分?jǐn)?shù)。顯著地，當(dāng)考慮到在200 nm寬的硅層中引起拉伸應(yīng)變時，如在圖5 中所示的40 nm厚的應(yīng)變Sio.8Ge。.2層和由圖6中所示的常規(guī)工藝中的厚弛 豫81。.806。.2層在對所述表面珪層施加應(yīng)變方面具有大致相同的效果。由于 根據(jù)本發(fā)明^使用更簡單的工藝以形成圖5的結(jié)構(gòu)，因此達(dá)到基本上等同的 應(yīng)變分布表示圖5的方法可提供期望的成本降低，同時具有顯著減小的失配位錯，以;M^改善器件性能上具有相當(dāng)?shù)膬?yōu)點。圖4和5中所示的應(yīng)力分配效應(yīng)可以解釋為當(dāng)形成溝槽時應(yīng)力邊界條 件的改變。在沉積的覆蓋膜中，橫向延伸的(半無限的)晶格在整個SiGe 層中(除了在晶片邊緣處)保持應(yīng)力。當(dāng)蝕刻溝槽時，新的自由表面不能 支持應(yīng)力的法向分量。因此，在組成層之間分配應(yīng)變。之前已經(jīng)處于橫向 壓縮私豫的SiGe層將其一些應(yīng)變能釋放至周圍(上方和下方)的硅晶格 處。結(jié)果是在相鄰硅層20、 24 (圖2)中主要具有面內(nèi)分量的拉伸應(yīng)變而 不產(chǎn)生失配位錯。如上所述，在SiGe層22中的應(yīng)變釋放不能預(yù)期是完全 的，特別地由于珪襯底和應(yīng)變a層24施加背靠弛豫的SiGe層22的力。 此處使用的術(shù)語"他豫的"指的是實質(zhì)水平的他豫而不需要理想的他豫。根據(jù)本發(fā)明的優(yōu)選方法通過異質(zhì)外延的Si/SiGe/Si層的彈性弛豫來形 成面內(nèi)拉伸應(yīng)變硅。臨界厚度不超過SiGe外延層并且因此應(yīng)該沒有涉及 產(chǎn)生失配位錯的塑性艷豫。彈性弛豫的范圍限于鄰近蝕刻溝槽的半導(dǎo)體區(qū)域，即效應(yīng)在本質(zhì)上是 局部的，根據(jù)溝槽深度其典型橫向范圍為約50nm-200nm。較深的溝槽蝕 刻允許更完全地釋放SiGe層內(nèi)的壓應(yīng)變。根據(jù)本發(fā)明的優(yōu)選結(jié)構(gòu)和工藝 適于現(xiàn)在和將來的高性能CMOS集成器件的STI結(jié)構(gòu)和長度，。溝槽形成之后各種層中的應(yīng)變分布是不均一的。例如，面內(nèi)應(yīng)力分量 在由蝕刻溝槽建立的新邊界處必然變成零(應(yīng)力不能存在于溝槽的空隙中 并且應(yīng)力張量必須是連續(xù)的)。最終的應(yīng)變分布因此強烈地依賴于層狀結(jié)構(gòu)的幾何構(gòu)造。具體而言(l)外延SiGe層和上方硅層的相對厚度；(2)隔 離溝槽的壁之間的間隔(即硅有源區(qū)的橫向范圍)和(3)隔離溝槽的深度。 此外，非幾何因素、SiGe層的原子鍺分?jǐn)?shù)也是系統(tǒng)中應(yīng)力的重要決定因素。通常，在上方珪層中的雙軸拉伸應(yīng)變的量可以通過一個或多個以下步 驟得到提高(1)生長^f的SiGe層；(2)生長較薄的>^蓋層；(3)將隔離 溝槽的間隔減少至下限，超過該下限則在上方硅層中的應(yīng)變開始減少(減 少有源區(qū)的橫向范圍)；(4)增加隔離溝槽(STI)的深度和(5)提高SiGe層 中鍺的原子鍺分?jǐn)?shù)(摩爾分?jǐn)?shù)或濃度)。 一個重要的約束是SiGe外延層不 可超過其塑性應(yīng)變私豫和形成失配位錯的臨界厚度。亦即，沉積態(tài)的SiGe 層的厚度小于將發(fā)生塑性應(yīng)變弛豫和出現(xiàn)高水平失配位錯的厚度。等同 地，臨界厚JLA在異質(zhì)結(jié)構(gòu)中SiGe層發(fā)生塑性變形的SiGe層的厚度，如 部分地由急劇升高至103 ~ 104每平方厘米的最小水平以上的失配位錯水平 來表示。該臨界厚度取決于各種因素，包括襯底(通常但不必然是硅)和 隨后形成的SiGe層之間的原子鍺分?jǐn)?shù)的差異。在確定所完成的器件內(nèi)部的應(yīng)力時的另 一個考慮是用于填充所蝕刻的 溝槽的材料和用于蝕刻以及用于填充所述溝槽的工藝。在最常規(guī)的STI CMOS工藝中，溝槽首先用熱氧化物鋪墊并然后沉積填充材料(通常為二 氧化硅)，并且在某些情況下進(jìn)行退火。該填充技術(shù)通常在轉(zhuǎn)化為有源層 的系統(tǒng)中引起額外的壓應(yīng)變。線性疊加原理適用于應(yīng)力，因此如果^f吏用常 規(guī)的STI填充方案，其將在硅層中拉伸應(yīng)變頂部上類似地施加額外的壓應(yīng) 變分量。整體上，有源硅層中的網(wǎng)格應(yīng)變將是更加拉伸的。此外，本領(lǐng)域 眾所周知的，可以通過在退火時改變用于襯墊、電介質(zhì)填充和致密化退火 的工藝4HNM吏由STI填充工藝所引起的壓應(yīng)力最小化。根據(jù)本發(fā)明的一個優(yōu)選制造工藝涉及將淺溝槽形成為由硅襯底、壓應(yīng) 變的SiGe假同晶層和薄的他豫a面層組成的異質(zhì)外延層系統(tǒng)。在常規(guī) 淺溝槽隔離(STI)工藝中，使用硬掩模(通常為氮化硅)來圖案化溝槽。 從圖1所示的珪襯底10、 SiGe壓應(yīng)變層12和a面層14的結(jié)構(gòu)開始， 通常可通過熱氧化或化學(xué)氣相沉積(CVD )，隨后通過CVD以圖7所示的 方式沉積氮化珪層32以形成墊氧化物層30來實施工藝。使氮化硅30和墊氧化物32層二者圖案化以形成掩模氧化物34和氮化物硬掩模36。使用氮 化物掩模36作為硬掩模的蝕刻形成圖8所示的結(jié)構(gòu)。氮化物掩模36不僅 用作用于蝕刻溝槽的>^應(yīng)性離子蝕刻(RIE)的4^模，而且用作用于平坦 化填充溝槽的所述氧化物的化學(xué)機械拋光的硬停止層。因此，常規(guī)STI工 藝在原位留下圖案化的氮化物36和氧化物34掩模。另 一方面，在原位留下氮化物^^^模36可抑制在蝕刻溝槽時的彈性應(yīng) 變的釋放，從而導(dǎo)致壓應(yīng)變保持在經(jīng)蝕刻的SiGe層22中并且表面硅層24 沒有產(chǎn)生所期望程度的應(yīng)變。在特別優(yōu)選的實施方案中，改變STI工藝以 更有效地允許彈性應(yīng)變他豫?？赡艿母淖儼ㄊ褂玫颯TI襯墊或更柔 順的墊氧化物。例如，STI蝕刻完成之后，可以移除氮化物硬掩模。優(yōu)選 移除硬掩模并且允許不受抑制地產(chǎn)生彈性應(yīng)變弛豫。然后在STI外形上共 形地沉積較薄的氮化物"襯墊"層。該氮化硅襯墊層用作在使用例如高密度 等離子體化學(xué)氣相沉積來沉積絕緣體如二氧化硅之后使用的CMP平坦化 的拋光停止層。隨后通過適合的蝕刻工藝從有源區(qū)的上表面移除氮化物層 并且在溝槽側(cè)壁和溝槽底部上保留所述氮化物層。在使氮化物層與表面硅層24去耦合的不同的方法中，在氮化物硬掩模 和層24之間可使用與熱氧化物相比更柔順的氧化物層。這種改變?nèi)鐖D9 所示。在該替代方案中，將氮化物硬掩模沉積在氧化物層上，如硼磷硅酸 鹽玻璃(BPSG)或其被制成或可被制成具有期望的柔順性的其它材料。 圖案化形成通過BPSG氧化物或其它柔順層40與硅層24隔離的氮化物掩 模。蝕刻溝槽之后，氮化物掩模留在原位并且優(yōu)選將該組合件加熱到約 800'C的溫度或在某些情況下更高的溫度，例如，850°C，并且保持約2小 時的時間，使得BPSG柔順，從而允許硅層24被施加應(yīng)變并且彈性地弛 豫SiGe層22的應(yīng)變?？膳c常規(guī)STI加工一致的繼續(xù)加工形成STI隔離結(jié) 構(gòu)。由于SiGe層22已經(jīng)是私豫的，所以溝槽的后續(xù)填充沒有防止SiGe 層22的他豫和表面珪層24的應(yīng)變。優(yōu)選實施進(jìn)一步加工以形成n-MOSFET器件，并且根據(jù)需要，可以是 p-溝道MOSFET (p-MOSFET)器件和CMOS電路。N-MOSFET器件的 一個例子在圖10中示出。如圖所示，在襯底10上提供部分弛豫的SiGe 層22并且應(yīng)變珪表面層24覆蓋SiGe層22。柵極電介質(zhì)50將柵電極52 和硅表面層24隔離。在層24的任意一端上提供n-型源電極和漏電極，使 得a面層24完全或至少部分作為所示的n-MOSFET器件的溝道區(qū)。在所示的結(jié)構(gòu)中，淺溝槽隔離結(jié)構(gòu)58、 60形成在源極和漏極區(qū)域54、 56的 末端。所描述的n-MOSFET器件可與各種類型的p-MOSFET —起4吏甩并 可用于各種CMOS器件中，所述CMOS器件包括具有不同類型的應(yīng)變或 非應(yīng)變的有源區(qū)的p-MOSFET器件。另 一個考慮是面內(nèi)應(yīng)力分量對載流子遷移率的不同影響。對于電子(在 n-MOSFET中)，通常理解的是，期望拉伸應(yīng)變是沿著n-MOSFET的長度 和寬度軸的，所述n-MOSFET沿(100)定向襯底的<110>軸對準(zhǔn)。即， 對于n-MOSFET,壓電系數(shù)是使得遷移率隨著雙軸拉伸應(yīng)變而增加的原 因。然而，對于空穴，指示期望拉伸應(yīng)變是沿著類似定向的p-MOSFET 的寬度軸的，并且期望同軸壓應(yīng)變是沿在這樣的p-MOSFET中的縱軸的。 在90nm制造技術(shù)節(jié)點上，這已經(jīng)導(dǎo)致釆用選擇性生長的SiGe插入到 p-MOSFET的源極和漏極區(qū)域中，以在珪溝道區(qū)中產(chǎn)生期望的同軸壓應(yīng) 變。為了改善根據(jù)本發(fā)明的p-溝道MOSFET的電性能，可以選擇性地移 除p-MOSFET中的應(yīng)變硅上層的一部分，使得這些器件的溝道主要在壓 應(yīng)變SiGe層中形成。壓應(yīng)變SiGe通過提高空穴的有效溝道遷移率來改善 p-MOSFET的性能。在選擇性移除之后應(yīng)該留下足夠的硅，以使得形成適 度純的二氧化珪層作為柵極電介質(zhì)。對于p-MOSFET和n-MOSFET器件 的各自優(yōu)化，頂部應(yīng)變硅層可以生長至適合最大n-溝道性能的最優(yōu)厚度， 然后在p-MOSFET器件的有源區(qū)域上通過掩模生長合適厚度的犧牲氧化 物層來選擇性地減薄。對于p-MOSFET器件，在壓應(yīng)變SiGe層上的較薄 的珪確保大部分溝道空穴電荷包含在壓應(yīng)變SiGe層中，所述壓應(yīng)變SiGe 層可比上覆應(yīng)變硅具有更高的空穴遷移率。p-MOSFET器件可受益于在拉伸應(yīng)變a面層下方的壓應(yīng)變SiGe層 中形成它們的溝道。某些程度的面內(nèi)壓應(yīng)變在形成隔離溝槽之后保留在 SiGe層中。SiGe層中沿著寬度軸方向?qū)б膲簯?yīng)變(橫向壓應(yīng)變)的量 級和分布基本上取決于隔離溝槽沿寬度軸的分離。類似地，SiGe層中沿著 縱軸方向?qū)б膲簯?yīng)變(縱向壓應(yīng)變)的量級和分布基本上取決于溝槽沿 縱軸的分離。因此在晶體管布置設(shè)計中，可調(diào)控SiGe層中橫向和縱向的 壓應(yīng)變各自的量。如果為了最大化縱向空穴遷移率而優(yōu)選最大化縱向壓應(yīng)變，則優(yōu)選將 p-溝道晶體管設(shè)計為溝槽沿縱軸具有更大的分離程度，從而最小化SiGe層中沿長度方向的壓應(yīng)變的彈性他豫。如果為了最大化縱向空穴遷移率而 優(yōu)選最小化橫向壓應(yīng)變，則優(yōu)選將p-溝道晶體管設(shè)計為溝槽沿寬度軸具有最小分離程度，從而最有效地減小SiGe層中的橫向壓應(yīng)變。如果期望p-溝道MOSFET具有SiGe層中最小的橫向壓應(yīng)變，但是具有大于最小寬度 的有效寬度，則可以通過形成多個平行配置的最小寬度p-溝道MOSFET 或等同地形成具有在多個窄溝槽界定區(qū)域中形成的溝道的單一 p-溝道 MOSFET來獲得期望結(jié)果。根據(jù)本發(fā)明的優(yōu)選結(jié)構(gòu)和方法可以提供在硅頂層中具有溝道并且具有 沿寬度軸的拉伸應(yīng)力的p-MOSFET器件。橫向應(yīng)力在STI邊緣處不可避 免地趨于零。因此，在其它布圖設(shè)計和電路設(shè)計考慮的限制下，通常希望 優(yōu)化溝道寬度以最大化在其上施加彈性他豫的溝道寬度分?jǐn)?shù)，并且因此最 大化在其上所述硅具有平行于寬度軸方向的大拉伸應(yīng)變分量的溝道寬度 分?jǐn)?shù)。該原理通常適用于n-MOSFET和p-MOSFET。與對其優(yōu)選雙軸面 內(nèi)拉伸應(yīng)變的n-MOSFET相反，為改善p-MOSFET性能，優(yōu)選橫向同軸 的拉伸應(yīng)變與縱向同軸的壓應(yīng)變結(jié)合。如果在應(yīng)變硅溝道層中不能獲得縱 向同軸壓應(yīng)力，則在p-溝道MOSFET中可至少最小化拉伸應(yīng)變的縱向分 量。可通過將p-溝道MOSFET設(shè)計為其隔離溝槽的間隔沿縱軸足夠大， 從而避免由于邊緣私泉機理導(dǎo)致的硅p-溝道中拉伸應(yīng)力的大縱向分量，來 最小化p-溝道中的縱向拉伸應(yīng)變。本發(fā)明的替代實施方案可以在頂部硅層中提供沿著p-MOSFET中溝 道的長度方向的同軸壓應(yīng)力，同時在p-MOSFET溝道的寬度方向上仍獲 得拉伸應(yīng)變。優(yōu)選的實施方案可有益地^f吏用通it^ p-MOSFET的源極和 漏極區(qū)域的凹陷中選擇性生長外延SiGe層，從而在p-溝道中施加壓應(yīng)力 的技術(shù)。由于應(yīng)力是線性地疊加的，因此該行為的凈效應(yīng)和常規(guī)壓縮的 SiGe源^l/漏極的實施方案中相同。因此選擇的SiGe源極和漏極插入工藝 可有效地應(yīng)用于本發(fā)明的實施方案中，以與在塊狀硅CMOS技術(shù)中應(yīng)用 SiGe源極和漏極應(yīng)力施加物(stressors )(插入物)大致相同的方式引起沿 p-MOSFET的長度的同軸壓應(yīng)力。優(yōu)選在非應(yīng)變的珪襯底上外延生長凹陷 的SiGe區(qū)域以最有效地以對溝道區(qū)施加同軸壓應(yīng)力。相反，如果在他豫 的SiGe虛擬襯底上外延生長，那么可顯著減小凹陷的SiGe源極和漏極應(yīng) 力施加物的有效性，這與常規(guī)制造的外延應(yīng)變硅的情況一樣。在蝕刻p-MOSFET溝道末端的凹陷用于選擇性地生長外延的SiGe源^L/漏極插入物的工藝中，幾乎所有的沿硅溝道長度方向的拉伸應(yīng)變將通過 邊緣弛豫而被消除(假定柵極長度相對于頂部硅層的厚度而言是非常短 的)。雖然這在n-溝道MOSFET中應(yīng)該避免，但是該弛豫可能對于p-溝道 (空穴)遷移率有利。才艮據(jù)本發(fā)明的一個優(yōu)選方面，在露出的非應(yīng)變硅襯 底上后續(xù)共格生長SiGe將在溝道中施加最大的同軸壓應(yīng)力。如果在蝕刻 穿至下方硅襯底的凹陷中生長源極和漏極SiGe插入?yún)^(qū)域，那么由凹陷的 選擇性生長的SiGe源極和漏極插入?yún)^(qū)域引起的應(yīng)力將類似于在常規(guī)塊狀 硅工藝中由選擇性生長的SiGe源極和漏極插入?yún)^(qū)域所引起的應(yīng)力。這是 由于如果SiGe源極和漏極插入?yún)^(qū)域在弛豫^^板上共格生長，那么它們 產(chǎn)生最大的應(yīng)力。對于使用其中存在他豫的SiGe虛擬襯底的常規(guī)應(yīng)變硅 的類似的工藝則與此不同。在SiGe虛擬襯底上生長凹陷的SiGe源;fel/漏極 層不會導(dǎo)致硅溝道中的最大的同軸壓應(yīng)力。根據(jù)本發(fā)明，另一方面，可利 用SiGe源^漏極插入技術(shù)引入壓應(yīng)力，同時保留沿橫向(寬度)方向的 拉伸應(yīng)變的優(yōu)點。如前所述，在壓應(yīng)變SiGe層中仍然可能形成p-溝道器 件。這種選擇不需要凹陷的選擇性生長的SiGe源極和漏極區(qū)域。對上述工藝的一個改變可以摻雜SiGe層使得其可以用作電"接地平 面"。在接地平面MOSFET中，接地平面層與MOSFET的源極接觸和電 連接。接地平面MOSFET可具有類似于完4^^的絕緣體上硅(SOI)器 件的靜電行為，其中"虛擬SOI"的厚座jl接地平面上的硅層的厚度的兩倍。 在一個實施方案中，外延SiGe層可以用硼進(jìn)行原位p-型摻雜至大于lxl019 原子每cm3的水平。這樣的層將適合用于為具有在上覆應(yīng)變硅層中形成的 器件溝道的接地平面n-溝道FET (GP-n-溝道FET)來制造接地平面。為 了制造GP-p-溝道FET， SiGe接地表面層將進(jìn)行反向n-型摻雜。所述反向 摻雜可以通過離子注入施主物質(zhì)如砷或磷且隨后進(jìn)行適當(dāng)退火循環(huán)來實 施。由于砷和磷在SiGe中的增強擴散，因而如果注入分布的J^值位于SiGe 層中，那么摻雜劑將通過在高溫下擴散來重新分布以形成與SiGe層共位 的近似矩形脈沖形狀的分布。將選擇施主物質(zhì)的注入劑量以在SiGe層中 獲得近似均勻的摻雜濃度，所述濃度等于在該層中的初始原位受體摻雜濃 度的兩倍。以此方式，原位摻雜p-型的SiGe層將反向摻雜成n-型，具有 近似為lxlO"原子每cmS的凈施主濃度。SiGe層和硅外延層中之一或二者可在其組成(原子分?jǐn)?shù))中包含 0%-1.0%范圍內(nèi)的小百分比的碳。全部其它因素相同時，硅夕卜延層中的碳增加硅層中拉伸應(yīng)變的量。壓應(yīng)變Ge或SiGe層中的碳減小該層中的應(yīng)變， 但是在臨界厚度約束以內(nèi)允許引入更大的鍺摩爾分?jǐn)?shù)。為了減少受主摻雜 劑主要^1硼的擴散，也可將碳引入任一層中。在二維應(yīng)力模擬中可見，在表面硅層中產(chǎn)生的應(yīng)變是不均一的。尤其 是，面內(nèi)(模擬中的xx)應(yīng)力/應(yīng)變分量在有源區(qū)的邊緣變?yōu)榱悴⑶译S遠(yuǎn) 離所述邊緣移動而增加。預(yù)期硅層中的應(yīng)變在進(jìn)一步遠(yuǎn)離其中系統(tǒng)返回至 和覆蓋膜相似的所述邊緣處(即，具有包含于SiGe層中的所有應(yīng)變能) 回到零。這導(dǎo)致以下結(jié)論應(yīng)力分布是器件幾何結(jié)構(gòu)的強函數(shù)，所述器件 幾何結(jié)構(gòu)包括面內(nèi)幾何結(jié)構(gòu)(基本上由晶體管的布局確定)和垂直幾何結(jié) 構(gòu)(外延層厚度和組成以及STI深度)二者。即，對于具有給定的一組層 厚度和組成的Si/SiGe/Si層結(jié)構(gòu)以及對于給定的溝槽深度和外形，應(yīng)變將 根據(jù)橫向有源區(qū)尺寸而呈現(xiàn)某一分布。當(dāng)考慮到實際的三維器件時，由于 沿有源區(qū)的長度(L)、寬度(W)和深度軸產(chǎn)生的晶格扭曲的復(fù)雜相互作 用，所以情況是復(fù)雜的。應(yīng)變的布局相關(guān)性在某些方面可以被看作是一個問題。但是該問題已 經(jīng)存在，而無論本行業(yè)是否已經(jīng)認(rèn)識到這是一種常規(guī)事項。本行業(yè)已經(jīng)認(rèn) 識到STI工藝引發(fā)的應(yīng)變(例如，由于襯墊氧化和填料氧化物的致密化所 導(dǎo)致)對于器件特性的重要性。發(fā)現(xiàn)閾值電壓(VT)和峰值漏極電流(ION) 以非明顯的方式依賴于布局，并且認(rèn)為STI引起的應(yīng)變是主要因素。常規(guī) 應(yīng)變硅遭受由于邊緣弛豫導(dǎo)致的類似的應(yīng)變的空間依賴性。當(dāng)將應(yīng)變硅 MOSFET按比例縮小至小的尺寸時，觀察到邊緣弛豫很可能是應(yīng)變硅 MOSFET性能受損的根源。此處記錄的簡單的模擬表明當(dāng)有源區(qū)尺寸小 時，外延內(nèi)建的應(yīng)變得到極大的釋放。邊緣私豫可使得外延應(yīng)變硅工藝的 實施變復(fù)雜，但是如果理解根源機理的話，可以利用它們通過謹(jǐn)慎的外延 層結(jié)構(gòu)和隔離溝槽工程來獲得優(yōu)勢。上述的簡單的圖用作邊緣弛豫問題的圖示。如上所述，根據(jù)具體的 CMOS技術(shù)的設(shè)計規(guī)則，通過考慮有源區(qū)的可以大于寬度的長度尺寸，則 情況將進(jìn)一步復(fù)雜。MOSFET的有效的有源區(qū)長度取決于其在電路布局中所處的位置。例 如在NAND柵極中，n-溝道FET可以沿著連續(xù)的有源區(qū)串聯(lián)布置，因此 在頂部和底部FET中的縱向應(yīng)變將主要受到邊緣他豫的影響，而在中間的 FET中的縱向應(yīng)變將受到較少影響。此外，邊緣他豫對堆疊體頂部上的FET的漏極末端有影響并且主要影響堆疊體底部的FET的源極末端。這 主要是由于當(dāng)考慮到其對驅(qū)動電流的影響時，在晶體管的源極處的遷移 率可能比在漏極處的遷移率更重要。在釆用應(yīng)變珪技術(shù)的CMOS器件的布 局設(shè)計中最優(yōu)選考慮幾何結(jié)構(gòu)及其它效應(yīng)。實現(xiàn)此處描述的結(jié)構(gòu)和工藝可以提供多個優(yōu)點，包括在層中沒有失配 位錯，或至少大量減少失配位錯，這導(dǎo)致在其中將制造有源器件的外延硅 層中的穿透位錯缺陷的產(chǎn)生可以忽略。預(yù)期由于器件性能的變化性下降而 獲得較高的良品率。此處描述的結(jié)構(gòu)和方法不需要厚的弛豫SiGe層。避 免使用和形成厚的他豫SiGe層可以顯著地降低晶片制造的成本。與常規(guī) 的厚SiGe"虛擬襯底"工藝相比，不使用厚SiGe層還改善了塊狀襯底的熱 傳導(dǎo)。預(yù)期有源器件的自熱減少。本發(fā)明已就某些優(yōu)選實施方案進(jìn)行了描述。本領(lǐng)域技術(shù)人員將理解可 對本文所描述的具體的優(yōu)選實施方案做出各種改變和變化而不改變本發(fā) 明的教導(dǎo)。因此，本發(fā)明的意圖不限于本文所描述的具體的優(yōu)選實施方案， 而是本發(fā)明應(yīng)由所附的權(quán)利要求所限定。
權(quán)利要求
1.一種包括至少一個MOSFET的半導(dǎo)體器件，所述半導(dǎo)體器件包括襯底(10，20)，其包含硅并且具有一個或多個溝槽結(jié)構(gòu)(16，18)的第一和第二壁，所述溝槽結(jié)構(gòu)部分延伸進(jìn)入所述襯底(10，20)，襯底界面區(qū)在所述第一和第二壁之間延伸；位于所述襯底界面區(qū)上的包含鍺的第一層(22)，所述第一層在所述第一和第二壁之間延伸第一間距；在所述第一層上形成的包含硅的第二層(24)，所述第二層在所述第一和第二壁之間延伸；和位于所述第二層(24)上的柵極介電層(50)，所述柵極介電層(50)隔離所述第二層和柵極(52)，使得所述第二層(24)提供所述MOSFET器件的溝道的至少一部分，其中所述第一層(22)中鍺的濃度大于所述第二層中鍺的濃度，所述半導(dǎo)體器件的特征還在于所述MOSFET器件是n-溝道器件，所述第一層(22)的厚度小于由于所述第一層(22)和所述襯底(20)之間的晶格失配而導(dǎo)致的在所述第一層(22)中形成錯配位錯處的第一厚度，并且所述第一層(22)在所述襯底界面區(qū)中和在所述第二層(24)中在所述第一和第二壁之間的橫向范圍上產(chǎn)生應(yīng)變。
2. 根據(jù)權(quán)利要求1所述的器件，其中所述第一層(22)具有與表征所述 襯底界面區(qū)的襯底界面面內(nèi)晶格間多W目匹配的第一下界面晶格間距，并且 所述第二層(24)具有與_^征所述第一層的上界面的第一層上界面面內(nèi)晶 格間距相匹配的第二下界面面內(nèi)晶格間距。
3. 根據(jù)權(quán)利要求l所述的器件，其中所述第一層(22)和所述第二層(24) 的橫向范圍由一個或多個淺溝槽隔離結(jié)構(gòu)(58， 60)的第一和第二壁所限 定，每個所述第一和第二壁延伸穿過所述第二層(24 )和所述第一層(22 ) 并且所述一個或多個淺溝槽隔離結(jié)構(gòu)(58， 60)包含絕緣材料，所述第一 層(22)的橫向范圍在所述第一和第二壁之間延伸。
4. 根據(jù)權(quán)利要求3所述的器件，其中所述第一層(22)在所述橫向范圍 上非均勻地部分他豫，并且所述第二層(24)中的應(yīng)變在所述第一和第二 淺溝槽隔離結(jié)構(gòu)(58， 60)之間的范圍上是非均勻的。
5. 根據(jù)權(quán)利要求l、 2、 3或4所述的器件，其中所述第一層(22)沿所 述MOSFET的長度軸或?qū)挾容S的所述橫向范圍小于200 nm。
6. 根據(jù)權(quán)利要求l、 2、 3或4所述的器件，其中所述第一層(22)的鍺 原子分?jǐn)?shù)比所述第二層(24 )的鍺原子分?jǐn)?shù)大20%或更多，所述第一層(22 ) 的鍺原子分?jǐn)?shù)為約20 ~ 100%，所述第二層(24 )的鍺原子分?jǐn)?shù)為約0%。
7. 根據(jù)權(quán)利要求l、 2、 3或4所述的器件，還包括至少一個具有源極區(qū) 和漏極區(qū)的p-溝道MOS場效應(yīng)晶體管，所述源極和漏極區(qū)適于對所述p-溝道MOS場效應(yīng)晶體管的所述溝逸施加壓應(yīng)力。
8. 根據(jù)權(quán)利要求7所述的器件，其中所述源極和漏極區(qū)包括位于所述襯 底內(nèi)的非應(yīng)變表面上并且與所述襯底內(nèi)的非應(yīng)變表面接觸的硅鍺。
9. 一種制造半導(dǎo)體器件的方法，所述方法包括在襯底(20)上形成包含鍺的第一層(22)，所述笫一層包含比所述襯底 (20)更高濃度的鍺；在所述第一層(22)上形成包^s眭的第二層(24)，所述第一層(22) 包含比所述第二層(24)更高濃度的鍺；和對于MOS場效應(yīng)晶體管，在所述第二層(24 )上形成柵極介電層(50 ) 和柵極(52 )，所述方法的特征還在于所述第一層(22 )形成為具有壓應(yīng)力并且具有小于在所述第一層(22 ) 中發(fā)生塑性變形處的第一厚度的厚度，蝕刻穿過所述第一層(22)和第二層(24)并且進(jìn)入所述村底，形成 至少部分限定MOS場效應(yīng)晶體管的溝道的圖案，所述蝕刻允許所述第一 層(22)橫向擴展，由此對通過所述蝕刻形成的一個或多個開口的壁之間 的所述第二層(24)施加應(yīng)變。
10. 根據(jù)權(quán)利要求9所述的方法，其中所述蝕刻形成溝槽，所述溝槽l^ 用絕緣體填充成為淺溝槽隔離結(jié)構(gòu)(58， 60)的一部分。
11. 根據(jù)權(quán)利要求9所述的方法，其中所述蝕刻非均勻地在所述第二層 (24)的200nm或更小的橫向范圍上對所述第二層(24)施加應(yīng)變。
12. 根據(jù)權(quán)利要求9所述的方法，其中所述第二層(24)的所i^湊向范圍使得所述第一層(22)在所述蝕刻期間將應(yīng)變能轉(zhuǎn)移至與所述襯底(20) 的界面以及轉(zhuǎn)移至所述第二層(24)。
13. 根據(jù)權(quán)利要求9所述的方法，其中所述第一層(22)是非均勻應(yīng)變的， 并且是跨所述圖案的橫向范圍不完全他豫的。
14. 根據(jù)權(quán)利要求9所述的方法，還包括至少形成具有源極區(qū)和漏極區(qū)的 第二 MOS場效應(yīng)晶體管，所述源極和漏極區(qū)適合于對所述第二 MOS場 效應(yīng)晶體管的所述溝逸拖加應(yīng)力。
15. 根據(jù)權(quán)利要求14所述的方法，其中所述第二MOS場效應(yīng)晶體管是p-溝道MOS場效應(yīng)晶體管，并且所述源極和漏極區(qū)對所述p-溝道MOS場 效應(yīng)晶體管的所述溝逸拖加壓應(yīng)力。
16. 根據(jù)權(quán)利要求14所述的方法，其中所述源極和漏極區(qū)通過蝕刻開口形 成，以暴露出所述襯底并且在所述開口內(nèi)外延生長半導(dǎo)體層。
17. 根據(jù)權(quán)利要求16所述的方法，其中所述半導(dǎo)體層是硅鍺。
18. 根據(jù)權(quán)利要求9所述的方法，其中所述蝕刻包括在至少一段時間內(nèi)具 有柔順性的中間層(40)上形成掩模層(36)，以使所述第一層(22)響應(yīng) 用于形成所述一個或多個溝槽的所述蝕刻而橫向擴展。
19. 根據(jù)權(quán)利要求18所述的方法，其中所述中間層(40 )是在加熱時變得 柔順的氧化物。
20. 根據(jù)權(quán)利要求9-18或19所述的方法，其中所述第一層(22)的鍺原 子分?jǐn)?shù)比所述第二層(24)的鍺原子分?jǐn)?shù)大20%或更多，所述第一層(22) 的鍺原子分?jǐn)?shù)為約20% ~ 100%，并且所述第二層(24)的鍺原子分fcl 約0%。
全文摘要
在硅襯底上生長薄的SiGe覆蓋外延層以在生長平面內(nèi)具有雙軸壓應(yīng)力。在所述SiGe層上沉積薄的硅外延層，所述SiGe層的厚度小于其臨界厚度。隨后通過所述外延層制造淺溝槽，從而應(yīng)變能重新分布，使得在所述SiGe層中的壓應(yīng)變發(fā)生部分彈性弛豫并且將一定程度的拉伸應(yīng)變引入相鄰的硅層。由于在硅覆蓋層中引起拉伸應(yīng)變的該工藝在本質(zhì)上是彈性的，所以可以達(dá)到期望的應(yīng)變而不形成失配位錯。
文檔編號H01L29/165GK101405865SQ200780009566
公開日2009年4月8日 申請日期2007年3月12日 優(yōu)先權(quán)日2006年3月17日
發(fā)明者保羅·A·克利夫頓 申請人:艾康技術(shù)公司