具有應力溝道區(qū)域的改善的cmos器件及其制造方法

文檔序號：6886632閱讀：138來源：國知局

專利名稱：具有應力溝道區(qū)域的改善的cmos器件及其制造方法
技術領域：
本發(fā)明涉及可以在互補金屬氧化物半導體(CMOS)電路中使用的半導體器件。更具體而言，本發(fā)明涉及包括具有應力溝道區(qū)域的至少一個場效應晶體管(FET)的CMOS電路，以及用于通過晶體蝕刻和應力源 (stressor )層的假晶生長形成FET的方法。
背景技術：
在當前的半導體技術中，典型地，在由單晶半導體材料構成的半導體晶片上制造CMOS器件例如n溝道FET( n-FET )和p溝道FET( p-FET )。在單晶半導體材料中，可以通過稱為米勒指數(shù)(Millerindex)的數(shù)學描述來描述單晶材料的晶胞內(nèi)的所有晶格方向和晶格平面。具體而言，米勒指數(shù)中的符號[hkl]限定了晶向或取向。圖l示出了是立方單元的單晶硅晶胞。立方晶胞中的箭頭具體指示了某些晶向例如
方向的特定的晶體平面或晶面。圖2示例性地示出了單晶硅晶胞的晶體平面(100)、 (110)、和(lll)，其分別垂直于[100、[110]、和[111方向。此外，因為晶胞在半導體晶體中是周期性的，在晶體中存在成族或成組的等價的晶向或平面。因此，米勒指數(shù)中的符號〈hkl〉定義了等價的晶向或取向的族或組。例如，<100>方向包括[IOO]、
的等價的晶向；<110>方向包括[110、
、 [101]、 [-1-10、
、 [-101、[1-10、[Ol畫l]、和[10-1的等價的晶向；而<111>方向包括[111、[-111、[i-ll、和[ll-l的等價的晶向。相似地，符號(hkl)定義了分別與〈hkl〉方向垂直的等價的晶體7平面或晶面的族或組。例如，{100}平面包括分別與<100>方向垂直的等價
的晶體平面的組。
半導體晶片典型地其每一個都具有沿形成晶片的單晶半導體材料(例
如，Si)的等價的晶體平面的單組中的一個取向的襯底表面。具體而言，大多數(shù)現(xiàn)在的半導體器件被構建在具有沿硅的{100}晶體平面中一個的取向的晶片表面的半導體晶片上。然而，>5^電子沿硅的{100}晶體平面具有高的遷移率，而公知空穴沿硅的{110}晶體平面具有高的遷移率。具體而言，
六
的1/4到1/2。此外，沿{110}珪表面的空穴遷移率值是沿{100}>^面的穴遷移率值的約2倍，而沿{110}表面的電子遷移率值相對于沿{100}>^ 面的電子遷移率值明顯降4氐了。
因此，需要提供具有不同的表面取向(即，混合表面取向)的半導體襯底，該不同的表面取向為不同的器件提供了最優(yōu)化的性能。
此外，半導體器件襯底內(nèi)的機械應力也可用于調整器件性能。例如，在硅中，當硅膜受到沿膜方向的壓縮應力和/或受到沿垂直于硅膜的方向的拉伸應力時可以提高空穴遷移率，而當硅膜受到沿膜方向的拉伸應力和/ 或受到沿垂直于硅膜的方向的壓縮應力時可以提高電子遷移率。因此，可以有利地在p-FET和/或n-FET的溝道區(qū)域中產(chǎn)生壓縮和/或拉伸應力以提高這樣的器件的性能。
然而，對于相同的應力分量，壓縮或拉伸應力，會對p-FET和n-FET 的性能產(chǎn)生不同的影響。換句話說，沿源極-漏極方向的壓縮應力和/或沿垂直于柵極介質層的方向的拉伸應力會改善p-FET的性能但會對n-FET 的性能產(chǎn)生不利影響，而沿源極-漏極方向的拉伸應力和/或沿垂直于柵極介質層的方向的壓縮應力會改善n-FET的性能但會對p-FET的性能產(chǎn)生不利影響。因此，p-FET和n-FET需要不同類型的應力用于改善性能，這對同時制造高性能p-FET和n-FET提出了挑戰(zhàn)，因為難以沿源極-漏極方向將壓縮應力施加到p-FET的同時將拉伸應力施加到n-FET,或沿垂直于柵極介質表面的方向將拉伸應力施加到p-FET的同時將壓縮應力施加到n-FET 。在以前，使用嵌入的SiGe應力源在p-FET的溝道區(qū)域中誘導應變，這與上述方法一致。例如，可以在硅襯底之上外延生長的嵌入的SiGe應力源之間形成壓縮應力硅溝道層。如圖3中所示，鍺的晶格常數(shù)大于硅的晶格常數(shù)。結果，硅襯底上外延生長的SiGe會產(chǎn)生具有壓縮應力的SiGe 應力源層，該壓縮應力的SiGe應力源層會將壓縮應力施加到位于其之間的溝道區(qū)域。在另一實例中，可以在硅襯底之上外延生長的嵌入的Si:C應力源之間形成拉伸應力硅溝道層。如圖3所示，因為碳的晶格常數(shù)小于硅的晶格常數(shù)，在硅村底之上外延生長的Si:C會產(chǎn)生具有拉伸應力的Si:C 應力源層，而該拉伸應力Si:C應力源則會將拉伸應力施加到位于其之間的溝道區(qū)域。然而，嵌入的SiGe或Si:C應力源只能用于提高一種類型的FET (n-FET或p-FET)的電子或空穴遷移率，而其會不利地降低互補FET 的載流子遷移率。雖然可以在互補FET中獨立地形成互補Si:C或SiGe 應力源，但是對于p-FET和n-FET使用不同的應力誘導材料需要附加的處理步驟，這些步驟會明顯增加處理的復雜性和制造成本。因此還需要使用相同的應力誘導材料以在n-FET和p-FET中產(chǎn)生不同的應力(即，壓縮和拉伸)用于分別提高其中的電子遷移率和空穴遷移率。發(fā)明內(nèi)容本發(fā)明的發(fā)明人發(fā)現(xiàn)，通過不同地定位和取向應力源層，使用由相同的應力誘導材料構成的所述應力源層就可以在半導體器件結構內(nèi)誘導不同類型的應力。在一方面，本發(fā)明涉及一種半導體器件，其包括具有位于半導體器件結構內(nèi)的溝道區(qū)域的場效應晶體管(FET)。具體而言，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向。一個或多個應力源層(具有固有壓縮或拉伸應力)位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建
為向所述FET的所述溝道區(qū)域施加應力(拉伸或壓縮)。
優(yōu)選但非必須地，所述半導體器件結構包括單晶硅，而所述第一和第二組的等價的晶體平面選自硅的{100}、 {110}、和{111}平面。
在本發(fā)明的一個特定的實施例中，所述一個或多個應力源層包含SiGe 并因為SiGe與半導體器件結構包含的Si之間的晶格失配而包含固有壓縮應力。當所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成銳角時，所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加拉伸應力?？蛇x地，當所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成4屯角時，所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加壓縮應力。
在本發(fā)明的可選的實施例中，所述一個或多個應力源層包括Si:C并因為Si:C與半導體器件結構包含的Si之間的晶格失配而包含固有拉伸應力。當所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成銳角時，所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加壓縮應力?？蛇x地，當所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成鈍角時，所述一個或多個應力源層向所述FET的所述溝道區(qū)域施力口拉4申應力。
本發(fā)明的半導體器件結構可位于這樣的襯底之上，所迷襯底包括在其下具有基礎半導體襯底層的至少一個絕緣體層，由此形成絕緣體上半導體 (SOI)結構，或者其可以位于體半導體村底結構中。此外，本發(fā)明的半導體器件結構可以包括與任何的襯底結構隔離的浮置半導體體。
另一方面，本發(fā)明涉及一種半導體器件，其包括具有位于半導體器件結構內(nèi)的n摻雜的溝道區(qū)域的n溝道場效應晶體管(n-FET)。所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向。具有固有壓縮或拉伸應力的一個或多個應力源
10層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和
構建為向所述n-FET的所述n摻雜的溝道區(qū)域施加拉伸應力。
在本發(fā)明的一個特定的實施例中，所述一個或多個應力源層包括其中具有固有壓縮應力的SiGe,并優(yōu)選所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成銳角，以便所述應力源層向所述n-FET的所述溝道區(qū)域施加拉伸應力。可選地，所述一個或多個應力源層包括其中具有固有拉伸應力的Si:C，而所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成鈍角，以便所述一個或多個應力源層向所述n-FET 的所述溝道區(qū)域施力口拉伸應力。
又一方面，本發(fā)明涉及一種半導體器件，其包括具有位于半導體器件結構內(nèi)的p摻雜的溝道區(qū)域的p溝道場效應晶體管(p-FET)。所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向。具有固有壓縮或拉伸應力的一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并凈皮設置和構建為向所述p-FET的所述p摻雜的溝道區(qū)域施加壓縮應力。
在本發(fā)明的一個具體實施例中，所述一個或多個應力源層包括其中具有固有壓縮應力的SiGe，并優(yōu)選所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成鈍角，以便所述應力源層向所述p-FET的所述溝道區(qū)域施加壓縮應力?？蛇x地，所述一個或多個應力源層包括其中具有固有拉伸應力的Si:C,而所述半導體器件結構的所述一個或多個附加的表面與所述頂表面形成銳角，以便所述一個或多個應力源層向所述p-FET的所述溝道區(qū)域施加壓縮應力。
另一方面，本發(fā)明涉及一種用于形成半導體器件的方法，包括形成半導體器件結構，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，以及所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向；
在所述半導體器件結構的所述一個或多個附加的表面之上形成具有固
ii有壓縮或拉伸應力的一個或多個應力源層，其中所述一個或多個應力源層
^皮設置和構建為向所述半導體器件結構施加拉伸或壓縮應力；以及
形成具有位于所述半導體器件結構中的溝道區(qū)域的場效應晶體管 (FET)。
優(yōu)選但非必須地，可以通過以下步驟形成所述半導體器件結構
形成具有沿第一組的等價的晶體平面中的一個取向的至少一頂表面的半導體器件層；
選擇性地覆蓋所述半導體器件層的一部分；各向異性蝕刻所述半導體器件層的未被覆蓋的部分，以暴露所述半導體器件層的底表面和一個或多個側壁表面中的至少一個，所述底表面和所述側壁表面沿第一組的等價的晶體平面取向；以及
晶體蝕刻所述半導體器件層的所述底表面和側壁表面中的所述至少一個以形成取向沿不同的第二組的等價的晶體平面取向的一個或多個附加的表面。
通過晶體蝕刻形成的所述一個或多個附加的表面可以與所述半導體器件層的所述頂表面形成銳角或鈍角。
此外，可以通過外延生長具有與所述半導體器件結構不同(即，較大或較小)的晶格常數(shù)的半導體材料形成所述一個或多個應力源層，而所述應力源層與所述半導體器件結構之間的晶格失配用于在所述應力源層中產(chǎn) 生對應的應力。
通過受保護的公開和所附權利要求，本發(fā)明的其它方面、特征和優(yōu)點將更充分地顯而易見。

圖1示出了具有通過箭頭具體指示的某些晶體取向的硅晶體晶胞；圖2示出了硅晶體晶胞中的某些具體的晶體平面；圖3示例了 Si:C、 Si、和SiGe的晶格和在具有較大晶格常數(shù)(晶格2 ) 的第一材料層上假晶生長具有較小晶格常數(shù)(晶格l)的第二材料層；圖4為模擬的應力等高線圖，其示例了在硅襯底中嵌入的兩個SiGe 結構周圍的應力分布；
圖5為4艮據(jù)本發(fā)明的一個實施例的具有位于梯形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的橫截面圖，該梯形半導體器件結構具有在其頂表面與側壁表面之間形成的銳角；
圖6-9示例了根據(jù)本發(fā)明的一個實施例的用于制造圖5中的FET器件的示例性處理步驟；
圖10-12示例了根據(jù)本發(fā)明的一個實施例的用于制造具有位于雙梯形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性處理步驟，該雙梯形半導體器件結構具有在其頂表面與側壁表面之間形成的銳角；
圖13為才艮據(jù)本發(fā)明的一個實施例的具有位于梯形半導體器件結構內(nèi) 的溝道區(qū)域的示例性FET器件的橫截面圖，該梯形半導體器件結構具有在其頂表面與側壁表面之間形成的鈍角；
圖14-16示例了根據(jù)本發(fā)明的一個實施例的用于制造圖5的FET器件的示例性處理步驟；
圖17-19示例了才艮據(jù)本發(fā)明的一個實施例的用于形成具有位于梯形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性處理步驟，該梯形半導體器件結構與圖13示出的結構相似但卻在FET柵極疊層之下具有顯著的底切；
圖20-23示例了才艮據(jù)本發(fā)明的一個實施例的用于形成具有位于沙漏形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性處理步驟，該沙漏形半導體器件結構具有在其頂表面與側壁表面之間形成的銳角；以及
圖24-26示例了才艮據(jù)本發(fā)明的一個實施例的用于形成具有位于半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性處理步驟，該半導體器件結構包含具有在其頂表面與側壁表面之間形成的銳角的浮置半導體體。
具體實施例方式
在下面的描述中，為了全面理解本發(fā)明，闡述了許多具體細節(jié)例如特定的結構、部件、材料、尺寸、處理步驟以及4支術。然而，本領域內(nèi)的一般技術人員將理解，可以實踐本發(fā)明而沒有這些具體細節(jié)。在其它實例中，為了避免使本發(fā)明不清楚，沒有詳細描述公知的結構或處理步驟。
應該理解，當作為層、區(qū)域或村底的部件^t稱作"在另一部件上"或"在另一部件之上"時，其可以直接在其它部件上或者也可以存在中間部件。相反，當部件被稱作"直接在另一部件上"或"直接在另一部件之上"時，則不存在中間部件。同樣應該理解，當部件被稱作"在另一部件下，，或"在另一部件之下"時，其可以直接在其它部件下或之下，或者可以存在中間部件。相反，當部件被稱作"直接在另一部件下"或"直接在另一部件之下"時，則不存在中間部件。
如上所述，在本發(fā)明中所使用的術語"等價的晶體平面"指通過米勒指數(shù)限定的等價的晶體平面或晶面的族。
在這里使用的術語"Si:C"或"碳摻雜的硅"指具有位于其中的替位碳原子的單晶硅。替位碳原子和硅原子形成了硅碳合金，其仍然是半導體材料。在本發(fā)明中使用的Si:C或碳摻雜的硅因此與碳化硅有所區(qū)別，碳化硅是包含碳硅化合物的介質材料。
本發(fā)明提供了具有可以容易地通過晶體蝕刻和半導體材料的假晶生長形成的應力源層的半導體器件結構的各種配置。具體而言，可以以各種不同的方式設置和構建本發(fā)明的半導體器件和應力源層，以在FET器件的溝道區(qū)域中提供不同的應變條件用于獲得最優(yōu)化的器件性能。
本發(fā)明的發(fā)明人發(fā)現(xiàn)，依賴于與應力誘導結構相關的應力測量點的位置，在半導體襯底中嵌入的特定的應力誘導結構可以誘導不同類型的應力。
例如，圖4示出了在硅襯底內(nèi)嵌入的兩個壓縮應力SiGe層附近的應力分布。沿與這沖羊的SiGe層的直線部分垂直的方向將兩條白色虛線繪制在SiGe層的各自的末端。每個壓縮應力SiGe層在直接鄰近SiGe層的直線部分的白色虛線的一側處的區(qū)域內(nèi)誘導拉伸應力，而在遠離SiGe層的直線部分的白色虛線的另一側處的區(qū)域內(nèi)誘導壓縮應力。
由此可以推斷，如果在位于直接鄰近SiGe層的直線部分的白色虛線
14一側處的區(qū)域內(nèi)的圖4的硅襯底中形成溝道層，這樣的溝道層將包含拉伸應力并歸因于提高的電子遷移率而適用于形成n溝道FET。然而，如果在在遠離SiGe層的直線部分的白色虛線的另一側的區(qū)域內(nèi)的圖4的硅襯底中形成溝道層，相反，這樣的溝道層將包含壓縮應力并歸因于提高的空穴遷移率而適用于形成p溝道FET。
雖然圖4僅僅示出了在硅襯底中嵌入的壓縮應力SiGe層的應力分布，但是對于在硅襯底中嵌入的拉伸應力Si:C層已觀察到相似的應力分布，除了嵌入的Si:C層所產(chǎn)生的應力類型恰好與圖4中所示的應力類型相反。具體而言，拉伸應力Si:C層在位于直接鄰近Si:C層直線部分的白色虛線一側處的區(qū)域內(nèi)誘導壓縮應力，而其會在遠離Si:C層的直線部分的白色虛線另一側處的區(qū)域內(nèi)誘導拉伸應力。
總之，依賴于這樣的區(qū)域相對于嵌入的應力源層的空間關系，包含特定類型的固有應力(即，壓縮應力或拉伸應力)的嵌入的應力源層可用于在半導體襯底的不同區(qū)域內(nèi)產(chǎn)生不同類型的應力。因此，通過改變FET溝
道區(qū)域與應力源層的相對位置，相同類型的應力源層可用于在FET溝道內(nèi) 產(chǎn)生不同類型的應力。相應地，使用同一類型的應力源，以很少的附加處理步驟或者不使用附加處理步驟就可以同時提高n-FET和p-FET的器件性能。
圖5示出了具有位于梯形半導體結構14中的溝道區(qū)域的示例性FET 器件的橫截面圖。梯形半導體結構14位于襯底結構之上，所述襯底結構包括絕緣體層12和基礎半導體襯底10和下面的包括柵極介質層22、柵極導體24、介質覆層26、和可選的間隔物27與28的柵極疊層。梯形半導體器
表面14B。在梯形半導體器件結構14的上表面14A與側壁表面14B之間形成了銳角。FET溝道(未示出)通過柵極疊層限定并由此位于柵極介質層22之下的梯形半導體器件結構14的一部分中。
包含壓縮或拉伸類型的固有應力的兩個應力源層30被形成在梯形半導體器件結構14的兩個傾斜的側壁表面14B之上，如圖5中所示。沿與這樣的應力源層30的直線部分垂直的方向將兩條虛線繪制在應力源層30 的各自的末端。如上面所解釋的，包含特定類型的固有應力(壓縮或拉伸) 的應力源層30會在直接鄰近應力源層30的直線部分的虛線的一側處的梯形半導體器件結構14的區(qū)域中產(chǎn)生相反類型的應力，而應力源層30會在遠離應力源層30的直線部分的虛線的另一側處的梯形半導體器件結構14 的區(qū)域內(nèi)產(chǎn)生相同類型的應力。由此，包括直接在柵極介質層22之下的部分的大部分的梯形半導體器件結構14位于直接鄰近應力源層30的直線部分的虛線的一側，在包括直接在柵極介質層22之下的部分的大部分的梯形半導體器件結構14中應力源層30會產(chǎn)生相反類型的應力。
相應地，位于直接在柵極介質層22之下的梯形半導體器件結構14的一部分內(nèi)的FET溝道(未示出)將具有與應力源層30所包含的固有應力相反類型的應力。例如，當應力源層30包含固有壓縮應力時，F(xiàn)ET溝道 (未示出)將具有拉伸應力并歸因于提高的電子遷移率而適用于形成 n-FET的n溝道?？蛇x地，當應力源層30包含固有拉伸應力時，F(xiàn)ET溝道(未示出)將具有壓縮應力并歸因于提高的空穴遷移率而適用于形成 p-FET的p溝道。
圖6-9示例了根據(jù)本發(fā)明的一個實施例的用于制造圖5的FET器件的示例性處理步驟。
首先，在襯底結構5之上形成包括柵極介質層22、柵極導體24、介質覆層26、和可選的間隔物27與28的構圖的柵極疊層，襯底結構5優(yōu)選具有絕緣體上半導體(SOI)結構并包括基礎半導體襯底10、絕緣體層12、半導體器件層13,如圖6中所示。
基礎半導體襯底10可以包括任何適合的半導體材料，其包括但不局限于以其單晶或多晶形成存在的Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP、以及其它III-V族或II-VI族化合物半導體?；A半導體襯底 10也可以包括有才幾半導體或分層的半導體例如Si/SiGe、絕緣體上硅(SOI) 或絕緣體上SiGe。優(yōu)選地，基礎半導體襯底10包括包含Si的半導體材料，即，包括硅的半導體材料。更優(yōu)選地，基礎半導體襯底10基本上由體單晶硅構成。可選地，基礎半導體襯底IO可以在其中包括一個或多個掩埋絕緣體層(未示出)?；A半導體襯底層10可以是摻雜的、未摻雜的或在其中
同時包含摻雜的區(qū)域和未摻雜的區(qū)域(未示出)。
絕緣體層12可以包括任何適合的絕緣體材料，并且其典型地包括晶體相或非晶體相的氧化物、氮化物、氮氧化物。絕緣體層12的物理厚度典型地在約10nm到約400nm的范圍內(nèi)，更典型地從20nm到約200nm。
半導體器件層13可以包括任何單晶半導體材料，其包括但不局限于 Si、 SiC、 SiGe、 SiGeC、 Ge合金、GaAs、 InAs、 InP、以及其它III曙V族或II-VI族化合物半導體。優(yōu)選地，半導體器件層13包括包含Si的半導體材料，即，包括硅的半導體材料。更優(yōu)選地，半導體器件層13基本上由單晶硅構成并具有沿硅的第一組等價的晶體平面中的一個取向的上表面 13A。在本發(fā)明的一個特定實施例中，半導體器件層13的上表面13A沿硅的{100}平面中的一個平面取向，由此半導體器件層13可用于形成n-FET 器件的溝道區(qū)域。在本發(fā)明的可選的實施例中，半導體器件層13的上表面 13A沿硅的{110}平面中的一個平面取向，由此半導體器件層13可用于形成p-FET器件的溝道區(qū)域。注意，半導體器件層13和^5出半導體襯底層 IO可以由相同的半導體材料或不同類型的半導體材料形成。
可以通過化學氣相淀積、熱氧化或其組合在基礎半導體襯底層10之上淀積絕緣體層12，并接著淀積半導體器件層13，原位形成圖6中所示SOI 襯底結構5?？蛇x地，可以通過以預定的深度將氧離子注入到體半導體襯底中的硅注入氧化物(SIMOX)方法，接著通過高溫退火以使半導體襯底材料與注入的氧離子進行反應，由此在半導體襯底中在預定深度處形成氧化物層，來原位形成圖6中的SOI襯底結構5。此外，可以通過晶片M 或層轉移技術使用預先形成的絕緣體和半導體層來制造圖6中的SOI襯底結構5。
本發(fā)明的柵極介質層22可以包括任何適當?shù)慕橘|材料，其包括但不局限于氧化物、氮化物、氮氧化物和/或硅酸鹽(包括金屬硅酸鹽和氮化的金屬硅酸鹽)。在一個實施例中，優(yōu)選柵極介質層22包括氧化物例如Si02、Hf02、 Zr02、 A1203、 Ti02、 La203、 SrTi03、 LaA103、及其混合物。依賴于采用的具體的淀積技術，柵極介質層22的物理厚度可以寬范圍地變化。通常，柵極介質層24具有從約0.5到約10nm的厚度，更典型地厚度從約l到約5nm?？梢酝ㄟ^例如氧化、氮化或氧氮化的熱生長方法形成柵極介質層22。可選地，可以通過淀積方法例如化學氣相淀積(CVD)、等離子體輔助CVD、原子層淀積、蒸發(fā)、反應濺射、化學溶液淀積和其它相似的淀積方法的形成柵極介質層22。也可以利用任何的上述方法的組合來形成柵極介質層22。
通過首先在柵極介質層22之上淀積均厚(blanket)柵極導體層(未示出)和均厚介質覆層(未示出)，接著通過利用常規(guī)光刻和蝕刻將均厚柵極導體層(未示出)和介質覆層(未示出)構圖為柵極導體24和可選的介質覆層26，由此在柵極介質層22之上形成柵極導體24和可選的介質覆層26。光刻步驟(優(yōu)選反柵極層(PC)光刻)包括給均厚介質覆層(未示出)的上表面施加光致抗蝕劑(未示出)，將光致抗蝕劑(未示出)暴露到希望的輻射圖形并利用常規(guī)的抗蝕劑顯影劑顯影膝光的光致抗蝕劑 (未示出)。然后利用一個或多個干法蝕刻步驟，將光致抗蝕劑(未示出) 中的圖形轉移到下面的介質覆層(未示出)、均厚柵極導體層(未示出)、和均厚柵極介質層(未示出)?？梢栽诒景l(fā)明中使用的適當?shù)母煞ㄎg刻方法包括但不局限于反應離子蝕刻(RIE)、離子束蝕刻、等離子體蝕刻或激光燒蝕。優(yōu)選但非必須地，柵極導體層24包括多晶硅(poly-SO ，而介質覆層26包括氮化硅。優(yōu)選通過RIE技術進行蝕刻步驟。然后，在蝕刻完成之后，通過抗蝕劑剝離來去除構圖的光致抗蝕劑(未示出)。
雖然圖6示出了在例如蝕刻、應力源淀積、摻雜劑注入的后續(xù)的處理步驟之前形成柵極疊層，但是也應該理解可以首先形成虛柵極(未示出) 來代替圖6中的如上所示的柵極疊層，然后，這樣的虛柵極(未示出)在后續(xù)的處理步驟完成之后的替換柵極工藝期間可以被功能柵極疊層所替代。
接下來，利用柵極疊層作為掩模進行各向異性蝕刻步驟以構圖半導體器件層13，如圖7中所示。構圖的半導體器件層13包括與柵極底層對準的暴露的側壁13B,而且這樣的暴露的側壁13B沿與半導體器件層13的上表面13A相同的等價晶體平面的組取向。以各向異性的方式選擇性蝕刻氧化硅和氮化硅之上的硅的任何的適宜的蝕刻化學可用于構圖半導體器件層13。
優(yōu)選但非必須地，通過使用一種或多種千法蝕刻方法例如反應離子蝕刻(RIE)、濺射蝕刻、氣相蝕刻、離子束蝕刻、等離子體蝕刻、和激光燒蝕來實施半導體器件層13的各向異性蝕刻。干法蝕刻方法是具有方向性的(即，各向異性)，但是它們通常對不同的晶面或取向不具選擇性，即，其沿所有方向以近似相等的速率蝕刻半導體材料。在本發(fā)明的特別優(yōu)選的實施例中，j吏用反應離子蝕刻(RIE)方法來構圖半導體器件層13。
接著，進行橫向蝕刻步驟以從構圖的半導體層13之下選擇性地去除絕緣體層12的一部分，由此形成底切區(qū)域2并暴露構圖的半導體器件層13 的下表面13C的一部分，如圖8中所示?？梢岳眠x擇性蝕刻半導體器件層13包含的半導體材料之上的層12所包含的絕緣體材料的任何適宜的蝕刻化學來進行橫向蝕刻步驟。
在形成底切區(qū)域2并暴露了構圖的半導體器件層13的下表面13C之后，進行晶體蝕刻步驟，以蝕刻構圖的半導體器件層13的暴露的側壁表面 13B和下表面13C的暴露的部分。
優(yōu)選通過采用蝕刻溶液例如基于氫氧化物的蝕刻溶液、基于乙二胺鄰苯二酚(EDP)的蝕刻溶液等的一種或多種濕法蝕刻方法來實施半導體器件層13的晶體蝕刻，以沿不同的晶體平面或取向的顯著不同的速率蝕刻半導體器件層13。因此，晶體蝕刻是各向異性蝕刻，但是通過晶體蝕刻方法形成的蝕刻圖形會沿蝕刻快的晶體平面行進并最終被蝕刻慢的晶體平面所終止。
例如，包括約23.4%的KOH、 13.3%的異丙醇(IPA)、和63.3%的水的蝕刻溶液，在纟皮加熱到約80。C時，沿{100}平面蝕刻單晶珪的蝕刻速率為約l.Onm/分鐘，而沿{110}平面的蝕刻速率為約0.06nm/分鐘。換句話
19說，該蝕刻溶液蝕刻{100}平面的速率是蝕刻{110}平面的速率的17倍。因此，這樣的蝕刻溶液可用于蝕刻硅襯底以形成終止在{110}平面的凹陷。
相反，包括約44 %的KOH、和56 %的水的蝕刻溶液，在被加熱到約 120。C時，沿{110}平面蝕刻單晶珪的蝕刻速率為約11.7jim/分鐘，沿{100} 平面的蝕刻速率為約5.8nm/分鐘，而沿{111}平面的蝕刻速率為約0.02nm/ 分鐘。換句話說，該蝕刻溶液蝕刻{110}和{100}平面明顯快于蝕刻{111}平面(分別快約550和250倍)。因此，這樣的蝕刻溶液可用于蝕刻硅襯底以形成終止在{111}平面的凹槽。
在本發(fā)明中，使用以大于其它晶體平面的蝕刻速率蝕刻半導體器件層 13的暴露的下表面13C和側壁表面13B的晶體平面的蝕刻化學來進行晶體蝕刻步驟，由此晶體蝕刻沿與下表面13C和側壁表面13B不同的一組晶體平面終止。如圖9中具體所示，晶體蝕刻半導體器件層13以形成梯形半導體器件結構14，該梯形半導體器件結構14具有沿第一組的晶體平面取向的上表面14A和沿不同的第二組的晶體平面取向的側壁表面14B。不同的第二組的晶體平面傾斜地遠離第一組的晶體平面，并且在梯形半導體器件結構14的上表面14A與側壁表面14B之間形成銳角。
注意，雖然典型地使用干法蝕刻用于各向異性蝕刻，但是例如RIE的某些干法蝕刻方法也可以用于晶體蝕刻。在RIE中，將襯底^1置在其中引入了若干氣體的反應器中。使用射頻(RF)電源在氣體混合物中引入等離子體，以將氣體分子分裂為離子。向4皮蝕刻的材料的表面加速離子并與其反應，形成另一氣態(tài)材料。這稱為反應離子蝕刻的化學部分，其是各向同性的。RIE還具有物理性質如果離子具有足夠的能量，離子可以將原子從被蝕刻的材料撞出而沒有化學反應。RIE的物理蝕刻性質是高度各向異性的。因此，RIE是包括化學和物理蝕刻的復雜的過程。通過精心調整RIE 的化學性質和物理性質之間的平衡，該方法可用于獲得各向異性或晶體蝕刻結果。相似地，雖然典型地^f吏用濕法蝕刻用于晶體蝕刻，還可以^:用某些濕法蝕刻化學以獲得各向異性蝕刻結果。
因此，本發(fā)明并不局限于使用干法蝕刻用于各向異性蝕刻方法和使用濕法蝕刻用于晶體蝕刻方法，而是包括可用于獲得如上所述的希望的各向異性和晶體結果的所有適合的蝕刻方法和技術。
在形成梯形半導體器件結構14之后，進行外延生長步驟以沿梯形半導體器件結構14的傾斜的側壁14B假晶生長應力源結構30，以形成圖5中的FET器件結構。
應力源結構30可以包括具有與梯形半導體器件結構14不同的晶格常數(shù)的任何半導體材料，以便應力源結構30與半導體器件結構14之間的晶格失匹可以在應力源30和半導體器件結構14中產(chǎn)生拉伸或壓縮應力，如上所述。例如，當應力源結構30包含SiGe時，將在應力源結構30中產(chǎn) 生壓縮應力，而在位于梯形半導體器件結構14中的FET溝道(未示出) 中產(chǎn)生拉伸應力。以該方式，梯形半導體器件結構14適用于形成n-FET 中的n溝道?？蛇x地，當應力源結構30包含Si:C時，將在應力源結構30 中產(chǎn)生拉伸應力，而在位于梯形半導體器件結構14中的FET溝道(未示出)中產(chǎn)生壓縮應力。以該方式，梯形半導體器件結構14適用于形成p-FET 的p溝道。
可以進一步實施附加的CMOS處理步驟例如源^l/漏極擴展注入、源極/漏極注入、自對準珪化(salicidation)等，以形成包含具有希望的應力 (拉伸或壓縮)的溝道區(qū)域的完整的FET (n溝道或p溝道)器件結構。
圖10-12示例了根據(jù)本發(fā)明的一個實施例的用于制造具有位于雙梯形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性處理步驟，該雙梯形半導體器件結構具有在其頂表面與側壁表面之間形成的銳角。
具體而言，在各向異性構圖半導體器件層13之后，進行橫向蝕刻步驟以形成相對小的底切區(qū)域2(相對于圖8中所示的底切區(qū)域2)，以便半導體器件層13的后續(xù)晶體蝕刻形成具有上表面14A和側壁表面14B的雙梯形半導體器件結構14，如圖10-11中所示。如圖11中所示，雖然現(xiàn)在側壁表面14B的下部向外展開以形成用于雙梯形半導體器件結構14的基體，但是側壁表面14B的上部與雙梯形半導體器件結構14的上表面14A形成銳角。然后，可以進行外延生長步驟以沿雙梯形半導體器件結構14的側壁14B的上部和下部假晶生長應力源結構30，如圖12中所示。
圖13為才艮據(jù)本發(fā)明的一個實施例的具有位于梯形半導體器件結構15 內(nèi)的溝道區(qū)域的示例性FET器件的截面圖。除了在梯形半導體器件結構 15的頂表面15A與側壁表面15B之間形成的是鈍角(而不是銳角)之夕卜，圖13的梯形半導體器件結構15與圖5的梯形半導體器件結構14相似。
在梯形半導體器件結構15的傾斜的側壁表面14B之上形成應力源層 30，如圖13中所示。沿與這樣的應力源層30的直線部分垂直的方向將兩條虛線繪制在應力源30的各自的末端。如上面解釋的，包含某特定類型的固有應力(壓縮或拉伸)的應力源層30會在直接鄰近應力源層30的直線部分的虛線的一側處的梯形半導體器件結構15的區(qū)域內(nèi)產(chǎn)生相反類型的應力，而應力源層30將在遠離應力源層30的直線部分的虛線的另一側處的梯形半導體器件結構15的區(qū)域內(nèi)產(chǎn)生相同類型的應力。由于包括直接在柵極介質層22之下的部分的大部分的梯形半導體器件結構15位于遠離應力源層30的直線部分的虛線的一側處，因此應力源層30會在包括直接在柵極介質層22之下的部分的大部分的梯形半導體器件結構15內(nèi)產(chǎn)生相同類型的應力。
相應地，直接在柵極介質層22之下的梯形半導體器件結構15的部分內(nèi)的FET溝道(未示出)將會具有與應力源層30包含的應力同樣類型的應力。例如，當應力源層30包含固有壓縮應力時，F(xiàn)ET溝道(未示出) 會具有壓縮應力并因為提高的空穴遷移率而適用于形成p-EFT的p溝道。可選地，當應力源層30包含固有拉伸應力時，F(xiàn)ET溝道(未示出)會具有拉伸應力并因為提高的電子遷移率而適用于形成nEFT的n溝道。
根據(jù)本發(fā)明的一個實施例，通過圖14-16的示例性處理步驟，可以容易地形成圖13的梯形半導體器件結構15。
首先，如圖14中所示，在優(yōu)選具有絕緣體上半導體(SOI)結構并包括基礎半導體襯底IO、絕緣體層12、和半導體器件層13的襯底結構5之上形成包括柵極^h質層22、柵極導體層24、介質覆層26、和可選的間隔物27與28的構圖的柵極疊層。接下來，如圖15中所示，進行各向異性蝕
22刻步驟以構圖半導體器件層13，而暴露器件層13的上表面13A的一部分和側壁表面13B。接著如圖16中所示，晶體蝕刻這樣的構圖的半導體器件層13，由此形成具有上表面15A與側壁表面15B之間形成的鈍角的梯形半導體器件結構15。在梯形半導體器件結構15的側壁表面15B之上假晶生長應力源結構30，形成如圖13所示的FET器件。
圖17-19示出了根據(jù)本發(fā)明的一個實施例的用于形成另一具有位于梯形半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的處理步驟，該梯形半導體器件結構與圖13中所示的結構相似，但是其在FET柵極疊層之下具有明顯的底切。具體而言，通過各向異性蝕刻步驟構圖半導體器件層13, 而暴露層13的上表面13A的相對較小的部分(與圖15中所示的結構相比較)，如圖17中所示。接下來如圖18所示，晶體蝕刻這樣的構圖的半導體器件層13，由此形成底切柵極疊層的梯形半導體器件結構15。在圖18 的梯形半導體器件結構15的側壁表面15B之上假晶生長應力源結構30，會形成如圖19所示的FET器件。
圖20-23示出了4艮據(jù)本發(fā)明的一個實施例的用于形成具有位于沙漏形半導體器件結構內(nèi)的溝道區(qū)域的FET器件的示例性處理步驟。具體而言，首先，如圖20中所示，在體半導體襯底結構13之上形成包括柵極介質層 22、柵極導體層24、介質覆層26、和可選的間隔物27與28的構圖的柵極疊層。接下來，如圖21中所示，進行各向異性蝕刻步驟以在體半導體襯底結構13中形成具有暴露的溝槽側壁13B的溝槽11。然后如圖22所示，沿溝槽ii晶體蝕刻體半導體器件層13，由此形成具有上表面16A和側壁表面16B的沙漏形半導體器件結構16，而在頂表面16A與側壁表面16B的上部之間形成銳角。在圖12的沙漏形半導體器件結構16的側壁表面16B 之上假晶生長應力源結構30，形成如圖23所示的FET器件。
圖24-26示出了根據(jù)本發(fā)明的一個實施例的用于形成具有位于包含浮置半導體體的半導體器件結構內(nèi)的溝道區(qū)域的示例性FET器件的示例性
處理步驟。
具體而言，在優(yōu)選具有絕緣體上半導體(SOI)結構并包括基礎半導體襯底IO、絕緣體層12、和半導體器件層13的襯底結構5之上形成包括柵極介質層22、柵極導體層24、介質覆層26、和可選的間隔物27與28 的構圖的柵極疊層。半導體器件層13具有上表面13A，進行各向異性蝕刻步驟以在體半導體襯底結構13內(nèi)形成具有暴露的溝槽側壁13B的溝槽11，如圖24A中所示。圖24B示出了圖24A所示結構的頂視圖。具體而言，構圖的柵極疊層延伸超過在由半導體器件層13限定的有源區(qū)域至鄰近的隔離區(qū)域9。
鄰近的隔離區(qū)域9給柵極疊層提供所需的結構支撐，以便可以晶體蝕刻半導體器件層13以形成半導體器件結構17，該半導體器件結構17包括
直接在柵極疊層之下的浮置的上部分和位于絕緣體層12內(nèi)但未與浮置的上部分連接的下部分，如圖25A中所示。半導體器件結構17的浮置的上部分具有上表面17A和側壁表面17B，而在上表面17A和側壁表面17B 之間形成了銳角。圖25B示出了圖24A的結構的頂視圖。半導體器件結構 17的浮置的上部分可以穿過圖25B中的柵極疊層觀察到。在圖25A的半導體器件結構17的側壁表面17B之上假晶生長應力源結構30,形成如圖 26所示的FET器件。
注意，圖5-26示例性地示出了4艮據(jù)本發(fā)明的特定的實施例的示例性 CMOS器件結構和處理步驟，但是顯然，本領域內(nèi)的一般技術人員可以容易地對這樣的器件結構和處理步驟進行修改以適應特定的應用要求，而與上面描述的一致。例如，雖然圖5-26示出的半導體襯底示例了具有沿單晶硅的{110}或{100 }晶體平面取向的上表面的半導體襯底，但是還可以在本發(fā)明的半導體襯底中使用其它適宜的晶體平面例如單晶硅的{111}、 {211}、 {311}、 {511}、和{711}平面。而且，其它不具有立方體晶胞的單晶半導體襯底材料，例如，具有六方晶胞的單晶氮化鎵也可以用于制造本發(fā)明的 CMOS器件。本領域內(nèi)的一般技術人員可以容易地修改圖5-26中所示的器件結構和處理步驟以適應其它的襯底結構、晶體取向、或半導體材料，而與本發(fā)明的精神和原理相一致。
雖然在這里參考特定的實施例、特征和方面描述了本發(fā)明，但是應該
24認識到，本發(fā)明并不局限于此，而是在應用中延伸到其它修改、變化、應用、和實施例，并由此認為所有這樣的其它修改、變化、應用、和實施例都落入本發(fā)明的精神和范圍之內(nèi)。
權利要求
1.一種半導體器件，包括場效應晶體管(FET)，具有位于半導體器件結構中的溝道區(qū)域，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向，其中一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述FET的所述溝道區(qū)域施加應力。
2. 根據(jù)權利要求l的半導體器件，其中所述一個或多個應力源層具有與所述半導體器件結構不同的晶格常數(shù)，使得歸因于所述應力源層與所述半導體器件結構之間的晶格失配，在所述應力源層中產(chǎn)生壓縮或拉伸應力。
3. 根據(jù)權利要求2的半導體器件，其中所述一個或多個應力源層具有大于所述半導體器件結構的晶格常數(shù)，以^更在所述應力源層中產(chǎn)生壓縮應力。
4. 根據(jù)權利要求3的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成銳角，以及所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加拉伸應力。
5. 根據(jù)權利要求3的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成鈍角，以及所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加壓縮應力。
6. 根據(jù)權利要求2的半導體器件，其中所述一個或多個應力源層具有小于所述半導體器件結構的晶格常數(shù)，以便在所述應力源層中產(chǎn)生拉伸應力。
7. 根據(jù)權利要求6的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成銳角，以及所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加壓縮應力。
8. 根據(jù)權利要求6的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成鈍角，以及所述一個或多個應力源層向所述FET的所述溝道區(qū)域施加拉伸應力。
9. 根據(jù)權利要求l的半導體器件，其中所述半導體器件結構包括單晶硅，而所述第一和第二組的等價的晶體平面選自硅的{100}、 {110}、和{111}平面。
10. 根據(jù)權利要求1的半導體器件，其中所述半導體器件結構位于包括在其下具有基礎半導體襯底層的至少一個絕緣體層的襯底之上，形成了絕緣體上半導體(SOI)結構。
11. 根據(jù)權利要求l的半導體器件，其中所述半導體器件結構位于體半導體襯底結構中。
12. —種半導體器件，包括n溝道場效應晶體管(n-FET),具有位于半導體器件結構中的n摻雜的溝道區(qū)域，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向，其中一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述FET的所述n摻雜的溝道區(qū)域施加拉伸應力。
13. 根據(jù)權利要求12的半導體器件，其中所述一個或多個應力源層具有與所述半導體器件結構不同的晶格常數(shù)，使得歸因于所述應力源層與所述半導體器件結構之間的晶格失配，在所述應力源層中產(chǎn)生壓縮或拉伸應力。
14. 根據(jù)權利要求12的半導體器件，其中所述一個或多個應力源層具有大于所述半導體器件結構的晶格常數(shù)，以便在所述應力源層中產(chǎn)生壓縮應力。
15. 根據(jù)權利要求14的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成銳角，以及具有固有壓縮應力的所述一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被i殳置和構建為向所述n-FET的所述n摻雜的溝道區(qū)域施加拉伸應力。
16. 根據(jù)權利要求12的半導體器件，其中所述一個或多個應力源層具有小于所述半導體器件結構的晶格常數(shù)，以便所述應力源層中產(chǎn)生拉伸應力。
17. 根據(jù)權利要求16的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成鈍角，以及具有固有拉伸應力的所述一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述n-FET的所述n摻雜的溝道區(qū)域施加拉伸應力。
18. 根據(jù)權利要求12的半導體器件，其中所述半導體器件結構包括單晶硅，而所述第一和第二組的等價的晶體平面選自硅的{100}、{110}、和{111}平面。
19. 一種半導體器件，包括p溝道場效應晶體管(p-FET)，具有位于半導體器件結構中的p摻雜的溝道區(qū)域,所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向，其中一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述p-FET的所述p摻雜的溝道區(qū)域施加壓縮應力。
20. 根據(jù)權利要求19的半導體器件，其中所述一個或多個應力源層具有與所述半導體器件結構不同的晶格常數(shù)，使得歸因于所述應力源層與所述半導體器件結構之間的晶格失配，在所述應力源層中產(chǎn)生壓縮或拉伸應力。
21. 根據(jù)權利要求19的半導體器件，其中所述一個或多個應力源層具有大于所述半導體器件結構的晶格常數(shù)，以便在所述應力源層中產(chǎn)生壓縮應力。
22. 根據(jù)權利要求21的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成鈍角，以及具有固有壓縮應力的所述一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述p-FET的所述p摻雜的溝道區(qū)域施加壓縮應力。
23. 根據(jù)權利要求19的半導體器件，其中所述一個或多個應力源層具有小于所述半導體器件結構的晶格常數(shù)，以便在所述應力源層中產(chǎn)生拉伸應力。
24. 根據(jù)權利要求23的半導體器件，其中所述一個或多個附加的表面與所述半導體器件結構的所述頂表面形成銳角，以及具有固有拉伸應力的所述一個或多個應力源層位于所述半導體器件結構的所述一個或多個附加的表面之上并被設置和構建為向所述p-FET的所述p摻雜的溝道區(qū)域施加壓縮應力。
25. 根據(jù)權利要求19的半導體器件，其中所述半導體器件結構包括單晶硅，而所述第一和第二組的等價的晶體平面選自硅的{100}、{110}、和{111}平面。
26. —種用于形成半導體器件的方法，包括以下步驟形成半導體器件結構，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，以及所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向；在所述半導體器件結構的所述一個或多個附加的表面之上形成一個或多個應力源層，其中所述一個或多個應力源層#皮*沒置和構建為向所述半導體器件結構施加應力；以及形成具有位于所述半導體器件結構中的溝道區(qū)域的場效應晶體管 (FET)。
27. 根據(jù)權利要求26的方法，其中通過以下步驟形成所述半導體器件結構形成具有沿第一組的等價的晶體平面中的一個取向的至少一頂表面的半導體器件層；選擇性地覆蓋所述半導體器件層的一部分；各向異性蝕刻所述半導體器件層的未被覆蓋的部分，以暴露所述半導體器件層的底表面和一個或多個側壁表面中的至少一個，所述底表面和所述側壁表面沿第一組的等價的晶體平面取向；以及晶體蝕刻所述半導體器件層的所述底表面和側壁表面中的所述至少一個以形成沿不同的第二組的等價的晶體平面取向的一個或多個附加的表面。
28. 根據(jù)權利要求27的方法，其中所述一個或多個附加的表面與所述半導體器件層的所述頂表面形成銳角。
29. 根據(jù)權利要求27的方法，其中所述一個或多個附加的表面與所述半導體器件層的所述頂表面形成鈍角。
30. 根據(jù)權利要求26的方法，其中通過外延生長具有與所述半導體器件結構不同的晶格常數(shù)的半導體材料來形成所述一個或多個應力源層。
全文摘要
本發(fā)明涉及具有應力溝道區(qū)域的改善的互補金屬氧化物半導體(CMOS)器件。具體而言，每個改善的CMOS器件包括具有位于半導體器件結構中的溝道區(qū)域的場效應晶體管(FET)，所述半導體器件結構具有頂表面和一個或多個附加的表面，所述頂表面沿第一組的等價的晶體平面中的一個取向，以及所述一個或多個附加的表面沿不同的第二組的等價的晶體平面取向?？梢酝ㄟ^晶體蝕刻容易地形成這樣的附加的表面。此外，具有固有拉伸或壓縮應力的一個或多個應力源層位于所述半導體器件結構的所述附加的表面之上并被設置和構建為向所述FET的所述溝道區(qū)域施加拉伸或壓縮應力?？梢酝ㄟ^假晶生長具有與所述半導體器件結構不同的晶格常數(shù)的半導體材料來形成這樣的應力源層。
文檔編號H01L21/8238GK101410968SQ200780010670
公開日2009年4月15日申請日期2007年5月22日優(yōu)先權日2006年6月29日
發(fā)明者K·塞特爾邁爾, T·迪勒, 楊海寧, 陳向東申請人:國際商業(yè)機器公司

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